JPH07193248A

JPH07193248A - 電界効果型トランジスタ及び製造方法

Info

Publication number: JPH07193248A
Application number: JP33141293A
Authority: JP
Inventors: Rishiyou Kou; 俐昭黄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-12-27
Filing date: 1993-12-27
Publication date: 1995-07-28
Anticipated expiration: 2014-06-07
Also published as: JP2901475B2

Abstract

(57)【要約】【目的】ＳＯＩＭＯＳＦＥＴの基板浮遊効果を抑制す
る。そのために基板浮遊効果の原因となる正孔をキャリ
ア再結合により除去する。【構成】正孔濃度と電子濃度が同程度であることによ
り、キャリア再結合の機会の増すソース電極付近に、再
結合中心を導入する。このために、ソース近傍を多結晶
領域とし、再結合中心となる粒界を導入するか、もしく
は、シリコン、酸素、窒素、炭素などのイオン注入によ
り再結合中心となる欠陥を導入する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ、論理回路等の高
速性を要求されるＳＯＩ構造の電界効果トランジスタに
関する。

【０００２】

【従来の技術】ＳＯＩＭＯＳＦＥＴは短チャネル効果の
抑制に有利であることを、大村が１９９２年アイ・イー
・ディ・エム・テクニカルダイジェスト（１９９２Ｉ
ＥＤＭＴｅｃｈ．Ｄｉｇ．）、６７５ページに述べてい
る。しかし、ＳＯＩＭＯＳＦＥＴは半導体下部に絶縁膜
を持つために、ドレイン端で衝突電離によって発生した
キャリア（ｎチャネルトランジスタの場合は正孔）が、
支持基板に流入することができず、そのためＳＯＩ基板
中の正孔濃度が上昇し、動作異常をひき起こす。この問
題を解決するためには、ゲートオーバーラップＬＤＤ構
造を用いてドレイン端の電界強度を低下させ正孔の発生
を抑制することが有効であると、山口らは１９９０アイ
・イー・ディー・エム・テクニカル・ダイジェスト（Ｙ
ａｍａｇｕｃｈｉ１９９０ＩＥＤＭＴｅｃｈ．Ｄ
ｉｇ．）５９１ページに報告している。その構造を図９
に示す。この構造はチャネル領域１９とソース電極４６
もしくはドレイン電極４７の間にｎ−領域であるＬＤＤ
領域４８があることが特徴である。これはドレイン側に
ｎ−領域によるＬＤＤ４８領域があることによって、ド
レイン電界を緩和し、衝突電離を抑制し、正孔の発生を
抑制するものである。

【０００３】

【発明が解決しようとする課題】図９の従来例では、ド
レイン側の構造は正孔濃度の抑制に有効であるが、ソー
ス側の構造は正孔濃度の抑制に寄与しない。ソース側の
構造は、電圧の方向が反転した場合にそれをドレインと
して機能させるためにあるに過ぎず、ソース電極として
働くときに、正孔濃度の抑制に寄与するものではない。

【０００４】一方、論理ＬＳＩの基本回路、メモリＬＳ
Ｉの周辺回路に使用されるＣＭＯＳ構成においては、一
部の伝達ゲートを除き、電圧の加わる方向は一定であ
り、反転することはない。従って、このような素子に用
いるトランジスタではソース、ドレインそれぞれの構造
を最適化することが可能となる。そこで、ソース構造も
正孔濃度の抑制に有利なように改良し、正孔濃度を抑制
する効果を高めることができる。

【０００５】しかし、ソース側では衝突電離がないた
め、ドレイン側のような衝突電離の抑制を目的とした電
界の緩和は有効ではなく、異なった視点に基づいた構造
が要求される。

【０００６】

【課題を解決するための手段】本発明では、ＳＯＩ電界
効果型トランジスタのソース電極に隣接する領域を欠陥
を多数含む半導体あるいは多結晶構造にする。

【０００７】またはＳＯＩ電界効果型トランジスタのソ
ース電極に隣接する領域を単結晶と多結晶半導体あるい
は単結晶と欠陥を多数含む半導体の積層構造とする。

【０００８】製造方法としては、ＳＯＩ電界効果型トラ
ンジスタのソース電極を形成したのち、ソース電極に隣
接する領域にシリコン原子、酸素原子、炭素原子、窒素
原子をイオン注入し、結晶欠陥を導入する。

【０００９】

【作用】ｎチャネルＳＯＩＭＯＳＦＥＴを例に本発明の
作用を述べる。ドレイン端で発生した正孔はソース電極
へ拡散するかあるいは電子と再結合することによって失
われる。再結合レートＲは電子濃度ｎ、正孔濃度ｐ、真
性シリコンのキャリア濃度ｎ_i、再結合速度ｖ_rを用い
て次のように示される。

【００１０】Ｒ＝（ｎｐ−ｎ_i ²）／ｖ_r（ｎ＋ｐ＋２ｎ_i）（１）これは、化学反応式と同じく、電子濃度と正孔濃度が等
しいときに最大となる。図９に示すトランジスタにおい
て、ソース電極４６では電子濃度が正孔濃度より高く、
チャネル領域４９では正孔濃度が電子濃度より高い。そ
してこれらの濃度が等しくなるのはこれらの境界付近も
しくは、ＬＤＤ領域４８がある場合にはソース電極４６
側のＬＤＤ領域４８とチャネル領域４の境界付近、すな
わちソース接合付近においてである。従ってソース接合
付近において再結合速度を高めると、再結合レートの増
大が顕著になり、衝突電離によって発生した正孔を電子
との再結合により失わせることができる。

【００１１】図１０はこのような再結合を示すバンド図
である。ソース領域、チャネル領域の境界に、粒界、結
晶欠陥、界面の欠陥により欠陥準位５３が形成される
と、ソースから流入する電子５１と、ドレイン側で発生
した正孔５２が、欠陥準位５３を介して再結合する。し
たがって、欠陥準位密度を増すと、再結合を促すことが
できる。

【００１２】図１１は、チャネルソース電極よりの部分
と、ソース電極を、多結晶ゲルマニュウムに代表され
る、多結晶ナローギャップ半導体５８にした場合であ
る。バンド図中の突起は粒界５７によって形成される局
所的な電位の変動を示す。この構造では、正孔が粒界に
存在する欠陥準位５３を介した再結合によって失われる
と同時に、ソース電極がナローギャップ半導体であるた
めに、正孔がソース電極へ拡散する際の電位障壁が低
く、正孔のソース電極への拡散をまた促進されるため、
正孔の除去に有利である。

【００１３】本発明においては、ソース付近の結晶は多
結晶とし、再結合中心となる欠陥準位の密度を増加させ
ることにより再結合レートを増大させ、正孔の消滅を促
す。

【００１４】また、強電界となるドレイン近傍では、結
晶欠陥があると電界の効果によりリーク電流が増加する
ので、この領域は単結晶構造とする。

【００１５】また、ソース近傍を単結晶と多結晶の積層
構造とし、正孔と電子の再結合が起きる多結晶領域を導
入するとともに、抵抗の低い単結晶層を設け、これを電
流の通り道にすることにより、多結晶領域がもたらす抵
抗の増大がトランジスタ特性に影響を与えることを防
ぐ。

【００１６】また、トランジスタのソース領域にシリコ
ン原子、酸素原子、窒素原子をイオン注入して結晶を破
壊し、多結晶化もしくは欠陥の導入を図る製造方法を与
える。

【００１７】また、ソース付近のチャネル領域、もしく
はこれとソース電極の両方を、多結晶ゲルマニウムなど
の多結晶のナローギャップ半導体とする。

【００１８】

【実施例】図１に請求項１の発明の構造の断面図を示
す。シリコン基板１上に厚さ３８００Ａの埋め込み酸化
膜２を隔てて、厚さ５００ＡのＳＯＩ膜３を配置する。
長さ０．５μｍの高不純物濃度のｐ型ゲートポリシリコ
ン４を、厚さ１００Ａのゲート酸化膜５を隔てて、ＳＯ
Ｉ膜３上に配置する。ゲートポリシリコン４が存在する
領域を挟むかたちで、ｎ⁺領域からなるソース電極６、
ドレイン電極７を配置する。ゲート電極の下部のＳＯＩ
膜３はチャネル領域９とする。また、チャネル領域９と
ドレイン電極７がポリシリコン４と隣接する領域のＳＯ
Ｉ膜３に長さ５００Ａのｎ^-領域からなるＬＤＤ領域８
を設ける。ＬＤＤ領域８には濃度２×１０^{1 7}ｃｍ^{- 3}
のリンを導入する。ゲートポリシリコン４の下部に位置
するチャネル領域９には濃度１×１０^{1 7}ｃｍ^{- 3}のほ
う素を導入する。そして、チャネル領域９のソース電極
６に隣接する長さ０．０５μｍの領域を、多結晶領域１
０とする。

【００１９】以下、製造方法を説明する。

【００２０】シリコン基板１１上に厚さ３８００Ａの埋
め込み酸化膜１２を隔てて、厚さ１０００ＡのＳＯＩ膜
１３を有するＳＯＩ基板の表面に熱酸化により、厚さ１
００Ａのゲート酸化膜１５を形成する。続いてほう素を
３０ｋｅＶで２×１０^{1 2}ｃｍ^{- 2}イオン注入し８００
℃で１０分の熱処理を窒素中で行う。続いて、ＣＶＤに
より厚さ３０００Ａのポリシリコンを堆積し、これにリ
ンを拡散したのち、通常のフォトリソグラフィ及びＲＩ
Ｅで加工を行い、長さ０．５μｍのゲートポリシリオン
１４を形成する。ゲートポリシリコン１５をマスクにひ
素を７０ｋｅＶで３×１０^{1 5}ｃｍ^{- 2}イオン注入し、
８５０度の熱処理で活性化させ、ソース電極１６、ドレ
イン電極１７を形成する。

【００２１】この構造に対して、図２のようにシリコン
イオン１９を５×１０^{1 3}ｃｍ^{- 2}のドーズ量で４５度
の角度で斜めイオン注入し、ソース電極付近に欠陥を含
む領域１８を形成し、図３の形状を得る。このイオン注
入はシリコン以外に酸素、窒素、炭素等を用いても良
い。注入量は上の値よりも多くても少なくても良い。ま
た、欠陥の形態は、注入条件により、格子欠陥、界面の
欠陥、粒界の発生などいづれであってもよい。また、イ
オン注入後にイオン注入により損傷を受けた結晶に対し
て、結晶性が完全に回復しない程度の熱処理（例えば６
００℃で１０分）を加えてもよい。

【００２２】請求項２の発明の実施例を述べる。シリコ
ン基板２１上に厚さ２０００Ａの熱酸化膜２２を形成
し、厚さ３０００Ａのポリシリコンを堆積、リンを拡散
したのち通常のフォトリソグラフィとＲＩＥにより、ゲ
ートポリシリコン２３を形成し、続いて厚さ４０００Ａ
のＣＶＤ酸化膜２４を堆積し、これを平坦化する（図
４）。次にＣＶＤ酸化膜２４に幅１μｍのスリット２６
を形成する。続いて、前面にアモルファスシリコン２７
を１０００Ａ堆積しこれをゲートポリシリコン３３とス
リット３５のある領域が連続して残るように、パターニ
ングする（図５）。続いて全体を第二のＣＶＤ酸化膜２
８で覆い、これに対してアモルファスシリコン２６があ
る領域において開口部を設け、第二のスリット２９を形
成する（図６）。第二のスリット２９より塩酸ガスによ
りアモルファスシリコン２６をエッチングし、形成され
た空洞に、ジクロロシランガスを用いて、単結晶シリコ
ン３４をパターニングし、素子領域とする。フォトレジ
ストをマスクにゲートポリシリコン２３を挟むように、
ひ素を７０ｋｅＶで５×１０^{1 7}ｃｍ^{- 2}注入し、ソー
ス領域３０、ドレイン領域３１を形成する。フォトレジ
ストを除去し、窒素中で８５０℃で１５分間の熱処理を
行う。続いて全面に多結晶シリコン３３を５００Ａ堆積
し、ソース領域３０に接し、ドレイン領域３１に接しな
い領域を残してＲＩＥにより除去する。この結果図７の
形状を得る。

【００２３】請求項１にかかわる別の実施例を述べる。

【００２４】実施例１の構造において、多結晶領域１０
を多結晶ゲルマニウム７０で置き換え、ソース電極６６
の材料もゲルマニウムとする。ソース電極６６は多結晶
であっても、単結晶であっても良い。これを図８に示
す。

【００２５】以上の実施例は一例であり、例えば多結晶
半導体は、シリコンに限らず、ゲルマニウム、ガリウム
ヒ素等であってもよい。また多結晶領域もしくは欠陥導
入領域の長さはソース近傍を含み、ドレイン端に達しな
ければ、実施例より長くとも短くともよい。また、ＳＯ
Ｉ膜厚、埋め込み酸化膜厚などのトランジスタ構造上の
寸法もうえの限りでない。また実施例ではｎチャネルＦ
ＥＴについて述べたがｐチャネルＦＥＴでもよい。

【００２６】

【発明の効果】本発明は、電子と正孔の再結合が起きる
ソース接合付近に多結晶領域を設けることにより、再結
合率を増加させ、その結果チャネル領域の少数キャリア
を減少させ、少数キャリアの蓄積に伴うトランジスタの
動作以上を低減させることができる。

【００２７】また、シリコン原子、酸素原子、窒素原子
をソース接合付近にイオン注入し、結晶構造を破壊し、
多結晶化することができる。

【００２８】また、これらの原子をイオン注入すること
により、結晶の破壊に至らないまでも、結晶中もしくは
結晶表面に発生した欠陥は、多結晶半導体の粒界と同様
にキャリア再結合を促進し、少数キャリアの低減に効果
をもたらす。

【００２９】また、ソース電極とソース付近を多結晶フ
ローギャップ半導体とすることにより、少数キャリアの
ソースへの拡散を促進し、少数キャリアを減少させるこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施例を示した断面図である。

【図２】本発明の製造方法を示した断面図である。

【図３】本発明の製造方法を示した断面図である。

【図４】本発明の製造方法を示した断面図である。

【図５】本発明の製造方法を示した断面図である。

【図６】本発明の製造方法を示した断面図である。

【図７】本発明の製造方法を示した断面図である。

【図８】本発明の別の実施例を示す断面図である。

【図９】従来例を示す断面図である。

【図１０】本発明の原理を説明するバンド図である。

【図１１】本発明の原理を説明するバンド図である。

【符号の説明】

１、１１、２１、４１、６１シリコン基板２、１２、４２、６２埋め込み酸化膜３、１３、４３、６３ＳＯＩ膜４、１４、２３、４４、６４ゲートポリシリコン５、１５、２５、４５、６５ゲート酸化膜６、１６、３０、４６、５４ソース電極７、１７、３１、４７、５６、６７ドレイン電極８、４８、６８ＬＤＤ領域９、３２、４９、５５、６９チャネル領域１０多結晶領域１８欠陥を含む領域２２熱酸化膜２４ＣＶＤ酸化膜２６スリット２７アモルファスシリコン２８第二のＣＶＤ酸化膜２９第二のスリット３３多結晶シリコン５１電子５２正孔５３欠陥準位５７粒界５８多結晶ナローギャップ半導体６６ゲルマニウムソース電極７０多結晶ゲルマニウム

Claims

【特許請求の範囲】

【請求項１】絶縁体上の半導体層に素子を形成するＳ
ＯＩ構造を持ち、ソース電極近傍は欠陥を多数含む半導
体あるいは多結晶半導体により、ドレイン近傍は単結晶
半導体により、それぞれ構成される電界効果型トランジ
スタ。
【請求項２】絶縁体基板上の単結晶半導体層に素子を
形成するＳＯＩ構造を持ち、ソース・ドレイン電極の一
方または両方の近傍に欠陥を多数含む半導体または多結
晶半導体と、単結晶半導体との積層構造を持つ電界効果
型トランジスタ。
【請求項３】絶縁基板上の単結晶半導体層に素子を形
成するＳＯＩ構造を持つ電界効果型トランジスタにおい
て、ソースの近傍にシリコン、酸素、炭素または窒素を
イオン注入して欠陥を多数含む領域を形成することを特
徴とする電界効果型トランジスタの製造方法。