JPH0536719A

JPH0536719A - 半導体装置の製造方法

Info

Publication number: JPH0536719A
Application number: JP3283240A
Authority: JP
Inventors: Masahiro Shimizu; 雅裕清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-11-05
Filing date: 1991-10-29
Publication date: 1993-02-12
Anticipated expiration: 2012-07-23
Also published as: JP2632101B2

Abstract

(57)【要約】（修正有）【目的】三重拡散構造を有するソース／ドレイン領域
の低濃度不純物層を、熱拡散のための熱処理を必要とす
ることなく、形成するとともに、ゲート電極と精度よく
オーバーラップさせる。【構成】まずｐ型の半導体基板１１上に形成したゲー
ト電極１４をマスクとして、ｎ型不純物を半導体基板表
面に対して所定の角度をなして斜め方向から注入するこ
とにより、低濃度不純物層１５ｃ，１６ｃを形成する。
その後、ゲート電極の側壁に、サイドウォールスペーサ
１７を形成した後、ｎ型の不純物を、斜め方向から注入
することにより、中濃度不純物層１５ｂ，１６ｂを形成
する。その後さらに、ｎ型の不純物を、半導体基板表面
に対して略垂直の方向から注入することにより、高濃度
不純物層１５ａ，１６ａを形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳ（Ｍｅｔａｌ
ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果
トランジスタ（以下「ＭＯＳＦＥＴ」と記す）を含む、
半導体装置の製造方法に関し、特に、そのソース／ドレ
イン領域が三重拡散構造を有することにより、特性の向
上を図った半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】従来、短チャネルトランジスタのドレイ
ン部の電界を緩和する構造として、図９に示すようなＬ
ＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）型Ｍ
ＯＳＦＥＴが、Ｔｓａｎｇなどにより発表されている
（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎＥｌｅｃｔｒｏ
ｎＤｅｖｉｃｅｓＶｏｌ．ＥＤ−２９１９８２
ｐ５９０〜ｐ５９６参照）。

【０００３】図９は、このＬＤＤ構造を有するｎチャネ
ルＭＯＳＦＥＴ（以下、これを「第１の従来例」と称
す）を示している。このｎチャネルＭＯＳＦＥＴは、図
９を参照して、ｐ型の半導体基板１上に、ゲート絶縁膜
２を介して、ポリシリコンからなるゲート電極３が形成
されている。ゲート電極３の側壁には、酸化膜からなる
サイドウォールスペーサ４が形成されている。半導体基
板１表面には、ゲート電極３の左右両側に、ソース領域
５とドレイン領域６が形成されている。ソース領域５
は、１０¹⁸／ｃｍ³〜１０²⁰／ｃｍ³の高濃度のｎ型不
純物拡散層５ａおよび１０¹⁷／ｃｍ³〜１０¹⁸／ｃｍ³
の低濃度のｎ型不純物拡散層５ｂからなり、またドレイ
ン領域６は、高濃度のｎ型不純物拡散層６ａおよび低濃
度のｎ型不純物拡散層６ｂから構成されている。ここ
で、低濃度のｎ型不純物拡散層５ｂ，６ｂの一部は、ゲ
ート電極３直下の領域内へ、その端から数１００Åのと
ころまで入り込んでいる。

【０００４】次に、上記第１の従来例のＬＤＤ構造の機
能を、図９を参照しながら説明する。ｎ型ＭＯＳＦＥＴ
のソース領域５および半導体基板１は、たとえば０Ｖの
電位に設定されており、ドレイン領域６には電源電圧
（たとえば５Ｖ）が与えられている。このため、ドレイ
ン領域６側のｎ型不純物拡散層６ａ，６ｂとｐ型の半導
体基板１とのｐｎ接合には、逆バイアスが与えられ、高
電界が発生する。

【０００５】このようなドレイン電界は、空乏層の幅を
大きくすればするほど緩和される。すなわち、ｐｎ接合
の空乏層の幅ωは、

【０００６】

【数１】

【０００７】で与えられる。ここで、Ｎ_Aはアクセプタ
濃度、Ｎ_Dはドナー濃度、ε_Sは半導体の誘電率、ｑは
電荷量である。ｎ型の不純物濃度がｐ型半導体不純物濃
度よりも著しく高い場合、すなわちＮ_D＞＞Ｎ_Aのとき
の空乏層の幅ωは、

【０００８】

【数２】

【０００９】となり、ｎ型の不純物濃度が低くてｐ型半
導体基板の濃度と等しいとき、すなわちＮ_A＝Ｎ_Dのと
きの空乏層の幅ωは、

【００１０】

【数３】

【００１１】となる。したがって、ドナー濃度Ｎ_Dが低
いほど空乏層の幅ωが大きくなって、電界強度が緩和さ
れることがわかる。

【００１２】以上の考え方に基づいて、図９に示す第１
の従来例のＬＤＤＭＯＳＦＥＴでは、半導体基板１と高
濃度のｎ型不純物拡散層５ａ，６ａとのｐｎ接合部の間
に低濃度のｎ型不純物拡散層５ｂ，６ｂを設けることに
よって、電界強度を緩和している。

【００１３】次に、ＬＤＤＭＯＳＦＥＴの動作状態につ
いて、図１０（ａ）（ｂ）を参照して説明する。トラン
ジスタの動作は、ドレイン電圧Ｖ_Dがゲート電圧Ｖ_Gよ
り大きい五極管領域（図１０（ａ））と、ゲート電圧Ｖ
_Gがドレイン電圧よりはるかに大きい三極管領域（図１
０（ｂ））の２つに分けられる。図１０（ａ）に示す五
極管領域では、反転層７とドレイン領域６との間に、高
抵抗の空乏層８が形成される。この場合、反転層７から
なるチャネルの抵抗に加えて、寄生抵抗であるソース領
域５側の低濃度のｎ型不純物拡散層５ｂの抵抗、ドレイ
ン領域６側の空乏層８の抵抗、およびドレイン領域６側
の低濃度のｎ型不純物拡散層６ｂの抵抗により、トラン
ジスタの駆動能力が低下する。また、三極管領域におい
ては、図１０（ｂ）に示すように、寄生抵抗であるソー
ス領域５側のｎ型不純物拡散層５ａの領域とドレイン領
域６側のｎ型不純物拡散層６ａの抵抗がトランジスタの
駆動能力を低下させるという問題があった。

【００１４】また、上記第１の従来例におけるＬＤＤＭ
ＯＳＦＥＴのドレインの構造では、低濃度のｎ型不純物
拡散層６ｂの表面で熱平衡状態よりも大きいエネルギを
有するホットキャリアが生じ、その発生したホットキャ
リアがＭＯＳＦＥＴのゲート電極３側壁のサイドウォー
ルスペーサ４に注入され、その結果ドレイン領域６のｎ
型不純物拡散層６ｂの表面が空乏化されて、この領域の
抵抗が上がり、ＭＯＳＦＥＴの駆動能力がさらに劣化す
るという問題もあった。

【００１５】上記第１の従来例の問題点を改善する第２
の従来例として、図１１に示す構造のＬＤＤＭＯＳＦＥ
Ｔが、たとえば特開平１−２１２４７１号公報に開示さ
れている。このＬＤＤＭＯＳＦＥＴは、図１１を参照し
て、ソース領域５およびドレイン領域６の低濃度のｎ型
不純物拡散領域５ｂ，６ｂを、ゲート電極３とオーバー
ラップさせるとともに、高濃度のｎ型不純物拡散層５
ａ，６ａの端を、ゲート電極３の端の位置と一致させて
いる。

【００１６】この第２の従来例におけるＬＤＤＭＯＳＦ
ＥＴの構造によれば、低濃度のｎ型不純物拡散層５ｂ，
６ｂは完全にゲート電極３に覆われている。そのため
に、ゲート電極３に印加された電圧によって、低濃度不
純物拡散層５ｂ，６ｂの表面におけるキャリア濃度が増
加し、ソース領域５における寄生抵抗の増加が抑制され
る。またドレイン領域６側の高電界が発生する領域が、
サイドウォールスペーサ４の直下にではなく、ゲート電
極３の直下に位置することになるため、サイドウォール
スペーサ４にホットキャリアが注入されることがなくな
る。その結果、低濃度不純物拡散層６ｂの表面が空乏化
する現象も抑制される。

【００１７】第１の従来例と第２の従来例のホットキャ
リアの発生状態の違いは、図１２（ａ）（ｂ）に示すそ
れぞれのキャリアの発生速度分布によって明確に示され
る。また、第１の従来例と第２の従来例のトランジスタ
特性は、図１３（ａ）（ｂ）に示されるとおりである。

【００１８】しかしながら、この第２の従来例において
も、低濃度のｎ型不純物拡散層５ｂ，６ｂを、特に燐を
用いて形成する場合には、燐の拡散係数が大きいため
に、熱処理によってその領域が広がってしまう。したが
って、高集積化が進んでゲート電極３の幅が短くなる
と、実効チャネル長を確保するために、低濃度ｎ型不純
物拡散層５ｂ，６ｂの長さを十分にとることができず、
ゲート電極３の端部にまで高濃度のｎ型不純物拡散層５
ａ，６ａが達しているために、十分な電界強度緩和効果
が得られない。このことを回避するために高濃度のｎ型
不純物拡散領域５ａ，６ａの濃度を薄くすると、トラン
ジスタの電流駆動特性が劣化するという問題があった。
この問題は、二重拡散層によるＬＤＤ構造においては回
避し得ない問題点である。

【００１９】上記第２の従来例の問題点をさらに改善す
る第３の従来例としては、図１４に示す三重拡散構造を
有するＬＤＤＭＯＳＦＥＴが、たとえば特開昭６１−１
３９０７０号公報に開示されている。

【００２０】この第３の従来例のＭＯＳＦＥＴは、図１
４を参照して、ｐ型の半導体基板１１上の、分離領域１
２で分離絶縁された活性領域に、ＭＯＳＦＥＴが形成さ
れている。このＭＯＳＦＥＴは、半導体基板１１上にゲ
ート絶縁膜１３を介在させて形成されたゲート電極１４
と、半導体基板１１の表面に形成されたソース領域１５
およびドレイン領域１６とを有する。ゲート電極１４の
両側部には、サイドウォールスペーサ１７が形成されて
いる。ゲート電極１４、サイドウォールスペーサ１７お
よび分離領域１２の表面は、層間絶縁膜１８で覆われて
おり、ソース領域１５およびドレイン領域１６は、この
層間絶縁膜１８の所定位置に形成されたコンタクト孔１
９において、アルミニウム配線２０と導通している。な
お、ソース領域１５およびドレイン領域１６は、それぞ
れ、ゲート電極１３とオーバーラップした低濃度ｎ型不
純物層１５ｃ，１６ｃと、サイドウォールスペーサ１７
直下の中濃度ｎ型不純物層１５ｂ，１６ｂと、これらに
隣接する高濃度ｎ型不純物層１５ａ，１６ａとからなっ
ている。

【００２１】次に、上記第３の従来例のＭＯＳＦＥＴの
製造方法を、図１５（ａ）ないし（ｅ）を参照して説明
する。まず、ゲート電極１４をマスクとして、半導体基
板１１表面に略垂直な方向から燐イオンを打込むことに
より、低濃度ｎ型不純物層１５ｃ，１６ｃを形成する
（図１５（ａ））。この場合、半導体基板１１の表面に
対してちょうど垂直な方向から燐イオンを打込むと、半
導体基板１１表面の結晶格子内に燐イオンが深く入り込
むいわゆるチャネリング現象が生じる。したがって、半
導体基板１１表面に垂直な方向から約７゜傾いた方向か
ら燐イオンを注入する。

【００２２】次に、ゲート電極１４の両側壁に、サイド
ウォールスペーサ１７を形成し（図１５（ｂ））、これ
をマスクとして、半導体基板１１表面に対して垂直に砒
素イオンを注入し、中濃度ｎ型不純物層１５ｂ，１６ｂ
を形成する（図１５（ｃ））。次に、熱処理を施して低
濃度ｎ型不純物層１５ｃ，１６ｃおよび中濃度ｎ型不純
物層１５ｂ，１６ｂを拡散させることにより、各ｎ型不
純物層がチャネル領域の中央方向に移動して図１５
（ｄ）の状態となる。その後さらに、ゲート電極１４お
よびサイドウォールスペーサ１７をマスクとして、半導
体基板１１に対して略垂直（この場合も、チャネリング
防止のため約７゜傾斜させる）に、砒素イオンを持込む
ことにより、高濃度ｎ型不純物層１５ａ，１６ａを形成
する（図１５（ｅ））。

【００２３】上記第３の従来例における三重拡散構造の
ＬＤＤＭＯＳＦＥＴにより、低濃度ｎ型不純物層１５
ｃ，１６ｃをゲート電極１４にオーバーラップさせ、さ
らに、サイドウォールスペーサ１７の直下に中濃度ｎ型
不純物層１５ｂ，１６ｂを形成することが高精度に実現
されさえすれば、上記第１，第２の従来例の問題点が解
消される。

【００２４】

【発明が解決しようとする課題】しかしながら、上記第
３の従来例における図１５（ａ）ないし（ｅ）に示され
た製造方法においては、低濃度ｎ型不純物層１５ｃ，１
６ｃのゲート電極１４とのオーバーラップ、サイドウォ
ールスペーサ１７直下の中濃度ｎ型不純物層１５ｂ，１
６ｂの形成を、熱拡散工程を経ることによって実現して
いるため、所望の不純物濃度分布を精度よく得ることが
極めて困難であった。

【００２５】特に、Ｃ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ：
相補型）ＭＯＳのように、ｎチャネル型ＭＯＳＦＥＴと
ｐチャネル型ＭＯＳＦＥＴが同一半導体基板上に形成さ
れる半導体記憶装置の製造工程においては、各ＭＯＳＦ
ＥＴのソース／ドレイン領域を形成するために注入する
不純物イオンの拡散係数が異なるために、上記第３の従
来例のような製造工程では、各ＭＯＳＦＥＴに共通のサ
イドウォールスペーサの幅では、その後の熱処理工程で
必要な濃度分布を得ることが不可能であった。すなわ
ち、ｐチャネル型ＭＯＳＦＥＴのソース／ドレイン領域
の形成に用いられる硼素イオン（Ｂ⁺）やＢＦ₂イオン
の拡散係数がｎチャネル型ＭＯＳＦＥＴのソース／ドレ
イン領域の形成に用いられる燐イオンや砒素イオンに比
べて大きいため、同じサイドウォールスペーサの幅であ
ると、拡散が大きく進行して、実効チャネル長が短くな
ってしまう。したがって、ｐチャネル型ＭＯＳＦＥＴの
サイドウォールスペーサの幅は、ｎチャネル型ＭＯＳＦ
ＥＴのサイドウォールスペーサの幅よりも大きく形成す
るために、ｐ型とｎ型で別々にサイドウォールスペーサ
を形成しなければならず、製造工程が複雑になるという
問題があった。

【００２６】上記従来の問題点に鑑み、本発明の第１の
目的は、二重または三重拡散構造を有するＬＤＤＭＯＳ
ＦＥＴの形成を、熱拡散工程を必要とせずにに、精度良
く行うことのできる半導体装置の製造方法を提供するこ
とにある。

【００２７】また、本発明の第２の目的は、ｐチャネル
型とｎチャネル型の両方のＭＯＳＦＥＴを同一基板上に
形成する場合にも、別々にサイドウォールスペーサを形
成する必要なく、しかも高精度で、二重または三重拡散
構造を有するＬＤＤＭＯＳＦＥＴの形成を可能にするこ
とにある。

【００２８】

【課題を解決するための手段】上記第１の目的を達成す
る本発明の半導体装置の製造方法においては、次の工程
により三重構造のＬＤＤＭＯＳＦＥＴが形成される。ま
ず第１導電型の半導体基板上に、ゲート絶縁膜を介在さ
せて、ゲート電極を形成する。次に、このゲート電極を
マスクとして、第２導電型の不純物を半導体基板表面に
対し所定の角度をなして斜め方向から注入することによ
り、低濃度不純物拡散層を形成する。その後、ゲート電
極の側壁に、サイドウォールスペーサを形成した後、ゲ
ート電極およびサイドウォールスペーサをマスクとし
て、第２導電型の不純物を、半導体基板表面に対して所
定の傾斜角をなして斜め方向から注入することにより、
中濃度不純物拡散層を形成する。その後さらに、ゲート
電極およびサイドウォールスペーサをマスクとして、第
２導電型の不純物を、半導体基板表面に対して約垂直な
方向から注入することにより、高濃度不純物拡散層を形
成する。

【００２９】同じく上記第１の目的を達成するための本
発明の半導体装置の製造方法において、二重拡散構造を
有するＬＤＤＭＯＳＦＥＴを形成する場合には、ゲート
電極の側壁にサイドウォータスペーサを形成した後に、
ゲート電極およびサイドウォータスペーサをマスクとし
て、第２導電型の不純物を、半導体基板表面に対して所
定の角度をなして斜め方向から注入することにより、低
濃度不純物層を形成し、さらに、第２導電型の不純物
を、半導体基板対して略垂直な方向から注入することに
より、高濃度不純物層を形成することによって製造され
る。

【００３０】上記第２の目的を達成する本発明の半導体
基板の製造方法は、次の工程を備える。

【００３１】まず、半導体基板上に分離絶縁膜によって
互いに絶縁されて形成された第１導電型ウエル領域およ
び第２導電型ウエル領域のそれぞれの表面上に、ゲート
絶縁膜を介在させてゲート電極を形成する。その後第１
導電型ウエル領域上のみをマスクで覆い、第２導電型ウ
エル領域にゲート電極をマスクとして、半導体基板表面
に対して所定の角度をなす斜め方向から第１導電型不純
物を注入し、低濃度第１導電型不純物層を形成する。

【００３２】次に、各ゲート電極の各側壁に、同時にサ
イドウォールスペーサを形成する。その後第１導電型ウ
エル領域のみをマスクで覆い、半導体基板表面に略垂直
な方向から、第１導電型不純物を注入し、高濃度第１導
電型不純物層を形成する。次に第２導電型ウエル領域上
のみをマスクで覆い、半導体基板表面の略垂直な方向か
ら第１導電型不純物を注入し、高濃度第１導電型不純物
層を形成する。

【００３３】

【作用】上記第１の目的を達成する本発明の半導体装置
の製造方法によれば、三重拡散構造を有するソース／ド
レイン領域のうち、ゲート電極のみをマスクとして、ま
ず低濃度不純物層を、第１導電型の半導体基板表面に対
して所定角度をなす斜め方向から第２導電型のイオンを
注入することによって形成することにより、熱拡散のた
めの熱処理を必要とすることなく、低濃度不純物層をゲ
ート電極と精度よくオーバーラップさせることができ
る。

【００３４】また、サイドウォールスペーサを形成した
後に、ゲート電極およびサイドウォールスペーサをマス
クとして、まず中濃度不純物層を、半導体基板表面に対
して所定の角度をなす斜め方向から第２導電型の不純物
イオンを注入することによって形成し、さらに、高濃度
不純物層を、半導体基板表面に垂直な方向から第２導電
型の不純物イオンを注入することによって行なうため、
やはり熱拡散のための熱処理を必要とすることなく、サ
イドウォールスペーサの直下に所望の幅の中濃度不純物
層を高精度で形成することができる。

【００３５】また、二重拡散構造を有するソース／ドレ
イン領域のうち、ゲート電極およびサイドウォールスペ
ーサをマスクとして、まず低濃度不純物層を、第１導電
型の半導体基板表面に対して所定角度をなす斜め方向か
ら第２導電型のイオンを注入することによって形成する
ことにより、やはり、熱拡散のための熱処理を必要とす
ることなく、低濃度不純物層をゲート電極と精度よくオ
ーバーラップさせることができる。

【００３６】上記第２の目的を達成する半導体装置の製
造方法によれば、同一半導体基板に形成されたｐウエル
領域およびｎウエル領域に、それぞれｎチャネルＭＯＳ
ＦＥＴとｐチャネルＭＯＳＦＥＴを形成する際に、各々
のウエル領域において、他方のウェル領域をマスクで覆
った状態で、ゲート電極をマスクとして、斜めイオン注
入法によって低濃度不純物層を形成し、各々のウエル領
域における不純物注入の傾斜角やドーズ量を適当に選ぶ
ことにより、サイドウォールスペーサの形状寸法を変え
ることなく、各々の導電型にあった不純物濃度分布を有
する不純物層を形成することができる。したがって、ｐ
ウエル領域とｎウエル領域の両方のサイドウォールスペ
ーサを、共通の工程で同時に形成することができる。

【００３７】

【実施例】以下、本発明の一実施例を、図１（ａ）ない
し（ｃ）および図２（ａ）ないし（ｃ）に基づいて説明
する。

【００３８】図１（ａ）ないし（ｃ）および図２（ａ）
ないし（ｃ）は、本発明の一実施例における三重拡散構
造を有するＬＤＤＭＯＳＦＥＴの製造方法の主要工程に
おける断面構造を順次示している。

【００３９】まず、ｐ型の半導体基板１１に対して、素
子分離領域（図示せず）の形成およびしきい値電圧を制
御するためのチャネルへの不純物の注入を行なった後、
ゲート絶縁膜１３となる熱酸化膜とゲート電極１４とな
るポリシリコン層を順次形成する。その後、レジストを
塗布してパターン形成をした後、ポリシリコンを異方性
エッチングし、ゲート電極１４を形成する（図１
（ａ））。次に、ゲート電極１４をマスクとして、たと
えば燐などのｎ型不純物を１０¹³／ｃｍ²程度のドーズ
量で、半導体基板１１の表面に対して約４５度の角度を
なす斜め方向からイオン注入し、低濃度のｎ型不純物層
１５ｃ，１６ｃを形成する（図１（ｂ））。なお、１対
のｎ型不純物層１５ｃ，１６ｃを形成するため、半導体
基板１１をその表面に平行な面内において回転させた状
態で、上記斜めイオン注入を行なう。また、各ＭＯＳＦ
ＥＴが同じ向きに配列されている場合には、半導体基板
１１を固定した状態で、まずゲート電極１４の左側斜め
上方からｎ型不純物を注入することによって低濃度ｎ型
不純物層１５ｃを形成し、半導体基板１１をその表面に
平行な面内において１８０°回転した後に固定して、ゲ
ート電極１４の右側斜め上方からｎ型不純物を注入する
ことによって低濃度ｎ型不純物層１６ｃを形成すること
も可能である。

【００４０】その後、半導体基板１１上全面に酸化膜１
７ａをＣＶＤ法で形成し（図１（ｃ））、この酸化膜１
７ａに異方性エッチングを施すことにより、サイドウォ
ールスペーサ１７を形成する。

【００４１】次に、ゲート電極１４とサイドウォールス
ペーサ１７をマスクとして、たとえば燐あるいは砒素な
どのｎ型不純物を１０¹⁴／ｃｍ²程度のドーズ量で、半
導体基板１１表面に対して約４５°の角度で斜め方向か
らイオン注入して、中濃度のｎ型不純物１５ｂ，１６ｂ
を形成する（図２（ａ））。この場合においても、斜め
イオン注入に際しては、１対のｎ型不純物層１５ｂ，１
６ｂを形成するため、半導体基板１１をその表面に平行
な面内において回転させながら行なう必要がある。次
に、やはりゲート電極１４とサイドウォールスペーサ１
７をマスクとして、たとえば砒素などのｎ型不純物を１
０¹⁵／ｃｍ²程度のドーズ量で、半導体基板１１の表面
に対してほぼ垂直にイオン注入して、高濃度のｎ型不純
物層１５ａ，１６ａを形成する（図２（ｂ））。この
後、熱処理を加えて、注入された不純物を活性化させる
ことにより、最終的に図２（ｃ）に示すような不純物プ
ロファイルを有するソース領域１５とドレイン領域１６
が得られる。

【００４２】以上述べた本実施例の製造方法において
は、低濃度ｎ型不純物層１５ｃ，１６ｃとゲート電極１
４とのオーバーラップ、あるいは中濃度ｎ型不純物層１
５ｂ，１６ｂのサイドウォールスペーサ１７直下への形
成を、いずれも熱拡散のための熱処理工程を経ることな
く、熱拡散よりも濃度分布制御の比較的容易な斜めイオ
ン注入によって行なうため、比較的容易に、所望のプロ
ファイルの不純物濃度分布を有するソース領域１５およ
びドレイン領域１６が形成される。不純物層を熱拡散さ
せるための熱処理が、９００℃〜９５０℃の温度で６０
分以上行なう必要があるが、不純物を活性化させるため
の熱処理は、９００℃以下，３０分程度でよく、不純物
層にほとんど拡散が生じないため、問題はない。

【００４３】したがって、本実施例の製造工程により、
高集積化に伴う短チャネル化に際して、優れた電界強度
緩和によるホットキャリア発生の防止効果と、ソース／
ドレイン領域の高抵抗化に起因する電流駆動能力の低減
抑制の効果とを備えた、三重拡散構造のＬＤＤＭＯＳＦ
ＥＴを、比較的容易に得ることができる。

【００４４】なお、本実施例においては、中濃度ｎ型不
純物層１５ｂ，１６ｂを、サイドウォールスペーサ１７
を形成した後に斜めイオン注入によって形成している
が、その代わりに、サイドウォールスペーサ１７を形成
する前の段階で、ゲート電極１４のみをマスクとして、
半導体基板１１表面に垂直にイオン注入することによっ
ても、中濃度ｎ型不純物層１５ｂ，１６ｂを形成するこ
ともできる。この工程を用いた三重拡散構造のＬＤＤＭ
ＯＳＦＥＴの製造方法について、既に、本出願と同一出
願人によって出願された特願昭１−１３２２０４号にお
いて開示されている。本実施例の製造方法は、下記の点
で、上記出願に開示された工程を改善するものである。

【００４５】上記出願に開示されているように、サイド
ウォールスペーサ１７を形成する前の段階でゲート電極
１４のみをマスクとして、半導体基板１１に垂直にイオ
ン注入することによって形成された中濃度ｎ型不純物層
１５ｂ，１６ｂは、その後のサイドウォールスペーサ１
７を形成するときの熱処理の際に熱拡散を生じる。その
ため、ゲート電極１４とオーバーラップする不純物層の
濃度が比較的高くなってしまい、電界強度を緩和する効
果が低減してしまう。それに対し、本実施例のようにサ
イドウォールスペーサ１７を形成した後に中濃度ｎ型不
純物層１５ｂ，１６ｂを形成することにより、この中濃
度ｎ型不純物層１５ｂ，１６ｂは、サイドウォールスペ
ーサ１７を形成するときの熱処理の影響を受けることが
ない。

【００４６】なお、上記実施例においては、半導体基板
１１をｐ型とし、ソース領域１５およびドレイン領域１
６を形成する不純物層をｎ型とした、ｎチャネル型ＭＯ
ＳＦＥＴを形成する工程について述べたが、導電型をす
べて逆に入替えたｐチャネル型ＭＯＳＦＥＴを形成する
場合にも適用できることは言うまでもない。

【００４７】また、上記実施例では、ゲート電極１４と
してポリシリコン単層の場合を示したが、高融点金属シ
リサイドや高融点金属などの他の材質であってもよく、
あるいはこれらの積層膜であってもよい。さらに、サイ
ドウォールスペーサ１７として酸化膜を用いた場合を示
したが、窒化膜などの他の材質やそれらの積層膜であっ
てもよい。

【００４８】次に、本発明の他の実施例を、図３（ａ）
ないし（ｃ），図４（ａ）ないし（ｃ）および図５
（ａ）ないし（ｃ）に基づいて説明する。これらの図に
は、本発明をＣＭＯＳの製造工程に適用した場合の主な
製造工程を順次示している。

【００４９】本実施例においては、まず、ｐ型半導体基
板２１表面にｐウェル２２とｎウェル２３を形成し、分
離絶縁膜２４によって各ウェル上の活性領域を分離絶縁
する。その後、半導体基板２１上全面に、ポリシリコン
層２５とタングステンシリサイド層２６とを順次形成
し、さらにレジスト２７をパターニング形成する（図３
（ａ））。その後、ポリシリコン層２５とタングステン
シリサイド２６をエッチングして、ゲート電極２８，２
９を形成する。

【００５０】次に、ｎウェル２３上のすべての領域をレ
ジスト３０で覆い、ｐウェル２２表面に、ゲート電極２
８をマスクとして、燐イオンを注入し、１対の低濃度ｎ
型不純物層３１を形成する（図３（ｂ））。この場合の
燐イオンの注入は、低濃度ｎ型不純物層３１の相対向す
る端部近傍を、ゲート電極２８と所定長さオーバーラッ
プさせるため、半導体基板２１をその表面に平行な面内
において回転させながら、半導体基板２１の表面に対し
所定の角度をなした斜め方向からイオンを注入する。注
入するｎ型不純物としては、主として燐イオン（Ｐ⁺）
を用いるが、砒素イオン（Ａｓ⁺）やアンチモンイオン
（Ｓｂ⁺）を用いることもできる。イオン注入の条件と
しては、注入エネルギが２０〜１５０ＫｅＶ（好ましく
は約１００ＫｅＶ）、ドーズ量が５×１０¹²〜１×１０
¹⁴／ｃｍ²（好ましくは２×１０ ¹³／ｃｍ²）、半導体
基板２１表面に対する傾斜角度が２０°〜６０°（主と
して４５°）となるように設定する。なお、これらのイ
オン注入条件は、形成しようとする低濃度ｎ型不純物層
３１の濃度や深さに加えて、ゲート電極２８とのオーバ
ーラップの長さに応じて適宜選択する必要がある。

【００５１】次に、レジスト３０を除去した後、ｐウェ
ル２２上前面をレジスト３３で覆い、ゲート電極２９を
マスクとして、ｎウェル２３表面にｐ型不純物を注入
し、低濃度ｐ型不純物層３２を形成する（図３
（ｃ））。この場合も低濃度ｎ型不純物層３１を形成し
たときと同様に、半導体基板２１を回転させながら、斜
めイオン注入を行なう。注入するｐ型不純物しては主と
して硼素イオン（Ｂ⁺）が用いられるが、ＢＦ₂を用い
ることもできる。イオン注入条件としては、硼素イオン
の場合は１０〜３０ＫｅＶ，５×１０¹²〜５×１０¹³／
ｃｍ²，傾斜角２０°〜６０°用いられる。ＢＦ₂の場
合は、注入エネルギは３０〜６０ＫｅＶにする必要があ
る。

【００５２】次に、レジスト３３を除去した後、半導体
基板上前面にＣＶＤ法によって酸化膜を約２０００Åの
厚さに堆積させる。その後、この酸化膜に異方性エッチ
ングを施すことにより、ゲート電極２８，２９の各々の
両側壁にサイドウォールスペーサ３４，３５を形成する
（図４（ａ））。本実施例においては、ソース／ドレイ
ン領域の不純物層の濃度分布制御を、熱拡散によらずに
行なうため、注入する不純物イオンの熱拡散係数の違い
に応じてサイドウォールスペーサ３４，３５の幅を異な
らせる必要がない。したがって、サイドウォールスペー
サ３４，３５を同時に形成することが可能である。

【００５３】サイドウォールスペーサ３４，３５を形成
した後、再びｎウェル２３上前面をレジスト３６で覆
い、ゲート電極２８およびサイドウォールスペーサ３４
をマスクとして、半導体基板２１を回転させた状態で、
燐イオンを半導体基板２１表面に対して斜め方向から注
入して、１対の中濃度ｎ型不純物層３７を形成する（図
４（ｂ））。このときのイオン注入条件は、注入エネル
ギが２０〜１５０ＫｅＶ（好ましくは１００ＫｅＶ）、
ドーズ量が１×１０¹³〜５×１０¹⁴／ｃｍ²）少なくと
も低濃度ｎ型不純物層３１形成のときよりも多い量であ
って、好ましくは約１×１０¹⁴／ｃｍ²）、半導体基板
２１表面に対する傾斜角は、２０°〜６０°（サイドウ
ォールスペーサ３４の幅などに応じ、約４５°前後の角
度が好ましい）が選ばれる。

【００５４】次に、やはりゲート電極２８およびサイド
ウォールスペーサ３４をマスクとして、今度は、半導体
基板２１を固定した状態で、砒素イオンを半導体基板２
１表面に垂直（チャネリングを防止するため法線方向か
ら約７°傾ける）に注入し、１対の高濃度ｎ型不純物層
３８を形成する（図４（ｃ））。このときのイオン注入
条件は、３０〜８０ＫｅＶ（好ましくは約５０Ｋｅ
Ｖ）、１×１０¹⁵〜１×１０¹⁶／ｃｍ²（好ましくは５
×１０¹⁵／ｃｍ²）が選ばれる。

【００５５】次に、レジスト３６を除去した後、ｐウェ
ル２２上全面をレジスト３９で覆い、半導体基板２１を
回転させた状態で、ゲート電極２９およびサイドウォー
ルスペーサ３５をマスクとして、ｎウェル２３表面に硼
素イオンまたはＢＦ₂イオンを斜め注入し、中濃度ｐ型
不純物層４０を形成する（図５（ａ））。硼素イオンの
場合の注入条件としては、注入エネルギ１０〜３０Ｋｅ
Ｖ，ドーズ量１×１０ ¹³〜１×１０¹⁴／ｃｍ²、半導体
基板２１表面に対する傾斜角２０°〜６０°が選ばれ
る。ＢＦ₂を注入する場合は、注入エネルギのみ２０〜
６０ＫｅＶに変える必要があるが、他の条件は硼素イオ
ンの場合と同じでよい。

【００５６】次に、やはりゲート電極２９とサイドウォ
ールスペーサ３５をマスクとして、今度は半導体基板２
１にほぼ垂直な方向（チャネリングを防止するため、法
線方向から７°程度傾斜させる）に硼素イオンまたはＢ
Ｆ₂イオンを注入し、高濃度ｐ型不純物層４１を形成す
る（図５（ｃ））。このときのイオン注入条件は、ドー
ズ量１×１０¹⁵〜１×１０¹⁶／ｃｍ²とし、注入エネル
ギは上記と同様である。

【００５７】その後、９００℃で３０分程度熱処理を施
し、各不純物層を活性化させることにより、三重拡散構
造のソース領域４２，４３およびドレイン領域４４，４
５ができあがる。次に、ＣＶＤ法によって酸化膜を堆積
させることにより、層間絶縁膜４６を形成し、さらにア
ルミニウムなどの導電配線層４７を形成することによ
り、図５（ｃ）に示す構造となる。

【００５８】本実施例のように、同一の半導体基板２１
上にｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴ
を同時に形成する場合に本発明を適用することにより、
燐や硼素などの熱拡散係数の相違にもかかわらず、同じ
幅のサイドウォールスペーサ３４，３５を用いて、三重
拡散構造を有するｎチャネルＭＯＳＦＥＴおよびｐチャ
ネルＭＯＳＦＥＴを形成することができる。したがっ
て、サイドウォールスペーサ３４，３５を同時に形成す
ることができ、工程が簡略化される。本実施例において
形成されるｎチャネルＭＯＳＦＥＴ，ｐチャネルＭＯＳ
ＦＥＴの両者を同一半導体基板上に含む構造は、ＤＲＡ
ＭのＣＭＯＳをはじめ、ＤＲＡＭやマイクロコンピュー
タなどに適用されるＢｉＣＭＯＳ（ｎｐｎ型のバイポー
ラトランジスタ，ＮチャネルＭＯＳＦＥＴおよびｐチャ
ネルＭＯＳＦＥＴを含むデバイス）、ＣＢｉＣＭＯＳ
（ｎｐｎ，ｐｎｐ型のバイポーラトランジスタ、ｎチャ
ネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴを含む
デバイス）などの形成に適用され得る。

【００５９】なお、本実施例においては、ｐチャネルＭ
ＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴともに三重拡
散構造のＬＤＤを有するＣＭＯＳＦＥＴの場合について
述べたが、イオン注入の工程を適宜取捨選択することに
より、他の構造を有するＣＭＯＳＦＥＴを形成すること
に本発明を適用することも可能である。

【００６０】たとえば、図６に示すような、ｎチャネル
ＭＯＳＦＥＴが二重構造ＬＤＤ、ｐチャネルＭＯＳＦＥ
Ｔが単層ソース／ドレイン構造を有するＣＭＯＳＦＥＴ
の形成に、本発明の考え方を適用した製造方法は、次の
とおりである。

【００６１】まず、図３（ｂ）に示したように、ｎ型ウ
エル領域２３のみをレジスト３０で覆い、半導体基板２
１をその表面に平行な面内において回転させながら、ゲ
ート電極２８をマスクとして、ｎ型不純物を斜めイオン
注入することにより、低濃度ｎ型不純物層３１を形成す
る。次に、レジスト３０を除去した後、図４（ａ）に示
したように、両方のゲート電極２８，２９の各側壁に、
サイドウォールスペーサ３４，３５を同時に形成する。

【００６２】次に、図４（ｃ）に示したように、ｎ型ウ
エル領域２３のみをレジスト３６で再び覆い、ゲート電
極２８およびサイドウォールスペーサ３４をマスクとし
て、ｎ型不純物を、半導体基板２１の表面に垂直な方向
から注入し、高濃度ｎ型不純物層３８を形成する。

【００６３】その後、図５（ｂ）に示したように、ｐ型
ウエル領域２２のみをレジスト３９で覆い、ゲート電極
２９およびサイドウォールスペーサ３５をマスクとし
て、ｐ型不純物を注入し、高濃度ｐ型不純物層４１を形
成する。

【００６４】その後の工程は、図５（ｃ）を参照して説
明した上記実施例の場合と同様である。このような工程
により、ｎチャネルＭＯＳＦＥＴのみ二重構造ＬＤＤを
有するＣＭＯＳＦＥＴを、熱拡散工程を経ることなく形
成することができる。

【００６５】次に、本発明のさらに他の実施例を、図７
（ａ）ないし（ｃ）および図８（ａ）ないし（ｃ）に基
づいて説明する。これらの図は、本実施例における二重
拡散構造を有するＬＤＤＭＯＳＦＥＴの製造方法の主要
工程における断面構造を順次示している。

【００６６】まず、ｐ型の半導体基板１１１に対して、
素子分離領域（図示せず）の形成および閾値電圧を制御
するためのチャネルへの不純物の注入を行なった後、ゲ
ート絶縁膜１１３となる熱酸化膜とゲート電極１１４と
なるポリシリコン層を順次形成する。その後、レジスト
を塗布してパターン形成をした後、ポリシリコンを異方
性エッチングし、ゲート電極１１４を形成する（図７
（ａ））。その後、半導体基板１１１上全面に酸化膜１
１７ａをＣＶＤ法で形成し（図７（ｂ））、この酸化膜
１１７ａに異方性エッチングを施すことにより、サイド
ウォールスペーサ１１７を形成する（図７（ｃ））。

【００６７】次に、ゲート電極１１４とサイドウォール
スペーサ１１７をマスクとして、たとえば燐あるいは砒
素などのｎ型不純物を１０¹³／ｃｍ²程度のドーズ量
で、半導体基板１１１表面に対して約４５度のの角度で
斜め方向からイオン注入して、低濃度のｎ型不純物層１
１５ｃ，１１６ｃを形成する（図８（ａ））。この斜め
イオン注入に際しては、１対のｎ型不純物層１１５ｃ，
１１６ｃを形成するため、半導体基板１１１をその表面
に平行な面内において回転させながら行なう。なお、各
ＭＯＳＦＥＴが同じ向きに配列されている場合には、半
導体基板１１１を固定した状態で、まずゲート電極１１
４の左側斜め上方からｎ型不純物を注入することによっ
て低濃度ｎ型不純物層１１５ｃを形成し、半導体基板１
１１をその表面に平行に１８０゜回転した後に固定し
て、ゲート電極１１４の右側斜め上方からｎ型不純物を
注入することによって低濃度ｎ型不純物層１１６ｃを形
成することも可能である。各ＭＯＳＦＥＴが互いに直交
する２方向に向いている場合には、９０゜ずつ断続的に
回転と固定を繰返し、固定状態において斜めイオン注入
を行なう必要がある。

【００６８】次に、やはりゲート電極１１４とサイドウ
ォールスペーサ１１７をマスクとして、たとえば砒素な
どのｎ型不純物を１０¹⁵／ｃｍ²程度のドーズ量で、半
導体基板１１１の表面に対してほぼ垂直にイオン注入し
て、高濃度のｎ型不純物層１１５ａ，１１６ａを形成す
る（図８（ｂ））。この場合、イオン注入は、チャネリ
ング防止のため、半導体基板１１１の表面の法線方向か
ら７゜傾いた方向から行こなわれる。

【００６９】この後、熱処理を加えて、注入された不純
物を活性化させることにより、最終的に図８（ｃ）に示
すような不純物プロファイルを有するソース領域１１５
とドレイン領域１１６が得られる。本実施例の製造方法
においても、低濃度ｎ型不純物層１１５ｃ，１１６ｃと
高濃度ｎ型不純物層１１５ａ，１１６ａとのサイドウォ
ールスペーサ１１７直下近傍への形成を、いずれも熱拡
散のための熱処理工程を経ることなく、比較的容易に、
所望のプロファイルの不純物濃度分布を有するソース領
域１１５およびドレイン領域１１６が形成される。した
がって、本実施例の製造工程により、二重拡散構造のＬ
ＤＤＭＯＳＦＥＴにおいても、高集積化に伴う単チャネ
ル化に際して、優れた電界強度緩和によるホットキャリ
ア発生の防止効果と、ソース／ドレイン領域の高抵抗化
に起因する電流駆動能力の低減抑制の効果とを得ること
ができる。

【００７０】

【発明の効果】以上述べたように本発明によれば、ゲー
ト電極のみ、あるいはゲート電極とサイドウォールスペ
ーサをマスクとして、まず、低濃度不純物層を斜めイオ
ン注入により形成し、中濃度不純物層をゲート電極およ
びサイドウォールスペーサをマスクとして斜めイオン注
入することにより形成するため、熱拡散工程を経ずに、
所望の不純物濃度分布の三重拡散構造あるいは二重拡散
構造を有するＬＤＤＭＯＳＦＥＴを、高精度に形成する
ことができる。その結果、ドープする不純物の拡散係数
の違いに応じてサイドウォールスペーサの幅を変化させ
る必要がなくなり、たとえばＣＭＯＳなどのように、同
一半導体基板上にｎチャネルＭＯＳＦＥＴとｐチャネル
ＭＯＳＦＥＴの両者を形成するデバイスの製造工程に適
用すれば、サイドウォールスペーサを１回の工程で形成
することができる。したがって、製造工程の簡略化と製
造コストの低減を図ることができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の一実施例における半導体装置
の製造方法の第１工程を示す断面図、（ｂ）は同第２工
程を示す断面図、（ｃ）は同第３工程を示す断面図であ
る。

【図２】（ａ）は同実施例の半導体装置の製造方法の第
４工程を示す断面図、（ｂ）は同第５工程を示す断面
図、（ｃ）は同第６工程を示す断面図である。

【図３】（ａ）は、本発明の他の実施例における半導体
装置の製造方法の第１工程を示す断面図、（ｂ）は同第
２工程を示す断面図、（ｃ）は同第３工程を示す断面図
である。

【図４】（ａ）は同実施例の半導体装置の製造方法の第
４工程を示す断面図、（ｂ）は同第５工程を示す断面
図、（ｃ）は同第６工程を示す断面図である。

【図５】（ａ）は同実施例における半導体装置の製造方
法の第７工程を示す断面図、（ｂ）は同第８工程を示す
断面図、（ｃ）は同第９工程を示す断面図である。

【図６】本発明を適用して形成された、ｎチャネルＭＯ
ＳＦＥＴのみ二重構造ＬＤＤを有するＣＭＯＳＦＥＴの
構造を示す断面図である。

【図７】（ａ）は、本発明のさらに他の実施例の半導体
装置の製造方法の、第１工程を示す断面図、（ｂ）は同
第２工程を示す断面図、（ｃ）は同第３工程を示す断面
図である。

【図８】（ａ）は、同実施例における半導体装置の製造
方法の第４工程を示す断面図、（ｂ）は同第５工程を示
す断面図、（ｃ）は同第６工程を示す断面図である。

【図９】第１の従来例におけるＬＤＭＯＳＦＥＴの構造
を示す断面図である。

【図１０】（ａ）は、第１の従来例のＬＤＤＭＯＳＦＥ
Ｔのいわゆる五極管領域における空乏層の発生の様子を
示す断面図、（ｂ）は、同じく第１の従来例におけるＬ
ＤＤＭＯＳＦＥＴのいわゆる三極管領域における空乏層
発生の様子を示す断面図である。

【図１１】第２の従来例におけるＬＤＤＭＯＳＦＥＴの
構造を示す断面図である。

【図１２】（ａ）は、第１の従来例のＬＤＤＭＯＳＦＥ
Ｔにおける高電界ドレイン領域のキャリア発生速度分布
を示す図、（ｂ）は、第２の従来例におけるＬＤＤＭＯ
ＳＦＥＴの高電界ドレイン領域におけるキャリア発生速
度分布を示す図である。

【図１３】（ａ）は第１の従来例におけるＬＤＤＭＯＳ
ＦＥＴの特性を示す図、（ｂ）は第２の従来例における
ＬＤＤＭＯＳＦＥＴの特性を示す図である。

【図１４】第３の従来例における三重拡散構造を有する
ＬＤＤＭＯＳＦＥＴの構造を示す断面図である。

【図１５】（ａ）ないし（ｅ）は、第３の従来例のＬＤ
ＤＭＯＳＦＥＴの製造工程を順次示す断面図である。。

【符号の説明】

１１，２１，１１１半導体基板１３，１１３ゲート絶縁膜１４，２８，２９，１１４ゲート電極１５ａ，１６ａ，３８，１１５ａ，１１６ａ高濃度ｎ
型不純物層１５ｂ，１６ｂ，３７中濃度ｎ型不純物層１５ｃ，１６ｃ，３１，１１５ｃ，１１６ｃ低濃度ｎ
型不純物層１５，４２，４３，１１５ソース領域１６，４４，４５，１１６ドレイン領域１７，３４，３５，１１７サイドウォールスペーサ３２低濃度ｐ型不純物層４０中濃度ｐ型不純物層４１高濃度ｐ型不純物層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/092 8617−4ＭＨ０１Ｌ 21/265 Ｌ 7342−4Ｍ 27/08 ３２１Ｅ 8225−4Ｍ 29/78 ３０１Ｌ

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板上に、ゲート絶
縁膜を介在させて、ゲート電極を形成する工程と、このゲート電極の側壁に、サイドウォールスペーサを形
成する工程と、前記ゲート電極および前記サイドウォールスペーサをマ
スクとして、第２導電型の不純物を、前記半導体基板表
面に対して所定の傾斜角をなして斜め方向から注入する
ことにより、低濃度不純物拡散層を形成する工程と、前記ゲート電極および前記サイドウォールスペーサをマ
スクとして、第２導電型の不純物を、前記半導体基板表
面に対して略垂直な方向から注入することにより、高濃
度不純物拡散層を形成する工程とを備えた半導体装置の
製造方法。
【請求項２】第１導電型の半導体基板上に、ゲート絶
縁膜を介在させて、ゲート電極を形成する工程と、このゲート電極をマスクとして、第２導電型の不純物を
前記半導体基板表面に対し所定の角度をなして斜め方向
から注入することにより、低濃度不純物拡散層を形成す
る工程と、前記ゲート電極の側壁に、サイドウォールスペーサを形
成する工程と、前記ゲート電極および前記サイドウォールスペーサをマ
スクとして、第２導電型の不純物を、前記半導体基板表
面に対して所定の傾斜角をなして斜め方向から注入する
ことにより、中濃度不純物拡散層を形成する工程と、前記ゲート電極および前記サイドウォールスペーサをマ
スクとして、第２導電型の不純物を、前記半導体基板表
面に対して略垂直な方向から注入することにより、高濃
度不純物拡散層を形成する工程とを備えた半導体装置の
製造方法。
【請求項３】半導体基板上に、分離絶縁膜によって互
いに絶縁されて形成された第１導電型ウエル領域および
第２導電型ウエル領域のそれぞれの表面上に、ゲート絶
縁膜を介在させて、ゲート電極を形成する工程と、前記第１導電型ウエル領域上のみをマスクで覆い、前記
第２導電型ウエル領域に、ゲート電極をマスクとして、
前記半導体基板表面に対して所定の角度をなす傾め方向
から、第１導電型不純物を注入し、低濃度第１導電型不
純物層を形成する工程と、前記各ゲート電極の各側壁に、同時にサイドウォールス
ペーサを形成する工程と、前記第１導電型ウエル領域上のみをマスクで覆い、前記半導体基板表面に略垂直な方向から、第１導電型不
純物を注入し、高濃度第１導電型不純物層を形成する工
程と、前記第２導電型ウエル領域上のみをマスクで覆い、前記半導体基板表面に略垂直な方向から、第１導電型不
純物を注入し、高濃度第１導電型不純物層を形成する工
程とを備えた半導体装置の製造方法。