JP4012597B2 - 少なくとも１つのｍｏｓトランジスタを備えた回路構造及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、少なくとも１つのＭＯＳトランジスタを備えた回路構造及びその製造方法に関する。
【０００２】
【従来の技術】
種々の技術的用途、特に低電圧／低電力の用途にチャネル長の短いＭＯＳトランジスタが必要とされる。
【０００３】
ｎ+ にドープされたシリコンとｐ+ にドープされたシリコンとは仕事関数において１．１ｅＶだけ異なる。この仕事関数の差により、高ドーブポリシリコンからなるゲート電極を備えたＭＯＳトランジスタにおいては、ゲート電極の導電型がソース／ドレイン領域の導電型と異なる場合、ゲート電極とドレイン側のｐｎ接合との間に電界強度の上昇が生ずる。このことは、ｎ+ にドープされたゲート電極とｐ+ にドープされたソース／ドレイン領域とを備えたＭＯＳトランジスタにおいても、またｐ+ にドープされたゲート電極とｎ+ にドープされたソース／ドレイン領域とを備えたＭＯＳトランジスタにおいても同様である。この電界強度の上昇はゲート酸化膜の信頼性の低下をもたらす。特に、供給電圧が３Ｖ以下でゲート酸化膜の厚さが５ｎｍ以下の低電圧／低電力用に使用されるような、０．２５μｍ以下の短いチャネル長を持つＭＯＳトランジスタにおいては、仕事関数の差は一定でありかつ供給電圧とスケーリングしないので、電界上昇は問題である。電界強度が上昇すると洩れ電流特性の悪化も生ずる。ゲートより誘起されるドレイン洩れ電流（ＧＩＤＬ）は、電界強度の上昇によりバンド間トンネル確率が増大するので上昇する。
【０００４】
ゲート電極とドレイン側のｐｎ接合との間の電界強度の上昇は、ゲート電極に対して他の材料、即ちソース／ドレイン領域の材料に対して仕事関数の差が小さい或いは全くない材料を使用することによって緩和され或いは解消される。ゲート電極を、ソース／ドレイン領域と同一の導電型にドープされているポリシリコンで形成することは既に提案されている（パルリッロ（Ｃ．Parrillo) 著の論文「ＩＥＤＭ '８５」第３９８頁参照）。さらに、ゲート電極をＴｉＮで（例えばホワン（Ｊ．Ｍ．Hwang)他著の論文「ＩＥＤＭ '９２」第３４５頁参照）或いはタングステンで（例えばカサイ（Ｎ．Kasai)他著の論文「ＩＥＤＭ '８８」第２４２頁参照）形成することも提案されている。ゲート酸化膜の上に直接ゲート電極として金属を含む材料を使用することにはゲート酸化膜の破壊の危険が伴う。ゲート電極に対してソース／ドレイン領域と同一の導電型にドープされたポリシリコンを使用すると、ｎチャネル・トランジスタ並びにｐチャネル・トランジスタを含むＣＭＯＳ回路においてはかなり複雑なプロセスのコントロール、ホウ素の浸透効果、連続したｎ+ ／ｐ+ 型のゲート導体中の横方向のドーパントの拡散やゲート空乏効果に対する敏感性が生ずる。
【０００５】
さらにまた、ｎ+ もしくはｐ+ にドープされたポリシリコンの仕事関数をゲルマニウムを付加的にドープすることにより修正することも提案されている（例えば、キング（Ｔ．Ｊ．King) 他著の論文「ＩＥＤＭ '９０」第２５３頁参照）。この対策も、一方では特別な装置を必要とし、他方ではプロセス工程を、例えばエッチングの際に変化した材料特性に適合させなければならないので、かなり複雑なプロセスコントロールを必要とする。
【０００６】
ヨーロッパ特許出願公開第０６５７９２９号明細書においては、ｎ+ にドープされたゲート電極を備えたｐチャネルＭＯＳトランジスタにおいて短チャネル長の効果、洩れ電流特性及びゲート酸化膜の信頼性を改善するために、ｎ+ にドープされたゲート電極に付加的にホウ素を注入することによりカウンタドープすることが提案されている。この場合ゲート電極の仕事関数を、ゲート電極の導電性を変えることなく変更できる。この対策によってゲート電極のドーパント濃度が変化する。従ってゲート電極の抵抗が上がり、これによりゲート電極における電圧降下が生ずる。
【０００７】
【発明が解決しようとする課題】
この発明の課題は、少なくとも１つのＭＯＳトランジスタを備え、このＭＯＳトランジスタがゲート酸化膜の信頼性と洩れ電流特性において改善され、同時にそのゲート電極の抵抗が小さいような回路構造を提供することにある。さらに、その製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
これらの課題は、この発明によれば、請求項１に記載の回路構造により、また請求項４に記載の製造方法により解決される。この発明のその他の構成はその他の請求項に記載されている。
【０００９】
この発明による回路構造におけるＭＯＳトランジスタは、そのソース／ドレイン領域と反対の導電型にドープされているシリコンからなるゲート電極を備える。ゲート電極は、そのドーパント濃度が少なくともゲート電極の１つの縁部においてゲート電極の中央部におけるよりも低くなるようなドーパント濃度分布を持っている。ゲート電極の縁部におけるドーパント濃度は好ましくは１０17及び１０19ｃｍ-3の範囲にある。
【００１０】
ＭＯＳトランジスタが投入されると、ゲート電極の縁部はその電位比率により蓄積状態側に駆動される。従って主要なトランジスタ特性は維持される。これに対してＭＯＳトランジスタが遮断されると、ゲート電極の縁部にはそのドーパント濃度が低いことにより空間電荷層が形成される。この空間電荷層はソース／ドレイン領域の上に形成され、ここで電界強度を減少させる。従って電界強度が高まることに伴う問題は回避される。ＭＯＳトランジスタはその動作中、ドーパント濃度の低いゲート電極縁部がドレインとして接続されたソース／ドレイン領域に接しているように配線されていると有利である。
【００１１】
ゲート電極の中央部におけるドーパント濃度はその縁部におけるよりも高いので、ゲート電極の抵抗はゲート電極の中央部におけるドーパント濃度によって決まる。ゲート電極の中央部における高いドーパント濃度はゲート電極の抵抗をより低くするように作用する。
【００１２】
ゲート電極の１つ以上の縁部を低いドーパント濃度とすることもこの発明の範囲内である。特に、矩形状の断面を持つゲート電極を設け、この矩形の４つの側面部を低いドーパント濃度として実現することもこの発明の範囲内である。
【００１３】
特にこの回路構造においては、上記のＭＯＳトランジスタに対して相補性のもう１つのＭＯＳトランジスタを設けると有利である。この相補性のＭＯＳトランジスタのゲート電極は上記のＭＯＳトランジスタのゲート電極と同一の導電型にドープされている。
【００１４】
この発明による回路構造を製造する場合ＭＯＳトランジスタのゲート電極は、好ましくは、ドープされたシリコン膜の形成、ドープされたシリコン膜のパターン化及び次いでゲート電極の少なくとも１つの縁部でのカウンタドープにより作られる。ゲート電極のカウンタドープは反対の導電型にドープするイオンを傾斜注入することより行われる。
【００１５】
ＭＯＳトランジスタとこれに相補性のＭＯＳトランジスタとを同時に作る場合には、両ＭＯＳトランジスタのゲート電極はドープされたシリコン膜のパターン化により形成される。最初に挙げたＭＯＳトランジスタのゲート電極の縁部におけるドーパント濃度はカウンタドープにより減少する。相補性のＭＯＳトランジスタのゲート電極のドーパント濃度は付加的なドープによりゲート電極全体にわたって高められる。
【００１６】
この発明による回路構造は、低電圧／低電力用に対しても、また特にスマート・パワー・テクノロジーにおける高圧トランジスタ或いはフラッシュＥＰＲＯＭに対しても好適である。
【００１７】
【実施例】
以下に、この発明を実施例及び図面を参照して詳しく説明する。図面はこの発明の一実施例をその製造方法の順序に従って示したものであり、その寸法関係は必ずしも実際の尺度をとるものではない。
【００１８】
例えば１０15ｃｍ-3の基本トーパント濃度を持つｎ型或いはｐ型にドープされた単結晶シリコンからなる基板１には先ず公知の方法でｎ型にドープされたウエル２及びｐ型にドープされたウエル３が形成される。例えばＬＯＣＯＳプロセスにおいて、ｎ型にドープされたウエル２にはＰＭＯＳトランジスタの活性領域を、ｐ型にドープされたウエル３にはＮＭＯＳトランジスタの活性領域を規定するフィールド酸化膜領域４が形成される（図１参照）。ｐ型にドープされたウエル３には例えばホウ素により１０17ｃｍ-3のトーパント濃度が、ｎ型にドープされたウエル２には例えば燐により１０17ｃｍ-3のドーパント濃度が設定される。
【００１９】
全面にＳｉＯ2 からなる誘電体膜５が例えば熱酸化により３乃至１０ｎｍの膜厚に成長させられる。誘電体膜５の上には例えばその場（in-situ)でドープされたｎ型のポリシリコン或いはその場でドープされたｐ型のアモルファスシリコンからなるシリコン膜６が形成される。ドーパントとしては砒素或いは燐が使用される。ドーパント濃度は１×１０20原子／ｃｍ3 以下、好適には５×１０19原子／ｃｍ3 である。このドーパント濃度においてシリコンは丁度縮退状態にドープされる。ドープされたシリコン膜６は、ドープされてないアモルファス或いは多結晶シリコンを析出し次いで例えば堆積或いは注入によるドーピングにより形成することもできる。しかしながら、その場でドープされるシリコンは均一なドーパント分布と活性化によりドープされたシリコン膜６として良好である。
【００２０】
ドープされたシリコン膜６の上にはその全面に例えばＳｉ3 Ｎ4 からなる或いはＣＶＤ法により析出されたＳｉＯ2 からなる保護膜７が被着される。ドープされたシリコン膜６は例えば１００乃至５００ｎｍの膜厚に形成される。保護膜７は例えば１００乃至２００ｎｍのＣＶＤ析出ＳｉＯ2 の膜厚に形成される。
【００２１】
次いで、ホトリゾグラィプロセス工程を使用してマスク（図示せず）が形成され、これにより保護膜７、ドープされたシリコン膜６及び誘電体膜５が例えばＨＢｒ／Ｃｌ2 による異方性エッチングでパターン化される。その場合ＰＭＯＳトランジスタに対してはゲート誘電体５ａ、ゲート電極６ａ及び保護膜７ａが、ＮＭＯＳトランジスタに対してはゲート誘電体５ｂ、ゲート電極６ｂ及び保護膜７ｂが形成される（図２参照）。保護膜７ａ及び７ｂ、ゲート電極６ａ及び６ｂ並びにゲート誘電体５ａ及び５ｂの側面にはそれぞれ次いでＳｉＯ2 のスペーサ８が備えられる。このために全面にわたってＳｉＯ2 の膜が一様な厚さにエッジを被覆するように析出され、異方性エッチバックによりパターン化される。
【００２２】
ｐ型にドープされたウエル３及びｎ型にドープされたウエル２の露出した表面は再び熱酸化される。その際例えば１０ｎｍの厚さのいわゆる散乱酸化膜９が形成される。
【００２３】
次いで、ＮＭＯＳトランジスタの活性領域を覆う第一のフォトレジストマスク１０が形成される。続いて、ホウ素或いはＢＦ2 のイオン注入が行われ、ＰＭＯＳトランジスタのｐ+ ドープ領域１１が形成される。イオン注入は例えば５×１０15Ｂ／ｃｍ3 及び１０ｋｅＶのエネルギーで行われる。保護膜７ａはゲート電極６ａを注入イオンから保護する。このために保護膜７ａに対しては少なくとも１００ｎｍのＳｉＯ2 或いは８０ｎｍのＳｉ3 Ｎ4 の膜厚が必要である（図３参照）。イオン注入は基板１の表面に対してほぼ垂直に行われる。
【００２４】
次いで、さらにホウ素の注入が行われる。その際の注入方向は傾斜している。特にこの注入は基板表面の法線に対して１０乃至３０°の角度で行われる。その際ゲート電極６ａの縁部には低濃度のドープ領域１２が形成される。この低くドープされた領域１２のドーパント濃度はドープされたシリコン膜６をｎ型にドープするイオンでホウ素イオンをカウンタドープすることにより設定される。特に低くドープされた領域１２の正味のドーパント濃度は１０18ｃｍ-3に設定される。傾斜イオン注入により同時に、ｐ+ にドープされた領域１１の１つに接する平坦な端子領域１３が生ずる（図４参照）。
【００２５】
傾斜イオン注入は、対称的な構成を得るために、その都度９０°づつ基板１を４回回転することにより行われる（図示せず）。
【００２６】
第一のフォトレジストマスク１０を除去した後保護膜７ａ、７ｂはＳｉ3 Ｎ4 の場合例えばＨ3 ＰＯ4 を使用して除去される。ゲート電極６ａ、６ｂの露出している表面には散乱酸化膜１４が備えられる。この散乱酸化膜１４は例えば熱酸化により１０ｎｍの厚さに形成される。
【００２７】
次いで、ＰＭＯＳトランジスタの活性領域を覆う第二のフォトレジストマスク１５が形成される。これに対してＮＭＯＳトランジスタの活性領域は露出される。これに砒素或いは燐の注入が行われ、ｎ+ にドープされた領域１６が形成される。同時にゲート電極６ｂのドーパント濃度が高められる。このイオン注入は例えば８０ｋｅＶで５×１０15Ａｓ／ｃｍ3 により行われる（図５参照）。
【００２８】
第二のフォトレジストマスク１５を除去した後基板１は熱処理される。その際ドーパントは電気的に活性化される。そしてｐ+ にドープされた領域１１からｐ+ にドープされたソース／ドレイン領域１７が、ｎ+ にドープされた領域１６からｎ+ にドープされたソース／ドレイン領域１８が拡張される。低くドープされた領域１２並びに端子領域１３の広がりも拡大される（図６参照）。
【００２９】
次いで、散乱酸化膜９、１４が例えば短時間のＨＦのデイッピングにより除去される。その際ｐ+ にドープされたソース／ドレイン領域１７、ｎ+ にドープされたソース／ドレイン領域１８並びにゲート電極６ａ、６ｂの露出されたシリコン面には、続いて端子抵抗を改善するための金属導体１９が備えられる。金属導体１９は例えばＴｉＳｉ2 との自己整合されたシリサイド反応或いは金属、例えばＣＶＤタングステンの選択性析出により形成される。ゲート電極６ａ、６ｂの導電性を高める他に金属導体１９は、ゲート電極６ａ、６ｂの互いに接しているｎ+ にドープされた領域とｎにドープされた領域とを橋絡する。
【００３０】
図７はこの構造を図６においてVII-VII で示した断面図である。図６で示した紙面の外側でゲート電極６ａ、６ｂはフィールド酸化膜４の上に延びており、そこで互いに接続されている。金属導体１９はこの接続範囲における均一な導電性を保証する。
【００３１】
この回路構造を製造するには例えばＢＰＳＧの析出及びこれに続く平坦化によりパッシベイション膜が被着され、コンタクトホールがエッチングされ、金属被着される。このプロセス工程は詳細には示されていない。
【００３２】
この方法はｐ型にドープされたゲート電極を備えたＣＭＯＳ回路に対しても適用できる。この場合ｎチャネルＭＯＳトランジスタのゲート電極にはその縁部に低くドープされた領域が備えられる。ｐチャネルＭＯＳトランジスタのゲート電極はこれに対して付加的なイオン注入により高ドープされる。
【図面の簡単な説明】
【図１】異なる導電型にドープされたウエル、フィールド酸化膜領域、誘電体膜、ドープされたシリコン膜及び保護膜を備えた基板の構造図。
【図２】ゲート電極、このゲート電極の側面被着部及びウエルの表面に散乱酸化膜を形成した後の基板の構造図。
【図３】第一のマスクを形成し、ｐ型にドープされたソース／ドレイン領域を形成した後の基板の構造図。
【図４】ゲート電極の縁部のドーパント濃度を下げるための傾斜イオン注入後の基板の構造図。
【図５】第二のマスクを形成し、ｎ型にドープされたソース／ドレイン領域を形成した後の基板の構造図。
【図６】ドーパントを活性化するための熱処理後及びソース／ドレイン領域及びゲート電極の表面をシリサイド反応させた後の基板の構成図。
【図７】図６のVII-VII 線断面図。
【符号の説明】
１ 基板
２ ｎ型ウエル
３ ｐ型ウエル
４ フィールド酸化膜領域
５ 誘電体膜
６ シリコン膜
７ 保護膜
８ スペーサ
９ 散乱酸化膜
１０ 第一のフォトレジストマスク
１１ ｐ+ にドープされた領域
１２ 低くドープされた領域
１３ 端部領域
１４ 散乱酸化膜
１５ 第二のフォトレジストマスク
１６ ｎ+ にドープされた領域
１７ ＭＯＳトランジスタのソース／ドレイン領域
１８ 相補性のＭＯＳトランジスタのソース／ドレイン領域
１９ 金属導体
【発明の属する技術分野】
この発明は、少なくとも１つのＭＯＳトランジスタを備えた回路構造及びその製造方法に関する。
【０００２】
【従来の技術】
種々の技術的用途、特に低電圧／低電力の用途にチャネル長の短いＭＯＳトランジスタが必要とされる。
【０００３】
ｎ+ にドープされたシリコンとｐ+ にドープされたシリコンとは仕事関数において１．１ｅＶだけ異なる。この仕事関数の差により、高ドーブポリシリコンからなるゲート電極を備えたＭＯＳトランジスタにおいては、ゲート電極の導電型がソース／ドレイン領域の導電型と異なる場合、ゲート電極とドレイン側のｐｎ接合との間に電界強度の上昇が生ずる。このことは、ｎ+ にドープされたゲート電極とｐ+ にドープされたソース／ドレイン領域とを備えたＭＯＳトランジスタにおいても、またｐ+ にドープされたゲート電極とｎ+ にドープされたソース／ドレイン領域とを備えたＭＯＳトランジスタにおいても同様である。この電界強度の上昇はゲート酸化膜の信頼性の低下をもたらす。特に、供給電圧が３Ｖ以下でゲート酸化膜の厚さが５ｎｍ以下の低電圧／低電力用に使用されるような、０．２５μｍ以下の短いチャネル長を持つＭＯＳトランジスタにおいては、仕事関数の差は一定でありかつ供給電圧とスケーリングしないので、電界上昇は問題である。電界強度が上昇すると洩れ電流特性の悪化も生ずる。ゲートより誘起されるドレイン洩れ電流（ＧＩＤＬ）は、電界強度の上昇によりバンド間トンネル確率が増大するので上昇する。
【０００４】
ゲート電極とドレイン側のｐｎ接合との間の電界強度の上昇は、ゲート電極に対して他の材料、即ちソース／ドレイン領域の材料に対して仕事関数の差が小さい或いは全くない材料を使用することによって緩和され或いは解消される。ゲート電極を、ソース／ドレイン領域と同一の導電型にドープされているポリシリコンで形成することは既に提案されている（パルリッロ（Ｃ．Parrillo) 著の論文「ＩＥＤＭ '８５」第３９８頁参照）。さらに、ゲート電極をＴｉＮで（例えばホワン（Ｊ．Ｍ．Hwang)他著の論文「ＩＥＤＭ '９２」第３４５頁参照）或いはタングステンで（例えばカサイ（Ｎ．Kasai)他著の論文「ＩＥＤＭ '８８」第２４２頁参照）形成することも提案されている。ゲート酸化膜の上に直接ゲート電極として金属を含む材料を使用することにはゲート酸化膜の破壊の危険が伴う。ゲート電極に対してソース／ドレイン領域と同一の導電型にドープされたポリシリコンを使用すると、ｎチャネル・トランジスタ並びにｐチャネル・トランジスタを含むＣＭＯＳ回路においてはかなり複雑なプロセスのコントロール、ホウ素の浸透効果、連続したｎ+ ／ｐ+ 型のゲート導体中の横方向のドーパントの拡散やゲート空乏効果に対する敏感性が生ずる。
【０００５】
さらにまた、ｎ+ もしくはｐ+ にドープされたポリシリコンの仕事関数をゲルマニウムを付加的にドープすることにより修正することも提案されている（例えば、キング（Ｔ．Ｊ．King) 他著の論文「ＩＥＤＭ '９０」第２５３頁参照）。この対策も、一方では特別な装置を必要とし、他方ではプロセス工程を、例えばエッチングの際に変化した材料特性に適合させなければならないので、かなり複雑なプロセスコントロールを必要とする。
【０００６】
ヨーロッパ特許出願公開第０６５７９２９号明細書においては、ｎ+ にドープされたゲート電極を備えたｐチャネルＭＯＳトランジスタにおいて短チャネル長の効果、洩れ電流特性及びゲート酸化膜の信頼性を改善するために、ｎ+ にドープされたゲート電極に付加的にホウ素を注入することによりカウンタドープすることが提案されている。この場合ゲート電極の仕事関数を、ゲート電極の導電性を変えることなく変更できる。この対策によってゲート電極のドーパント濃度が変化する。従ってゲート電極の抵抗が上がり、これによりゲート電極における電圧降下が生ずる。
【０００７】
【発明が解決しようとする課題】
この発明の課題は、少なくとも１つのＭＯＳトランジスタを備え、このＭＯＳトランジスタがゲート酸化膜の信頼性と洩れ電流特性において改善され、同時にそのゲート電極の抵抗が小さいような回路構造を提供することにある。さらに、その製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
これらの課題は、この発明によれば、請求項１に記載の回路構造により、また請求項４に記載の製造方法により解決される。この発明のその他の構成はその他の請求項に記載されている。
【０００９】
この発明による回路構造におけるＭＯＳトランジスタは、そのソース／ドレイン領域と反対の導電型にドープされているシリコンからなるゲート電極を備える。ゲート電極は、そのドーパント濃度が少なくともゲート電極の１つの縁部においてゲート電極の中央部におけるよりも低くなるようなドーパント濃度分布を持っている。ゲート電極の縁部におけるドーパント濃度は好ましくは１０17及び１０19ｃｍ-3の範囲にある。
【００１０】
ＭＯＳトランジスタが投入されると、ゲート電極の縁部はその電位比率により蓄積状態側に駆動される。従って主要なトランジスタ特性は維持される。これに対してＭＯＳトランジスタが遮断されると、ゲート電極の縁部にはそのドーパント濃度が低いことにより空間電荷層が形成される。この空間電荷層はソース／ドレイン領域の上に形成され、ここで電界強度を減少させる。従って電界強度が高まることに伴う問題は回避される。ＭＯＳトランジスタはその動作中、ドーパント濃度の低いゲート電極縁部がドレインとして接続されたソース／ドレイン領域に接しているように配線されていると有利である。
【００１１】
ゲート電極の中央部におけるドーパント濃度はその縁部におけるよりも高いので、ゲート電極の抵抗はゲート電極の中央部におけるドーパント濃度によって決まる。ゲート電極の中央部における高いドーパント濃度はゲート電極の抵抗をより低くするように作用する。
【００１２】
ゲート電極の１つ以上の縁部を低いドーパント濃度とすることもこの発明の範囲内である。特に、矩形状の断面を持つゲート電極を設け、この矩形の４つの側面部を低いドーパント濃度として実現することもこの発明の範囲内である。
【００１３】
特にこの回路構造においては、上記のＭＯＳトランジスタに対して相補性のもう１つのＭＯＳトランジスタを設けると有利である。この相補性のＭＯＳトランジスタのゲート電極は上記のＭＯＳトランジスタのゲート電極と同一の導電型にドープされている。
【００１４】
この発明による回路構造を製造する場合ＭＯＳトランジスタのゲート電極は、好ましくは、ドープされたシリコン膜の形成、ドープされたシリコン膜のパターン化及び次いでゲート電極の少なくとも１つの縁部でのカウンタドープにより作られる。ゲート電極のカウンタドープは反対の導電型にドープするイオンを傾斜注入することより行われる。
【００１５】
ＭＯＳトランジスタとこれに相補性のＭＯＳトランジスタとを同時に作る場合には、両ＭＯＳトランジスタのゲート電極はドープされたシリコン膜のパターン化により形成される。最初に挙げたＭＯＳトランジスタのゲート電極の縁部におけるドーパント濃度はカウンタドープにより減少する。相補性のＭＯＳトランジスタのゲート電極のドーパント濃度は付加的なドープによりゲート電極全体にわたって高められる。
【００１６】
この発明による回路構造は、低電圧／低電力用に対しても、また特にスマート・パワー・テクノロジーにおける高圧トランジスタ或いはフラッシュＥＰＲＯＭに対しても好適である。
【００１７】
【実施例】
以下に、この発明を実施例及び図面を参照して詳しく説明する。図面はこの発明の一実施例をその製造方法の順序に従って示したものであり、その寸法関係は必ずしも実際の尺度をとるものではない。
【００１８】
例えば１０15ｃｍ-3の基本トーパント濃度を持つｎ型或いはｐ型にドープされた単結晶シリコンからなる基板１には先ず公知の方法でｎ型にドープされたウエル２及びｐ型にドープされたウエル３が形成される。例えばＬＯＣＯＳプロセスにおいて、ｎ型にドープされたウエル２にはＰＭＯＳトランジスタの活性領域を、ｐ型にドープされたウエル３にはＮＭＯＳトランジスタの活性領域を規定するフィールド酸化膜領域４が形成される（図１参照）。ｐ型にドープされたウエル３には例えばホウ素により１０17ｃｍ-3のトーパント濃度が、ｎ型にドープされたウエル２には例えば燐により１０17ｃｍ-3のドーパント濃度が設定される。
【００１９】
全面にＳｉＯ2 からなる誘電体膜５が例えば熱酸化により３乃至１０ｎｍの膜厚に成長させられる。誘電体膜５の上には例えばその場（in-situ)でドープされたｎ型のポリシリコン或いはその場でドープされたｐ型のアモルファスシリコンからなるシリコン膜６が形成される。ドーパントとしては砒素或いは燐が使用される。ドーパント濃度は１×１０20原子／ｃｍ3 以下、好適には５×１０19原子／ｃｍ3 である。このドーパント濃度においてシリコンは丁度縮退状態にドープされる。ドープされたシリコン膜６は、ドープされてないアモルファス或いは多結晶シリコンを析出し次いで例えば堆積或いは注入によるドーピングにより形成することもできる。しかしながら、その場でドープされるシリコンは均一なドーパント分布と活性化によりドープされたシリコン膜６として良好である。
【００２０】
ドープされたシリコン膜６の上にはその全面に例えばＳｉ3 Ｎ4 からなる或いはＣＶＤ法により析出されたＳｉＯ2 からなる保護膜７が被着される。ドープされたシリコン膜６は例えば１００乃至５００ｎｍの膜厚に形成される。保護膜７は例えば１００乃至２００ｎｍのＣＶＤ析出ＳｉＯ2 の膜厚に形成される。
【００２１】
次いで、ホトリゾグラィプロセス工程を使用してマスク（図示せず）が形成され、これにより保護膜７、ドープされたシリコン膜６及び誘電体膜５が例えばＨＢｒ／Ｃｌ2 による異方性エッチングでパターン化される。その場合ＰＭＯＳトランジスタに対してはゲート誘電体５ａ、ゲート電極６ａ及び保護膜７ａが、ＮＭＯＳトランジスタに対してはゲート誘電体５ｂ、ゲート電極６ｂ及び保護膜７ｂが形成される（図２参照）。保護膜７ａ及び７ｂ、ゲート電極６ａ及び６ｂ並びにゲート誘電体５ａ及び５ｂの側面にはそれぞれ次いでＳｉＯ2 のスペーサ８が備えられる。このために全面にわたってＳｉＯ2 の膜が一様な厚さにエッジを被覆するように析出され、異方性エッチバックによりパターン化される。
【００２２】
ｐ型にドープされたウエル３及びｎ型にドープされたウエル２の露出した表面は再び熱酸化される。その際例えば１０ｎｍの厚さのいわゆる散乱酸化膜９が形成される。
【００２３】
次いで、ＮＭＯＳトランジスタの活性領域を覆う第一のフォトレジストマスク１０が形成される。続いて、ホウ素或いはＢＦ2 のイオン注入が行われ、ＰＭＯＳトランジスタのｐ+ ドープ領域１１が形成される。イオン注入は例えば５×１０15Ｂ／ｃｍ3 及び１０ｋｅＶのエネルギーで行われる。保護膜７ａはゲート電極６ａを注入イオンから保護する。このために保護膜７ａに対しては少なくとも１００ｎｍのＳｉＯ2 或いは８０ｎｍのＳｉ3 Ｎ4 の膜厚が必要である（図３参照）。イオン注入は基板１の表面に対してほぼ垂直に行われる。
【００２４】
次いで、さらにホウ素の注入が行われる。その際の注入方向は傾斜している。特にこの注入は基板表面の法線に対して１０乃至３０°の角度で行われる。その際ゲート電極６ａの縁部には低濃度のドープ領域１２が形成される。この低くドープされた領域１２のドーパント濃度はドープされたシリコン膜６をｎ型にドープするイオンでホウ素イオンをカウンタドープすることにより設定される。特に低くドープされた領域１２の正味のドーパント濃度は１０18ｃｍ-3に設定される。傾斜イオン注入により同時に、ｐ+ にドープされた領域１１の１つに接する平坦な端子領域１３が生ずる（図４参照）。
【００２５】
傾斜イオン注入は、対称的な構成を得るために、その都度９０°づつ基板１を４回回転することにより行われる（図示せず）。
【００２６】
第一のフォトレジストマスク１０を除去した後保護膜７ａ、７ｂはＳｉ3 Ｎ4 の場合例えばＨ3 ＰＯ4 を使用して除去される。ゲート電極６ａ、６ｂの露出している表面には散乱酸化膜１４が備えられる。この散乱酸化膜１４は例えば熱酸化により１０ｎｍの厚さに形成される。
【００２７】
次いで、ＰＭＯＳトランジスタの活性領域を覆う第二のフォトレジストマスク１５が形成される。これに対してＮＭＯＳトランジスタの活性領域は露出される。これに砒素或いは燐の注入が行われ、ｎ+ にドープされた領域１６が形成される。同時にゲート電極６ｂのドーパント濃度が高められる。このイオン注入は例えば８０ｋｅＶで５×１０15Ａｓ／ｃｍ3 により行われる（図５参照）。
【００２８】
第二のフォトレジストマスク１５を除去した後基板１は熱処理される。その際ドーパントは電気的に活性化される。そしてｐ+ にドープされた領域１１からｐ+ にドープされたソース／ドレイン領域１７が、ｎ+ にドープされた領域１６からｎ+ にドープされたソース／ドレイン領域１８が拡張される。低くドープされた領域１２並びに端子領域１３の広がりも拡大される（図６参照）。
【００２９】
次いで、散乱酸化膜９、１４が例えば短時間のＨＦのデイッピングにより除去される。その際ｐ+ にドープされたソース／ドレイン領域１７、ｎ+ にドープされたソース／ドレイン領域１８並びにゲート電極６ａ、６ｂの露出されたシリコン面には、続いて端子抵抗を改善するための金属導体１９が備えられる。金属導体１９は例えばＴｉＳｉ2 との自己整合されたシリサイド反応或いは金属、例えばＣＶＤタングステンの選択性析出により形成される。ゲート電極６ａ、６ｂの導電性を高める他に金属導体１９は、ゲート電極６ａ、６ｂの互いに接しているｎ+ にドープされた領域とｎにドープされた領域とを橋絡する。
【００３０】
図７はこの構造を図６においてVII-VII で示した断面図である。図６で示した紙面の外側でゲート電極６ａ、６ｂはフィールド酸化膜４の上に延びており、そこで互いに接続されている。金属導体１９はこの接続範囲における均一な導電性を保証する。
【００３１】
この回路構造を製造するには例えばＢＰＳＧの析出及びこれに続く平坦化によりパッシベイション膜が被着され、コンタクトホールがエッチングされ、金属被着される。このプロセス工程は詳細には示されていない。
【００３２】
この方法はｐ型にドープされたゲート電極を備えたＣＭＯＳ回路に対しても適用できる。この場合ｎチャネルＭＯＳトランジスタのゲート電極にはその縁部に低くドープされた領域が備えられる。ｐチャネルＭＯＳトランジスタのゲート電極はこれに対して付加的なイオン注入により高ドープされる。
【図面の簡単な説明】
【図１】異なる導電型にドープされたウエル、フィールド酸化膜領域、誘電体膜、ドープされたシリコン膜及び保護膜を備えた基板の構造図。
【図２】ゲート電極、このゲート電極の側面被着部及びウエルの表面に散乱酸化膜を形成した後の基板の構造図。
【図３】第一のマスクを形成し、ｐ型にドープされたソース／ドレイン領域を形成した後の基板の構造図。
【図４】ゲート電極の縁部のドーパント濃度を下げるための傾斜イオン注入後の基板の構造図。
【図５】第二のマスクを形成し、ｎ型にドープされたソース／ドレイン領域を形成した後の基板の構造図。
【図６】ドーパントを活性化するための熱処理後及びソース／ドレイン領域及びゲート電極の表面をシリサイド反応させた後の基板の構成図。
【図７】図６のVII-VII 線断面図。
【符号の説明】
１ 基板
２ ｎ型ウエル
３ ｐ型ウエル
４ フィールド酸化膜領域
５ 誘電体膜
６ シリコン膜
７ 保護膜
８ スペーサ
９ 散乱酸化膜
１０ 第一のフォトレジストマスク
１１ ｐ+ にドープされた領域
１２ 低くドープされた領域
１３ 端部領域
１４ 散乱酸化膜
１５ 第二のフォトレジストマスク
１６ ｎ+ にドープされた領域
１７ ＭＯＳトランジスタのソース／ドレイン領域
１８ 相補性のＭＯＳトランジスタのソース／ドレイン領域
１９ 金属導体
Claims (4)
- 半導体基板（１）に第一の導電型にドープされている２つのソース／ドレイン領域（１７）と、これらの間に配置されたチャネル領域とを形成し、このチャネル領域の表面に１０ｎｍ以下の膜厚のゲート誘電体（５ａ）及びゲート電極（６ａ）を形成し、このゲート電極（６ａ）を第一の導電型と反対の第二の導電型にドープされたシリコンから形成し、その際このゲート電極（６ａ）の少なくとも１つの縁部（１２）におけるドーパント濃度がゲート電極（６ａ）の中央の部分におけるドーパント濃度より低くなるようにする少なくとも１つの第一のＭＯＳトランジスタを備えた回路構造の製造方法において、
ゲート電極（６ａ）を作るために、ゲート電極（６ａ）の前記中央の部分におけるドーパント濃度と等しい濃度でドープされたシリコン膜を析出させ、次いでシリコン膜上に保護膜を被着し、前記シリコン膜および保護膜を共通にパターン化し、このゲート電極（６ａ）の縁部において前記保護膜をマスクとして第一の導電型にドープするイオンを傾斜注入することによってゲート電極の縁部におけるドーパント濃度を低下させることを特徴とする方法。 - 前記シリコン膜（６）および保護膜（７）を共通にパターン化した後で、しかも前記保護膜をマスクとして第一の導電型にドープするイオンを前記ゲート電極（６ａ）に傾斜注入するに先立って、ゲート電極（６ａ）の側面に絶縁性スペーサ（８）を設け、ソース／ドレイン領域（１７）をゲート電極（６ａ）に対し自己整合的に形成することを特徴とする請求項１記載の方法。
- 半導体基板（１）に第一のＭＯＳトランジスタに対して相補性の第二のＭＯＳトランジスタを形成し、この相補性の第二のＭＯＳトランジスタが第二の導電型にドープされたソース／ドレイン領域（１８）及び第二の導電型にドープされたゲート電極（６ｂ）を備えることを特徴とする請求項１又は２記載の方法。
- シリコン膜（６）のパターン化の際に相補性の第二のＭＯＳトランジスタのためのゲート電極（６ｂ）を形成し、この第二のＭＯＳトランジスタの領域が前記第一のＭＯＳトランジスタのソース／ドレイン領域（１７）を形成する間マスク（１０）によって覆い、このマスクを次いで再び取り除き、第一のＭＯＳトランジスタの領域をもう１つのマスク（１５）により覆い、保護膜を第二のＭＯＳトランジスタのためのゲート電極（６ｂ）から取り除き、第二の導電型にドープするイオンの注入を行い、その際第二のＭＯＳトランジスタのソース／ドレイン領域（１８）を形成し、第二のＭＯＳトランジスタのゲート電極（６ｂ）のドーパント濃度を高めることを特徴とする請求項１乃至３の１つに記載の方法。
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