JPS6043863A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6043863A JPS6043863A JP15264483A JP15264483A JPS6043863A JP S6043863 A JPS6043863 A JP S6043863A JP 15264483 A JP15264483 A JP 15264483A JP 15264483 A JP15264483 A JP 15264483A JP S6043863 A JPS6043863 A JP S6043863A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate electrode
- type
- region
- work function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- -1 silicide compound Chemical class 0.000 claims description 2
- 239000012535 impurity Substances 0.000 abstract description 12
- 230000000694 effects Effects 0.000 abstract description 8
- 230000005684 electric field Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 3
- 229910052785 arsenic Inorganic materials 0.000 abstract description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 12
- 108091006146 Channels Proteins 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 5
- 238000000605 extraction Methods 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の改良に関する。
従来、半導体装置例えばＮチャネル型ＭＯ８トランジス
タは、一般的に第１図（、）〜（ｄ）に示す如く製造さ
れている。
タは、一般的に第１図（、）〜（ｄ）に示す如く製造さ
れている。
まず、常法により、例えばＰ型の５ｌ（１００）基板１
表面にＰ型のチャネルストツノＪ？領域２、素予分離用
の酸化膜３を形成する。つづいて、この酸化膜３で囲ま
れた素子領域４上に、熱酸化法により厚さ１００〜５０
０Ｘのゲート絶縁膜５を形成する（第１図（、）図示）
。次−いで、このゲート絶縁膜５上の所定位置に写真蝕
刻法により、Ｎ型不純物を含む多結晶シリコンからなる
ゲート電極６を形成する（第１図（ｂ）図示）。次に
ダート電極６をマヌクとして素子領域４にｎ型不純物を
導入し、Ｎ＋型のソース、ドレイン領域７，８を形成す
る（第１図（ｃ）図示）。更に、全面に層間絶縁Ｍ’Ａ
９を形成した後、前記ソース、ドレイン領域７，８の
一部に対応するダート絶縁膜５、層間絶縁膜９を選択的
に開孔してコンタクトホール１０，１０を形成する。こ
の後、層間絶縁膜９上にコンタクトホール１０，１０を
介して前記ソース、ドレイン領域７，８に接続する取出
し電極１１．１１を形成し、ＭＯＳ ）ランジスタを形
成する（第１図（ｄ）図示）。
表面にＰ型のチャネルストツノＪ？領域２、素予分離用
の酸化膜３を形成する。つづいて、この酸化膜３で囲ま
れた素子領域４上に、熱酸化法により厚さ１００〜５０
０Ｘのゲート絶縁膜５を形成する（第１図（、）図示）
。次−いで、このゲート絶縁膜５上の所定位置に写真蝕
刻法により、Ｎ型不純物を含む多結晶シリコンからなる
ゲート電極６を形成する（第１図（ｂ）図示）。次に
ダート電極６をマヌクとして素子領域４にｎ型不純物を
導入し、Ｎ＋型のソース、ドレイン領域７，８を形成す
る（第１図（ｃ）図示）。更に、全面に層間絶縁Ｍ’Ａ
９を形成した後、前記ソース、ドレイン領域７，８の
一部に対応するダート絶縁膜５、層間絶縁膜９を選択的
に開孔してコンタクトホール１０，１０を形成する。こ
の後、層間絶縁膜９上にコンタクトホール１０，１０を
介して前記ソース、ドレイン領域７，８に接続する取出
し電極１１．１１を形成し、ＭＯＳ ）ランジスタを形
成する（第１図（ｄ）図示）。
しかしなから、このように製造されるＮチャネル型ＭＯ
８）ランジスタによれは、素子の微細化が進むにつれて
ショートチャネル効果が顕著となるとともに、ドレイン
領域８近傍での電界集中が激しくなってトランジスタの
信頼性が著しく劣るという欠点を有する。
８）ランジスタによれは、素子の微細化が進むにつれて
ショートチャネル効果が顕著となるとともに、ドレイン
領域８近傍での電界集中が激しくなってトランジスタの
信頼性が著しく劣るという欠点を有する。
このようなことから、最近、第２図に示す如くＮ型のソ
ース、ドレイン領域７．８の周囲をＮ−型の拡散層１２
．１２で覆った構造のＭＯＳ トランジスタが提案され
ている。しかしながら、第２図のＭＯＳ ）ランゾスタ
によれば、ダート電極６下のＮ−型の拡散層１２．１２
の分、ゲート長が短くなるため、ショートチャネル効果
を防ぐことが困難である。
ース、ドレイン領域７．８の周囲をＮ−型の拡散層１２
．１２で覆った構造のＭＯＳ トランジスタが提案され
ている。しかしながら、第２図のＭＯＳ ）ランゾスタ
によれば、ダート電極６下のＮ−型の拡散層１２．１２
の分、ゲート長が短くなるため、ショートチャネル効果
を防ぐことが困難である。
また、前述した他に第３図に示す如＜ ＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＭＯＳ ）
ランジヌタが提案されている。このトランジスタは、同
図に示す如く、ダート電極６の側壁に例えばＣＶＤ −
８ＩＯ２からなる絶縁物１３を設けるとともに、ソース
、ドレイン領域１４．１５を、夫々ダート電極６近傍の
素子領域４表面のＮ−型不純物層１６１．１６＠とこの
不純物層１６１ 、ノロ！に近接したＮ型不純物層１
ｙｉ 、 ｌ ７．とから構成した構造とな−っている
。しかしながら、こうしたトランジスタによれは、ゲー
ト電極６の近傍の素子領域４にＮ−型の不純物層１６１
．１６２を設けるため、前述した問題点をやや解消する
ものの、基板１の濃度とＮ−型の不純物層１６１゜１６
１の濃度が競合するため、実効チャネル長の制御が困難
であったり、あるいはｎ−型の不純物層１３．．１４．
が高抵抗になってダートコントロールされたりし、トラ
ンジスタ効率の劣化が生じる。
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＭＯＳ ）
ランジヌタが提案されている。このトランジスタは、同
図に示す如く、ダート電極６の側壁に例えばＣＶＤ −
８ＩＯ２からなる絶縁物１３を設けるとともに、ソース
、ドレイン領域１４．１５を、夫々ダート電極６近傍の
素子領域４表面のＮ−型不純物層１６１．１６＠とこの
不純物層１６１ 、ノロ！に近接したＮ型不純物層１
ｙｉ 、 ｌ ７．とから構成した構造とな−っている
。しかしながら、こうしたトランジスタによれは、ゲー
ト電極６の近傍の素子領域４にＮ−型の不純物層１６１
．１６２を設けるため、前述した問題点をやや解消する
ものの、基板１の濃度とＮ−型の不純物層１６１゜１６
１の濃度が競合するため、実効チャネル長の制御が困難
であったり、あるいはｎ−型の不純物層１３．．１４．
が高抵抗になってダートコントロールされたりし、トラ
ンジスタ効率の劣化が生じる。
本発明は上記事情に鑑みてなされたもので、ショートチ
ャネル効果、ドレイン領域近傍での電界集中等を改善し
た半導体装置を提供することを目的とするものである。
ャネル効果、ドレイン領域近傍での電界集中等を改善し
た半導体装置を提供することを目的とするものである。
本許評十寺発明は、表面に素子分離領域を有する第１導
電型の半導体基板と、この基板の素子領域表面に設けら
れた第２導゛屯型のソース、ドレイン領域と、同素子領
域上にダート絶縁膜を介して設けられた第１のダート電
極と、同素子領域上のダート絶縁膜上でかつ前記ゲート
電極の側壁に接して設けられた該ゲート電極と仕事関数
の異なる第２のダート電極とを具備し、第２のダート電
極下の素子領域（基板）側にｎまたはｐ型の層を励起さ
せて、トランジスタの効率を落とさずにショートチャネ
ル効果、電界集中等を改善して信頼性の向上を図ること
を骨子とするものである。
電型の半導体基板と、この基板の素子領域表面に設けら
れた第２導゛屯型のソース、ドレイン領域と、同素子領
域上にダート絶縁膜を介して設けられた第１のダート電
極と、同素子領域上のダート絶縁膜上でかつ前記ゲート
電極の側壁に接して設けられた該ゲート電極と仕事関数
の異なる第２のダート電極とを具備し、第２のダート電
極下の素子領域（基板）側にｎまたはｐ型の層を励起さ
せて、トランジスタの効率を落とさずにショートチャネ
ル効果、電界集中等を改善して信頼性の向上を図ること
を骨子とするものである。
以下、本発明をＮチャネル型ＩＶＩＯ８）ランジスタに
適用した例について第４図（ａ）〜（、）を参照して説
明する。
適用した例について第４図（ａ）〜（、）を参照して説
明する。
〔１〕 まず、従来と同様に、Ｐ型の５ｌ（１００）、
２７表面にＰ＋型のチャネルストッパ領域２２、素子分
離領域２３を形成し、更に素子領域２４土にゲート絶縁
Ｍ２５を形成した（第４図（ａ）図示）。
２７表面にＰ＋型のチャネルストッパ領域２２、素子分
離領域２３を形成し、更に素子領域２４土にゲート絶縁
Ｍ２５を形成した（第４図（ａ）図示）。
つづいて、全面にＰ型の不純物を含有した多結晶シリコ
ン膜（図示せず）を被着した後、写真蝕刻法により該多
結晶シリコン膜をパターニングし、第１゛のゲート電極
２６を形成した（第４図（ｂ）図示）。次いで、全面に
ノンドープ多結晶シリコン膜（図示せず）を被着した後
、ＲＩＦ：によりこのシリコン膜を異方性エツチングし
、前記第１のゲート電極２６の側壁にのみノンドープ多
結晶シリコン膜（第２のゲート電極）２７を残存させた
（第４図（ｃ）図示）。なお、第２のゲート電極２７の
仕事関数は、第１のゲート電極２６のそれよシも小さい
。
ン膜（図示せず）を被着した後、写真蝕刻法により該多
結晶シリコン膜をパターニングし、第１゛のゲート電極
２６を形成した（第４図（ｂ）図示）。次いで、全面に
ノンドープ多結晶シリコン膜（図示せず）を被着した後
、ＲＩＦ：によりこのシリコン膜を異方性エツチングし
、前記第１のゲート電極２６の側壁にのみノンドープ多
結晶シリコン膜（第２のゲート電極）２７を残存させた
（第４図（ｃ）図示）。なお、第２のゲート電極２７の
仕事関数は、第１のゲート電極２６のそれよシも小さい
。
〔１１〕 次に、前記第１、第２のゲート電極２６゜２
７をマスクとして前記素子領域２４にｎ型不純物例えは
砒素を所定の先注下でイオン注入し、Ｎ型のソー２、ド
レイン領域２８．２９を形成した。この除、第２のゲー
ト電極２？はＮ型となるので、第２のゲート′電極２７
下の素子領域２４表１１ｉＪはＮ−型の反転層３０．３
０が形成された（第４図（ｄ）図示）。以下、周知の技
術にょシ、層間絶縁膜３ノ、コンタクトホール３２，３
２及び取出し電極、１’３．３３を形成してＭＯＳ ）
ランジスタを製造した（第４図（、）図示）。
７をマスクとして前記素子領域２４にｎ型不純物例えは
砒素を所定の先注下でイオン注入し、Ｎ型のソー２、ド
レイン領域２８．２９を形成した。この除、第２のゲー
ト電極２？はＮ型となるので、第２のゲート′電極２７
下の素子領域２４表１１ｉＪはＮ−型の反転層３０．３
０が形成された（第４図（ｄ）図示）。以下、周知の技
術にょシ、層間絶縁膜３ノ、コンタクトホール３２，３
２及び取出し電極、１’３．３３を形成してＭＯＳ ）
ランジスタを製造した（第４図（、）図示）。
本発明に係るＮチャネル型ＭＯＳ ）ランジヌタは、第
４図（、）に示す如く、Ｐ型のｓｉ基板２ノの素子領域
２４表面ＫＮ＋型のソース、ドレイン領域２８．２９を
設けるとともに、同素子領域２４上にゲート絶縁膜２５
を介して第１のダート電極２６を設け、かつ同素子領域
２４上のダート電極２６の側壁に該ゲート電極２６より
仕事関数の小さい第２のゲート電極２７を設けた構造と
なっている。
４図（、）に示す如く、Ｐ型のｓｉ基板２ノの素子領域
２４表面ＫＮ＋型のソース、ドレイン領域２８．２９を
設けるとともに、同素子領域２４上にゲート絶縁膜２５
を介して第１のダート電極２６を設け、かつ同素子領域
２４上のダート電極２６の側壁に該ゲート電極２６より
仕事関数の小さい第２のゲート電極２７を設けた構造と
なっている。
しかして、本発明によれは１．、第１のゲート電極２６
の側壁に該ゲート電極２６より仕事関数の小さいノンド
ーグ多結晶シリコンからなる第２０ケ゛−計電極２７が
設けられているため、第２のダート電極２７下の基板２
１の素子領域２４にＮ−型の反転層３０．３０が形成さ
れ、これにより従来のドレイン領域近傍での電界集中を
回避でき、トランジスタの信頼性を向上できる。
の側壁に該ゲート電極２６より仕事関数の小さいノンド
ーグ多結晶シリコンからなる第２０ケ゛−計電極２７が
設けられているため、第２のダート電極２７下の基板２
１の素子領域２４にＮ−型の反転層３０．３０が形成さ
れ、これにより従来のドレイン領域近傍での電界集中を
回避でき、トランジスタの信頼性を向上できる。
また、前記反転層３ｏ、３ｏは、第２のゲート電極２７
下の基板２ノの素子領域２４に自己整合的に形成される
ため、実効チャネル長の制御が容易となり、ショートチ
ャネル効果が起ら−なくなる。
下の基板２ノの素子領域２４に自己整合的に形成される
ため、実効チャネル長の制御が容易となり、ショートチ
ャネル効果が起ら−なくなる。
更に、前記反転層３ｏ、３ｏは、トランジスタが動作し
ている間、第１のケ゛−ト電極２６下のチャネル領域よ
ｐ強く反転するので、トランジスタの効率が落ちる恐れ
はない。なお、この技術はゲート長が１μｍ以下になっ
ても充分使い得る。
ている間、第１のケ゛−ト電極２６下のチャネル領域よ
ｐ強く反転するので、トランジスタの効率が落ちる恐れ
はない。なお、この技術はゲート長が１μｍ以下になっ
ても充分使い得る。
なお、上記実施例では、ｓｉ基板の導電型がＰ型で、か
つ第１のゲート電極の仕事関数が第２のゲート電極の仕
事関数よシ大きい場合について述べたが、これに限らな
い。例えば、Ｓｔ基板の導電型がＮ型で、かつ第１のゲ
ート電極の仕事関数が第２０ケ゛−計電極の仕事関数よ
ρ小さい場合についても同様に適用できる。
つ第１のゲート電極の仕事関数が第２のゲート電極の仕
事関数よシ大きい場合について述べたが、これに限らな
い。例えば、Ｓｔ基板の導電型がＮ型で、かつ第１のゲ
ート電極の仕事関数が第２０ケ゛−計電極の仕事関数よ
ρ小さい場合についても同様に適用できる。
また、上記実施例では第１の電極の材料としてＰ型の不
純物を含有した多結晶シリコンを用い、第２の電極の材
料としてノンドーグ多結晶シリコンを用いたが、これに
限らない。例えば、ｓｉ基板の導電型がＰ型であれば、
第１のゲート電極の利料としてＭｏあるいはＭｏシリサ
イド化合物等を用い、第２のゲート電極の材料として多
結晶シリコン等を用いることができる。一方、ｓｉ基板
の導電型がＮ型であれば、Ｐ型の場合と逆にすれはよい
。
純物を含有した多結晶シリコンを用い、第２の電極の材
料としてノンドーグ多結晶シリコンを用いたが、これに
限らない。例えば、ｓｉ基板の導電型がＰ型であれば、
第１のゲート電極の利料としてＭｏあるいはＭｏシリサ
イド化合物等を用い、第２のゲート電極の材料として多
結晶シリコン等を用いることができる。一方、ｓｉ基板
の導電型がＮ型であれば、Ｐ型の場合と逆にすれはよい
。
以上詳述した如く本発明によれば、ショートチャネル効
果、電界集中等を改善でき、メモリ素子等に応用すれば
高信頼性、低電力が望める半導体装置を提供できるもの
である。
果、電界集中等を改善でき、メモリ素子等に応用すれば
高信頼性、低電力が望める半導体装置を提供できるもの
である。
第１図（、）〜（ｄ）は従来のＮチャネル型ＭＯＳ ）
ランジスタの製造方法を工程順に示す断面図、第２図は
従来の他のＮチャネル型ＭＯＳ ）ランジヌタの断面図
、第３図は従来のその他のＬＤＤ構造のＮチャネル型Ｍ
ＯＳトランジスタの断面図、第４図（、）〜（、）は本
発明の一実施例に係るＮチャネル型ＭＯＳトランジスタ
の製造方法を工程順に示す断面図である。 ２１・・・Ｐ型のＳｔ基板（半導体基板）、２２・・・
Ｐ型のチャネルストッパ領域、２３・・・素子分離領域
、２４・・・素子領域、２５・・・ゲート絶縁膜、２６
・・・第１のケ゛−ト電極、２７・・・ノンドープ多結
晶シリコン膜（第２のダート電極）、２８・・・Ｎ”Ｗ
のソース領域、２９・・・Ｎ＋型のドレイン領域、３０
・・・Ｎ型の反転層、３ノ・・・層間絶縁膜、３２・・
・コンタクトホール、３３・・・取出し電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
ランジスタの製造方法を工程順に示す断面図、第２図は
従来の他のＮチャネル型ＭＯＳ ）ランジヌタの断面図
、第３図は従来のその他のＬＤＤ構造のＮチャネル型Ｍ
ＯＳトランジスタの断面図、第４図（、）〜（、）は本
発明の一実施例に係るＮチャネル型ＭＯＳトランジスタ
の製造方法を工程順に示す断面図である。 ２１・・・Ｐ型のＳｔ基板（半導体基板）、２２・・・
Ｐ型のチャネルストッパ領域、２３・・・素子分離領域
、２４・・・素子領域、２５・・・ゲート絶縁膜、２６
・・・第１のケ゛−ト電極、２７・・・ノンドープ多結
晶シリコン膜（第２のダート電極）、２８・・・Ｎ”Ｗ
のソース領域、２９・・・Ｎ＋型のドレイン領域、３０
・・・Ｎ型の反転層、３ノ・・・層間絶縁膜、３２・・
・コンタクトホール、３３・・・取出し電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (5)
- （１）表面に素子分離領域を廟する第１導電型の半導体
基板と、この基板の素子領域表面に設けられた第２導電
型のソース、ドレイン領域と、同素子領域上にゲート絶
縁膜を介して設けられた第１のダート電極と、同素子領
域上のゲート絶縁膜上でかつ前記ダート電極の側壁に接
して設けられた該ケ゛−ト電極と仕事関数の異なるｉ２
のゲート電極とを具備することを特徴とする半導体装置
。 - （２）半導体基板の導電型かＰ型で、かつ第１のダート
電極の仕事関数が第２のゲート電極の仕事関数より大き
いことを特徴とする特許請求の範囲第１項記載の半導体
装置。 - （３）半導体基板の導電型がＮ型で、かつ第１のゲート
電極の仕事関数が第２のダート電極の仕事関数よりも小
さいことを特徴とする特ＷＦ請求の範囲第１項記載の半
導体装置。 - （４）第１のダート電極の月料としてＭｏ、あるいはＭ
ｏシリサイド化合物°を用い、かつ第２のゲート電極の
材料として多結晶シリコンを用いることを特徴とする特
許請求の範囲第２項記載の半導体装置。 - （５） 第１のゲート電極の材料として多結晶シリコン
を用い、かつ第２のダート電極の材料としてＭｏ、ある
いはＭｏシリザイド化合物を用いることを特徴とする特
許請求の範囲第４項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15264483A JPS6043863A (ja) | 1983-08-22 | 1983-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15264483A JPS6043863A (ja) | 1983-08-22 | 1983-08-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043863A true JPS6043863A (ja) | 1985-03-08 |
Family
ID=15544910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15264483A Pending JPS6043863A (ja) | 1983-08-22 | 1983-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043863A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168050A (ja) * | 1986-12-29 | 1988-07-12 | Hitachi Ltd | 半導体装置 |
| JPH06232389A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | 電界効果型トランジスタおよびその製造方法 |
| EP0798785A1 (en) * | 1996-03-29 | 1997-10-01 | STMicroelectronics S.r.l. | High-voltage-resistant MOS transistor, and corresponding manufacturing process |
| EP0800215A3 (de) * | 1996-04-01 | 1998-09-23 | Siemens Aktiengesellschaft | Schaltungsstruktur mit mindestens einem MOS-Transistor und Verfahren zu deren Betrieb |
-
1983
- 1983-08-22 JP JP15264483A patent/JPS6043863A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168050A (ja) * | 1986-12-29 | 1988-07-12 | Hitachi Ltd | 半導体装置 |
| JPH06232389A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | 電界効果型トランジスタおよびその製造方法 |
| EP0798785A1 (en) * | 1996-03-29 | 1997-10-01 | STMicroelectronics S.r.l. | High-voltage-resistant MOS transistor, and corresponding manufacturing process |
| US5977591A (en) * | 1996-03-29 | 1999-11-02 | Sgs-Thomson Microelectronics S.R.L. | High-voltage-resistant MOS transistor, and corresponding manufacturing process |
| EP0800215A3 (de) * | 1996-04-01 | 1998-09-23 | Siemens Aktiengesellschaft | Schaltungsstruktur mit mindestens einem MOS-Transistor und Verfahren zu deren Betrieb |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7417289B2 (en) | Semiconductor device having internal stress film | |
| JPH04147629A (ja) | 半導体装置およびその製造方法 | |
| JPH05251694A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPS6043863A (ja) | 半導体装置 | |
| JP3308082B2 (ja) | 半導体装置およびその製造方法 | |
| JPH065852A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JP2950557B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61154172A (ja) | 半導体装置の製造方法 | |
| JPS62248256A (ja) | 半導体装置 | |
| JP3038857B2 (ja) | 半導体装置の製造方法 | |
| JPH07169958A (ja) | 半導体装置およびその製造方法 | |
| JPH03171671A (ja) | 半導体装置及びその製造方法 | |
| JPH0410564A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0194666A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH03120835A (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPH069245B2 (ja) | 電界効果型半導体装置 | |
| JPH0330370A (ja) | Ｍｉｓ型半導体装置 | |
| JPH0529624A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2658163B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH08139322A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPH02125433A (ja) | Ｍｏｓ型トランジスタとその製法 | |
| JPH04139765A (ja) | 半導体装置 | |
| JPH02180027A (ja) | Ｍｏｓ型半導体装置 | |
| JPS61144069A (ja) | 半導体装置の製造方法 | |
| JPS62108574A (ja) | Ｍｏｓトランジスタ装置 |