JPH02125433A - Ｍｏｓ型トランジスタとその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅ
ｄ　Ｄｒａｉｎ）構造を有するＭＯＳ型トランジスタと
その製法に関するものである。

［発明の概要］ この発明は、ＬＤＤ構造のＭＯＳ型トランジスタにおい
て、低不純物濃度のドレイン領域をおおうゲート絶縁膜
とゲート電極側方の絶縁性側壁層との間にゲート電極と
一体をなす導電性介在層を設けたことにより特性劣化防
止機能の向上を図ったものである。

［従来の技術］ 従来、ＬＳＩ等に用いられる微細化ＭＯＳ型トランジス
タにあっては、ホットキャリヤによる特性劣化の防止対
策として第７図に示すようなＬＤＤ構造が採用されてい
る。

第７図において、半導体基板ｌのＰ層領域の表面にはゲ
ート絶縁膜２を介してポリシリコン等からなるゲート電
極層３が形成される。そして、ゲート電極層３をマスク
とする選択的イオン注入処理等によりＮ−型ドレイン領
域４を形成した後、シリコンオキサイド等を堆積形成し
て異方性エツチング処理を行なうことによりゲート電極
層３の側部に側壁層（サイドウオール又はサイドスペー
サ）５が形成される。この後、ゲート電極層３及び側壁
層５をマスクとする選択的イオン注入処理等によりＮ°
型トドレイン領域６が形成される。

［発明が解決しようとする課ＷＪ］ 上記した構成によれば、ドレイン接合をＰ−Ｎ−−Ｎ”
接合としたことによりドレイン電界の集中が緩和される
ので、Ｎ−型ドレイン領域４の近傍でのホットキャリヤ
（電子−正孔対）の生成が抑制される。このため、例え
ばホットな電子が半導体−絶縁体界面やゲート絶縁膜２
にトラップされるなどして生ずる特性劣化（例えばしき
い値電圧、電圧−電流特性等の変動）をある程度防止す
ることができる。

しかしながら、Ｎ−型ドレイン領域４の上方に５ｉ０２
等からなる側壁層５が存在するため、ホットな電子Ｅは
、ゲート絶縁膜２を介して側壁層５にも注入されてトラ
ップされ、それによって特性劣化が生ずるという問題点
がある。

このような問題点を解決するための方法として、Ｎ−型
ドレイン領域４中の不純物を熱拡散させることによりＮ
−型ドレイン領域４を破線４Ａで示すようにソース寄り
に近づけて形成することが提案されている。しかし、こ
の方法によると、実質的なチャンネルの長さが短縮され
たり、目的とするチャンネルの長さを得ようとするとチ
ャンネル幅が狭くなったりする不都合があった。

この発明の目的は、チャンネル長の短縮を伴うことなく
側壁層でのキャリヤトラップを防止することにある。

［課題を解決するための手段］ この発明によるＭＯ５型トランジスタは、ゲート絶縁膜
と側壁層との間にゲート電極層と一体をなす導電性の介
在層を設けたことを特徴とするものである。この場合、
ゲート電極層と側壁層との間にもゲート電極層及び介在
層と一体をなす他の導電性介在層を設けてもよい。

［作　用］ この発明の構成によれば、例えばホットな電子は、ゲー
ト絶縁膜からその上の導電性介在層を介してゲート電極
層に流れるようになり、側壁層には殆ど注入されない。

また、上記したように他の導電性介在層を設けると、側
壁層がホットキャリヤ発生部位から一層遠ざかるので、
側壁層へのホットキャリヤ注入は一層減少する。従って
、側壁層でのギヤリヤトラップを防止することができ、
特性劣化防止機能が一層向上する。

ゲート絶縁膜と側壁層との間の導電性介在層とゲート電
極層と側壁層との間の導電性介在層とは、互いに異なる
材料で形成することも可能であるが、例えばポリシリコ
ン等の同一材料で形成した方が製造しやすい。また、ゲ
ート絶縁膜と側壁層との間の導電性介在層をポリシリコ
ン等で形成した場合には、そのドレイン側の端縁部を酸
化するなどして実質的なゲート長さを調整することもで
きる。

［実施例］ 第１図乃至第６図は、この発明の一実施例によるＭＯ５
型トランジスタの製法を示すもので、各々の図に対応す
る工程（１）〜（８）を順次に説明する。

（１）例えばシリコンからなる半導体基板ｌＯのＰ型頭
域の表面に公知の選択酸化法により所望のアクティブ領
域配置孔１２ａを有するフィールド絶縁膜１２を形成す
る。そして、アクティブ領域配置孔１２ａ内の半導体表
面を酸化するなどしてゲート絶縁膜！４を形成する。こ
の後、基板上面にポリシリコンを堆積形成してから堆積
ポリシリコンに低抵抗化のためにＮ型決定不純物（例え
ばリン）をドープし、さらに堆積ポリシリコンに重ねて
例えばＴｉ、Ｗ等の高融点金属、のシリサイドをデポジ
ション法又はスパッタ法により形成する。このようにし
て形成されたポリシリコン及びシリサイドの積層（ポリ
サイド）を所望のゲートパターンに従ってパターニング
することによりポリシリコン層ＩＢ及びシリサイド層１
８からなるゲート電極層を形成する。この後、ゲート電
極層（１６，１８）及びフィールド絶縁膜１２をマスク
としてＰ型頭域の表面に選択的にＮ型決定不純物（リン
又はヒ素）をイオン注入することによりＮ−型ソース領
域２０及びＮ−型ドレイン領域２２を形成する。

（２）次に、基板上面にゲート電極層（１８，１８）及
びゲート絶縁膜１４をおおうようにポリシリコン層２４
を堆積形成する。そして、ポリシリコン層２４に低抵抗
化のためにリンをドープする。

（３）次に、ポリシリコン層２４をおおって例えばシリ
コンオキサイドを堆積形成した後、堆積シリコンオキサ
イドに異方性エツチング処理を施すことによりゲート電
極層（１８，１８）のソース側の側部及びドレイン側の
側部にそれぞれ側壁層２１３Ａ及び２８Ｂを形成する。

（４）次に、フィールド絶縁膜１２及びその上のポリシ
リコン層部分と、ゲート電極層（１６，１８）及びその
上並びに両側部のポリシリコン層部分と、側壁層２８Ａ
　、　２８Ｂ及び各々の下方のポリシリコン層部分とを
マスクとしてＰ型頭域の表面に選択的にＮ型決定不純物
（リン又はヒ素）をイオン注入することによりＮ゛型ソ
ース領域２８及びＮ・型ドレイン領域３０を形成する。

（５）次に、側壁層２８Ａ　、　２８Ｂをマスクとして
ポリシリコン層２４を選択的にエッチ除去することによ
’Ｊ　９１．存するポリシリコンからなる介在層２４Ａ
及び２４Ｂを形成する。このとき、シリサイド層１８は
、エツチングストッパとして作用する。

（６）この後、必要に応じて側壁層２８Ａ　、　２１３
Ｂをマスクとしてポリシリコン介在層２４Ａ　、　２４
Ｂ　全選択的に酸化することによりシリコンオキサイド
からなる酸化物層Ａ−Ｄを形成する。酸化物層Ａ及びＢ
の形成厚さに応じて実質的なゲート長さを調整すること
ができる。この後は、通常の方法に従って、基板上面に
層間絶縁膜３２を形成してから層間絶縁膜３２及びその
下のゲート絶縁＠１４にソースコンタクト孔３４Ｓとド
レインコンタクト孔３４Ｄとを形成し、さらにこれらの
コンタクト孔３４Ｓ及び３４Ｄを介してソース領域２８
及びドレイン領域３０にそれぞれオーミック接触するよ
うにソース配線層及びドレイン配線層（いずれも図示せ
ず）を形成する。

上記の製法により得られるＭＯＳ型トランジスタにあっ
ては、第５図に示すように側壁層２６Ａ。

２８Ｂがポリシリコン介在層２４Ａ　、　２４Ｂをそれ
ぞれ介してゲート電極層（１８，１８）の側部に設けら
れると共にポリシリコン介在層２４Ａ　、　２４Ｂをそ
れぞれ介してゲート絶縁膜１４の上に設けられる。ドレ
イン側の側壁層２６Ｂは、ゲート絶縁膜１４と直接的に
接触せず、しかも介在層２４Ｂの厚さ分だけドレイン寄
りとなるため、Ｎ−型ドレイン領域２２の近傍で生ずる
ホットな電子が側壁層２ＥｔＢにトラップされるのを効
果的に防止することができる。

上記実施例では、ゲート電極層をポリサイド構造とした
が、ポリシリコンの単層構造としてもよい。このように
する場合には、第１図の工程でゲートパターニング前に
ゲート用ポリシリコン層上にシリコンオキサイド等の絶
縁膜を形成しておき、ゲートパターニングの結果として
ゲート電極層の上面が絶縁膜でおおわれるようにする。

この後第２図乃至第４図の工程を経て第５図の工程を実
施すると、ゲート電極層上の絶縁膜がエツチングストッ
パとなり、ゲート電極層の膜減りを防止することができ
る。

また、上記実施例において、第５図の工程は、第４図の
工程の前に実施してもよい。このようにすると、Ｎ゛型
ンース・ドレイン領域形成のためのイオン注入処理にお
いてポリシリコン層２４の厚さを考慮しなくてよく、第
２図のポリシリコン堆積工程においてもポリシリコン層
２４の堆積厚さを厳密に制御しなくて済む利点がある。

なお、第２図の工程で堆積するゲート電極材としては、
ポリシリコンに限らず、シリサイド等の他の材料であっ
てもよい。

［発明の効果］ 以上のように、この発明によれば、ＬＤＤ構造において
側壁層べのホットキャリヤ注入を防止するようにしたの
で、特性劣化防止機能が一層向上し、信頼性の高い微細
化ＭＯＳ型トランジスタを実現できる効果が得られるも
のである。その上、低濃度ドレイン領域を特にソース寄
りに近づけなくてよいので、所望のチャンネル長を維持
できる利点もある。

【図面の簡単な説明】

第１図乃至第６図は、この発明の一実施例によるＭＯＳ
型トランジスタの製法を示量基板断面図、 第７図は、従来のＬＤＤ構造を示す断面図である。 １０・・・半導体基板、１２・・・フィールド絶縁膜、
１４・・・ゲート絶縁膜、１８・・・ゲート用ポリシリ
コン層、１８・・・ゲート用シリサイド層、２０・・・
Ｎ−型ソース領域、２２・・・Ｎ−型ドレイン領域、　
２４Ａ　、　２４Ｂ・・・ポリシリコン介在層、２ＥＩ
Ａ　、　２６Ｂ・・・絶縁性側壁層、２８・・・Ｎ・型
ソース領域、３０・・・Ｎ・型ドレイン領域。

Claims (1)

1. 【特許請求の範囲】 １、（ａ）半導体基板と、 （ｂ）この半導体基板の表面に形成されたゲート絶縁膜
   と、 （ｃ）このゲート絶縁膜の一部の上に形成されたゲート
   電極層と、 （ｄ）このゲート電極層の一方側で前記半導体基板の表
   面に形成されたソース領域と、 （ｅ）前記ゲート電極層の他方側で該ゲート電極層に自
   己整合するように前記半導体基板の表面に形成された比
   較的低不純物濃度の第１のドレイン領域と、 （ｆ）前記ゲート電極層の他方側で前記ゲート絶縁膜を
   介して前記第１のドレイン領域と重なるように形成され
   た絶縁性の側壁層と、 （ｇ）前記ゲート電極層の他方側で前記側壁層に自己整
   合し且つ前記第１のドレイン領域に隣接するように前記
   半導体基板の表面に形成された比較的高不純物濃度の第
   ２のドレイン領域と をそなえたＭＯＳ型トランジスタにおいて、前記ゲート
   絶縁膜と前記側壁層との間に前記ゲート電極層と一体を
   なす導電性の介在層を設けたことを特徴とするＭＯＳ型
   トランジスタ。 ２、前記ゲート電極層と前記側壁層との間に前記ゲート
   電極層及び前記介在層と一体をなす他の導電性介在層を
   設けたことを特徴とする請求項１記載のＭＯＳ型トラン
   ジスタ。 ３、（ａ）半導体基板の表面にゲート絶縁膜を形成する
   工程と、 （ｂ）前記ゲート絶縁膜の一部の上にゲート電極層を形
   成する工程と、 （ｃ）前記ゲート電極層をマスクとして前記半導体基板
   の表面に選択的に導電型決定不純物を導入することによ
   り該ゲート電極層の一方側及び他方側に比較的低不純物
   濃度の第１のソース領域及び第１のドレイン領域をそれ
   ぞれ形成する工程と、 （ｄ）前記ゲート電極層をおおって前記ゲート絶縁膜上
   にゲート電極材層を形成する工程と、（ｅ）前記ゲート
   電極層の一方側及び他方側に前記ゲート電極材層に隣接
   して絶縁性の第１及び第２の側壁層を形成する工程と、 （ｆ）前記ゲート電極層と前記第１及び第２の側壁層と
   をマスクとして前記半導体基板の表面に選択的に導電型
   決定不純物を導入することにより該ゲート電極層の一方
   側及び他方側に前記第１のソース領域及び前記第１のド
   レイン領域にそれぞれ隣接して比較的高不純物濃度の第
   ２のソース領域及び第２のドレイン領域を形成する工程
   と、（ｇ）前記第２のソース及びドレイン領域を形成す
   る前又は形成した後、前記第１及び第２の側壁層をマス
   クとして前記ゲート電極材層を選択的にエッチ除去する
   ことにより前記第１の側壁層と前記ゲート電極層及び前
   記ゲート絶縁膜との間に残存するゲート電極材からなる
   第１の介在層と、前記第２の側壁層と前記ゲート電極層
   及び前記ゲート絶縁膜との間に残存するゲート電極材か
   らなる第２の介在層とを形成する工程と を含むＭＯＳ型トランジスタの製法。 ４、前記第１及び第２の介在層を形成した後、前記第１
   及び第２の側壁層をマスクとして選択酸化処理を行なう
   ことにより前記第１の介在層のソース側の端縁部及び前
   記第２の介在層のドレイン側の端縁部をそれぞれ第１及
   び第２の絶縁性酸化物層に変換することを特徴とする請
   求項３記載のＭＯＳ型トランジスタの製法。