JPS6042632B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置、特に半導体基体上に、５１０２の
ような第１の絶縁層が被着され、これの上にＳｉ３Ｎ４
のような第２の絶縁層が被着され、これの上にゲート電
極が被着されるいわゆるＭＮＯＳ型の電界効果トランジ
スタ（ＦＥＴ）不揮発性メモリー素子に係わり、このメ
モリー素子を、例えばシリコンゲート型のＭＯＳ−ＦＥ
Ｔと共に、共通の半導体基体に形成して半導体集積回路
を構成する場合に適用して大きな利益をもたらすように
したものである。

半導体ゲート例えばシリコンゲート型ＭＯＳ−ＦＥＴは
、ゲート電極として半導体層例えばシリコンを用いて成
るもので、この構造のものは、このゲート電極とチャン
ネルとのセルフアラインを行い得ることなどの上から近
時広く利用されるようになつて来ている。

従つて、上述したように、この種シリコンゲート型ＭＯ
Ｓ−ＦＥＴと共に、上述したＭＮＯＳ−ＦＥＴによるメ
モリー素子等を回路素子として共通の半導体基体に形成
して集積回路を構成する場合ＭＮＯＳ−ＦＥＴのゲート
電極としてシリコンゲートを用いることができれば両者
のＶｔｈ特性の均一化等の特性上の問題等から有利とな
る。即ち、通常のＭＮＯＳ−ＦＥＴメモリー素子は、第
１図に示すように、例えばＮ型のシリコン半導体基体１
の表面に臨んでＰ型のソース領域２とドレイン領域３が
隔離れて形成され、両領域２及び３間上に５１００層４
とＳｉ３Ｎ４層５とが順次積層れたゲート絶縁層を有し
、これの上に例えばアルミニウムよりなる金属ゲート電
極６が被着されてなる。

そして、ゲート電極６に例えば負の電圧を印加してＳｉ
３Ｎ４層５−５１００層４の界面近傍のトラツノプに主
としてＳｉＯ。層を貫通するトンネル遷移によつて正ま
たは負の電荷を注入、蓄積してメモリーを行なうように
なされる。このようなＭＮＯＳ−ＦＥＴメモリー素子に
おいて、そのゲート電極６に代えて第２図に示すよう夕
に、多結晶シリコンゲート電極７を被着する場合を想定
すると、この場合シリコンゲート電極７からＳｉ。

Ｎ。層５に電子の注入が起り易くなり、メモソーにあた
つてシリコンゲート電極７に負の電圧を印加してＳｌ３
Ｎ４−ＳｉＯ２界面近傍のトラップに正の電荷を注入す
る場合、逆にシリコンゲート電極７からＳ】３Ｎ４層５
中に負の電荷（電子）が注入されてしまいメモリーがさ
れ難い。又Ｓｊ３Ｎ４−ＳｌＯ２−Ｓｉ構造にした場合
、９０００Ｃ以上の高い温度の熱処理工程を経るとＳｉ
３Ｎ４−ＳｉＯ２界面のトラップが変動し■山の値にば
らつきが生じるので、均一な特性を有するメモリー素子
を製造するには工程上の難点がある。

従つて、通常のこの種メモリー素子においては、そのゲ
ート電極として、アルミニウムのような金属電極が用い
られる。

更に、本発明の理解を容易にするために従来のこの種集
積回路を得る場合の製造方法を、第３図ないし第１０図
を参照して説明するに、先づ、通常例えばＰ型のシリコ
ン半導体基体１１を設け、その表面、即ち一主面に臨ん
で選択的拡散等によつてＮ型の島領域を形成する。

図示の例ては２つの島領域１２ａ及び１２ｂを設けた場
合で、一方の島領域１２ａにシリコンゲート型ＭＯＳ−
ＦＥＴを、又他方の島領域１２ｂにＭＮＯＳ−ＦＥＴメ
モリー素子を形成せんとする場合てある。第４図に示す
ように、基体１１の表面にＳｌＯ２等の厚い絶縁層１３
を熱酸化等によつて形成し、これにフォトエッチングに
よつて島領域１２ａの最終的にシリコンゲートＭＯＳ−
ＦＥＴのゲート部と、その両側のソース及びドレイン領
域を形成すべき部分に窓１４を穿設し他方の島領域１２
ｂの最終的に得るＭＮＯＳメモリー素子のソース領域と
ドレイン領域を形成する部分に窓１５ｓ及び１５ｄを穿
設し、これら窓特に窓１４内を閉塞するように、最終的
にシリコンゲート型ＭＯＳ−ＦＥＴのゲート絶縁層とな
る薄い絶縁層例えば１０００Ａ程度の絶縁層１６を熱酸
化によつて形成する。

この時窓１５ｓ及び１５ｄ内にもこれを閉塞するように
絶縁層１６が形成される。そして第５図に示すように絶
縁層１６上にシリコンゲートＭＯＳ−ＦＥＴのシリコン
ゲート電極１７を選択的に形成する。

このシリコンゲート電極１７は化学的気相成長法によつ
て多結晶シリコンを全面的に被着し、その後、不要部分
を除去することによつて形成する。そして、この電極１
７をマスクとして更に厚い絶縁層１３と、絶縁層１６の
厚さの差を利用して、窓１４内のこれの下の絶縁層１６
をエッチングして窓１８及び１９を形成すると共に、窓
１５ｓ及び１５ｄを再び開放する。そして、これら窓１
８，１９，１５ｓ，１５ｄを通じて、Ｐ型の不純物を高
濃度をもつて拡散して島領域１２ａ及び１２ｂに、夫々
ソース領域２０ｓ及び２１ｓと、ドレイン領域２０ｄ及
び２１ｄを形成する。この時シリコンゲート電極１７に
も不純物がドープされるので、これが低比抵抗ａになる
。次に、第６図に示すように島領域１２ｂ上のソース領
域２０及びドレイン領域２１間上の厚い絶縁層１２をエ
ッチング除去して窓２２を穿設する。

第７図に示すように、窓２２内に絶縁層１２の厚さに比
して薄いＳｉＯ２膜によりなる絶縁層２３を熱酸化によ
つて形成する。

第８図に示すように、島領域１２ｂ上のソース及びドレ
イン領域２１ｓ及び２１ｄ間上の絶縁層２３にフォトエ
ッチングによつて窓開けを行ない、ここに例えば２０Ａ
程度に薄いＳｊＯ２ゲート絶縁層２４を熱酸化によつて
形成する。

そして、この場合、絶縁層２３においてはその厚さが５
００Ａ程度となるようにする。第９図に示すようにＳｌ
Ｏ２層２４上を含んてＳｉ３Ｎ４層２５を例えば６５０
入の厚さにデポジットする。

その後、各領域２０ｓ，２０ｄ，２１ｓ及ひ２１ｄ上に
夫々電極コンタクト用の窓開けを行い、゛第１０図に示
すように、金属電極を例えば各コンタクト窓を通じて各
領域２０ｓ及び２０ｄ，２１ｓ及び２１ｄに夫々ソース
及びドレイン電極２６ｓ及び２６ｄ，２７ｓ及び２７ｄ
を被着すると共に、領域２１ｓ及び２１ｄ間上のＳｊ３
Ｎ４層２５上に金属ゲート電極２８を被着する。

これら各電極はアルミニウム等の金属を全面蒸着し、そ
の後、これをフォトエッチングすることによつて夫々所
要のパターンに同時に形成し得る。このような構成によ
れば、共通の半導体基体１１の島領域１２ａには、シリ
コンゲート型のＭＯＳ−ＦＥＴが構成され、島領域１２
ｂには金属電極によるＭＮＯＳ−ＦＥＴメモリー素子が
構成されることになるが、このような構造による楊合、
金属ゲートのＭＮＯＳ−ＦＥＴのみによる集積回路を得
る場合に比して少なくとも１度の酸化工程と、シリコン
ゲート電極１７を形成するための多結晶シリコンの化学
的気相成長法によるデポジット工程と、これをパターン
化するためのフォトエッチング工程が増加する。

更に、このような構造による場合、ＭＮＯＳ−ＦＥＴの
基準Ｖｔｈ、即ちチャンネル部の厚い酸化膜で構成され
た部分のＶｔｈは周辺の素子、例えばシリコンゲート型
ＭＯＳ−ＦＥＴのそれより大きくなるので、メモリーの
読出し電圧を少くする楊合、特性上不利になる。

本発明はこのような諸欠点を回避した半導体装置を提供
せんとするものである。

第１１図を参照して本発明の一実施例を説明する。

本発明においては、半導体基体、例えばＮ型のシリコン
半導体基体２９の表面となる１主面２９ａに臨んで、所
要の間隔を保持して、例えばＰ型のソース領域３０ｓと
、ドレイン領域３０ｄを形成し、両領域３０ｓ及び３０
ｄ間の一部に第１のゲート部ｇ１と、残部の第２のゲー
ト部？とを形成する。

第１のゲート部ｇ１は、面２９ａ上に被着された厚さが
、例えば２０Ａの薄いＳｉＯ２層より成る第１の絶縁層
３１と、例えば厚さ６５０Ａ（７）Ｓｉ３Ｎ４層より成
る第２の絶縁層３２とを積層し、これの上にアルミニウ
ム等より成る金属ゲート電極３３が被着されて成る。

また、第２のゲート部臣は、面２９ａ上に、第１の絶縁
層３１と例えば同一の材料のＳｌＯ。

より成り、第１の絶縁層３１より厚い例えば５００入の
ＳＩＯ２層より成る第３の絶縁層３４とこれの上に被着
された半導体層３５、例えば多結晶シリコン層とより成
る。そして、第１のゲート部ｇ１の金属ゲート電極３３
と、第２のゲート部臣の半導体層３５とは電気的に接続
される構成とする。次に本発明の理解を容易にするため
に、更に第１２図ないし第１８図を参照して本発明装置
の一例をその製法の一例と共に詳細に説明しよう。

尚この例においては、本発明による２種のゲート絶縁層
が積層されてなるＭＮＯＳ−ＦＥＴメモリー素子と共に
シリコンゲート型ＭＯＳ−ＦＥＴを共通の半導体基体に
形成して集積回路を得る場合について説明する。図示の
例ではメモリー素子及びシリコンゲート型ＭＯＳ−ＦＥ
Ｔの双方がＰチャンネル型とする場合である。この場合
においても、第３図に説明したと同様に第１２図に示す
ように、従来と同様にＰ型の半導体基体例えばシリコン
基体４１を設け、その一主面４１ａに臨んで、基体３１
と異なる導電型のＮ型の不純物を選択的に形成して複数
の島領域を形成する。図示の例では２つの島領域４２ａ
及び４２ｂを形成した楊合で、一方の島領域４２ａにシ
リコンゲート型のＭＯＳ−ＦＥＴを構成するものであり
、又他方の島領域４２ｂには、本発明によるメモリー素
子を形成せんとする場合である。この場合においても、
第１２図に示すように基体３１の主面３１ａ上に例えば
表面熱酸化等の周知の技術によつて１μｍないしはそれ
以上の厚さを有する厚い表面不活性化の絶縁層４３を形
成し、両領域４２ａ及び４２ｂ上の最終的にソース領域
とドレイン領域と各領域間のゲート部とを形成する部分
上を含んで、夫々窓４４及び４５をフォトエッチングに
よつて穿設し、これら窓４４及び４５によつて露出した
基体４１の表面を熱酸化して例えば１０００Ａ厚さを有
する第３の絶縁層となるＳｌＯ２絶縁層３４を被着形成
する。第１４図に示すように、領域４２ａ及ひ４２ｂ上
の各絶縁層３４上に夫々最終的に得るシリコンゲート型
ＭＯＳ−ＦＥＴと謝０Ｓ−ＦＥＴのゲート部に、半導体
層即ち多結晶シリコン層３５を形成する。

これら半導体層は、不純物がドープされて低比抵抗とさ
れた、或いは殆んど不純物の含まない・多結晶シリコン
層を全面的に被着しこれにフォトエッチングを施すこと
によつて不要部分を除去して夫々所要の幅に形成し得る
。そして、この半導体層３５をマスクとして、絶縁層３
４をエッチングして島領域４２ａ及び４２ｂに夫々ソー
ス拡散・窓及びドレイン拡散窓４６及び４７，４８及び
４９を穿設し、これら窓４６〜４９を通じて、Ｐ型の不
純物を高濃度をもつて、夫々ソース領域及びドレイン領
域４０ｓ及び４０ｄ，３０ｓ及び３０ｄを形成する。こ
の拡散によつて半導体層３５がノ不純物を含まない高比
抵抗のものであつてもこれに不純物がドープされること
によつて低比抵抗即ち導電層となされる。次に第１５図
に示すうに、島領域４２ｂ上の半導体層３５の、両領域
３０ｓ及び３０ｄ間の例えばほぼ中央の一部に所要の幅
をもつてフォトエッチングによつて窓５０を形成して、
これを通じて、その下層の絶縁層３４を選択的に除去し
て窓５１を形成する。

その後、第１６図に示すように、窓５０及び５１を通じ
て露出した基体表面を熱酸化して例えば２０Ａ程度の薄
いＳｌＯ２層より成る第１の絶縁層３１を形成する。

第１７図に示すように、少くとも第１の絶縁層３４上を
含んで、Ｓｉ３Ｎ４を例えば６５０入の厚さに周知の技
術によつてデポジットして、第２の絶縁層３２を形成す
る。

そして、フォトエッチングによつて、第１８図に示すよ
うに、第２の絶縁層３２と第１の絶縁層３１に各領域４
０ｓ及び４０ｄ１３０ｓ及び３０ｄ上において夫々電極
のコンタクト用窓開けを行なうと共に、島領域３２ｂ上
における各シリコン層３５上の一部に夫々窓５１を穿設
する。

そして、窓５１内を含んて第１及び第２の絶縁層３１及
び３２が積層された部分上に金属ゲート電極３３を被着
すると共に、各領域４０ｓ及び４０ｄ，３０ｓ及び３０
ｄ上のコンタクト用窓を通じて夫々ソース電極及びドレ
イン電極５３ｓ及び５３ｄ，５４ｓ及び５４ｄをオーミ
ックに被着する。これら各電極３３，５３ｓ，５３ｄ，
５４ｓ，５４ｄは、例えはアルミニウム金属を全面蒸着
し、これにフォトエッチングを施して不要部分を除去し
て同時に所要のパターンに形成し得る。このようにすれ
ば共通の半導体基体４１の、一方の島領域４２ａには、
多結晶シリコン半導体層３５よりなる半導体ゲート即ち
シリコンゲート電極が形成され、これの下の絶縁層３４
よりなるゲート絶縁層とが一致し、更にソース領域４０
ｓとドレイン領域４０ｄとがセルフアラインされた半導
体ゲート形、この例ではシリコンゲート形．ＭＯＳ−Ｆ
ＥＴ６Ｏが形成され、他方の島領域４２ｂには、第１１
図で説明したように第１の絶縁層３１と第２の絶縁層３
２が積層されたゲート絶縁層上に金属ゲート電極３３が
形成された第１のゲート部ｇ１と、その両側に第３の絶
縁層３４とこれ−の上に半導体層３５が形成された第２
ゲート刊？２とを有するＭＮＯＳ−ＦＥＴメモリー素子
６１が形成される。

上述した本発明によるＭＮＯＳ−ＦＥＴメモリー素子は
、第１ゲート部＆と第２ゲート部ゐとより成るものであ
るがメモリーは、第１ゲート部ｇ１において行われる。

即ち、書き込みに当つては、ゲート電極３３に負の所定
電圧を与える。かくすると、薄い第１の絶縁層３１にお
けるトンネル遷移によつて第２の絶縁層３２と第１の絶
縁層３１のＳｉ３Ｎ４−ＳｉＯ２界面近傍に正の電荷が
注入、蓄積されてメモリーがなされる。そして、このメ
モリー部として第１ゲート部には第１及び第２の絶縁層
）よりなるゲート絶縁層上に直接金属ゲート電極３３が
被着されたＭＮＯＳ構造となつているので、冒頭に述べ
たように確実なメモリーを行なうことができる。そして
例えば、その両側の他部においては、半導体ゲート型Ｍ
ＯＳ−ＦＥＴ６Ｏのゲート部・と同一構成を有する、即
ち第３の絶縁層３４上に半導体層３５が形成された構造
となつているので、両素子６０及び６１の基準となるＶ
ｔｈが均一化される。又このような構造による本発明装
置を得る場合”の製造方法も前述したところより明らか
なように金属ゲート電極を有するＦＥＴのみて構成した
場合に比して半導体層のデポジット工程のみが増えるに
すぎないので比較的簡単に製造できる利益がある。

そして本発明装置においては、第２のゲート部ルに半導
体層３５が設けられるものであるが、これは、ゲート電
極３３とコンタクト窓５１を通じて連通した構造となさ
れるので電気的に安定した電位が与えられ、この半導体
層３５が存在することによる特性の不安定性等の不利益
は何ら生じない。

尚、上述した例においては、本発明をＰチャンネル型Ｆ
ＥＴに適用した場合であるＮチャンネル型構造とするこ
ともてきるし、半導体集積回路に適用する場合において
他の各回路素子としては種々のパターン及び組合せに選
び得ることは明らかであろう。

【図面の簡単な説明】

第１図は従来のＭＮＯＳ−ＦＥＴメモリー素子の要部の
拡大断面図、第２図は本発明の説明に供する半導体ゲー
ト型メモリー素子の要部の拡大断面図、第３図ないし第
１０図は従来の集積回路の製法一例の各工程における拡
大断面図、第１１図は本発明による半導体装置の一例の
要部の拡大断面図、第１２図ないし第１８図は本発明装
置を半導体集積回路に適用した場合の一製造方法を示す
各工程における拡大断面図である。 ２９及び４１は半導体基体、４２ａ及び４２ｂは島領域
、３０ｓ及び３０ｄはソース及びドレイン領域、ｇ１及
び臣は第１及び第２のゲート部、３１，３２及び３４は
第１、第２及び第３の絶縁層、３５は半導体層、３３は
金属ゲート電極である。

Claims (1)

【特許請求の範囲】
1. １ 半導体基体に、その表面に臨んで離隔したソース領
   域及びドレイン領域が設けられ、該ソース領域及びドレ
   イン領域間の上記基体表面には、第１のゲート部と残部
   の第２のゲート部が設けられ、上記第１のゲート部は、
   上記基体表面上に順次積層された第１の絶縁層と、第２
   のの絶縁層と、ゲート電極が被着されて成り、上記第２
   のゲート部は上記基体表面上に順次積層された第１の絶
   縁層より厚い第３の絶縁層と半導体層が被着されて成り
   、上記ゲート電極と上記半導体層とが電気的に接続され
   て成ることを特徴とする半導体装置。