JPS583391B2 - デンカイコウカガタトランジスタ ノ セイゾウホウホウ - Google Patents
デンカイコウカガタトランジスタ ノ セイゾウホウホウInfo
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- JPS583391B2 JPS583391B2 JP14189675A JP14189675A JPS583391B2 JP S583391 B2 JPS583391 B2 JP S583391B2 JP 14189675 A JP14189675 A JP 14189675A JP 14189675 A JP14189675 A JP 14189675A JP S583391 B2 JPS583391 B2 JP S583391B2
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- silicon
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- substrate
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Description
【発明の詳細な説明】
本発明は電果効果形トランジスタ、特にいわゆる縦形の
接合形電界効果形トランジスタの製造方法に関するもの
である。
接合形電界効果形トランジスタの製造方法に関するもの
である。
周知のように、いわゆる縦形の接合形電界効果形トラン
ジスタは、通常半導体基板の一表面の狭い領域に基板結
晶と同一導電形を示すソース領域と、反対導電形を示す
ゲート領域をプレーナー形に構成し、該ゲート領域の界
面に形成されるｐ−ｎ接合を逆方向に偏倚して空之層幅
を増し、ソース領域をはさんで隣接するゲート領域の成
すｐ−ｎ接合空之層とにはさまれた電流通路（いわゆる
チャンネル）幅を制御することによってソース−ドレイ
ン間電流値を制御し、三極管特性を具現せんとするもの
である。
ジスタは、通常半導体基板の一表面の狭い領域に基板結
晶と同一導電形を示すソース領域と、反対導電形を示す
ゲート領域をプレーナー形に構成し、該ゲート領域の界
面に形成されるｐ−ｎ接合を逆方向に偏倚して空之層幅
を増し、ソース領域をはさんで隣接するゲート領域の成
すｐ−ｎ接合空之層とにはさまれた電流通路（いわゆる
チャンネル）幅を制御することによってソース−ドレイ
ン間電流値を制御し、三極管特性を具現せんとするもの
である。
したがって、その電気的特性は、ソース領域をはさんで
隣接するゲート間距離の影響を大きく受け、適切なピン
チオフ電圧と相互コンダクタンスを得るためには、前記
ゲート間距離をできるぞけ狭くすることが望まれる。
隣接するゲート間距離の影響を大きく受け、適切なピン
チオフ電圧と相互コンダクタンスを得るためには、前記
ゲート間距離をできるぞけ狭くすることが望まれる。
たとえば、基板半導体の比抵抗が１０Ωｃｍとすれば、
ゲート間距離は４〜６μｍ以内に選ばなければならない
。
ゲート間距離は４〜６μｍ以内に選ばなければならない
。
従来の縦形接合形電界効果トランジスタの製造工程は、
第１図Ａ−Ｃに示すようである。
第１図Ａ−Ｃに示すようである。
すなわち、第１図Ａに示すように基板半導体１（通常は
シリコン）の一表面に保護膜、たとえば酸化シリコン膜
１３を被着し、該酸化シリコン膜１３に窓をあけ、拡散
またはイオン注入等周知の技術を用いて、基板半導体１
と反対導電形を示すゲート領域２を形成する。
シリコン）の一表面に保護膜、たとえば酸化シリコン膜
１３を被着し、該酸化シリコン膜１３に窓をあけ、拡散
またはイオン注入等周知の技術を用いて、基板半導体１
と反対導電形を示すゲート領域２を形成する。
次いで第１図Ｂに示すように一旦ゲート領域２を含む全
表面を酸化シリコン膜１３で被覆した後、周知のホトエ
ッチングの技術を用いて、ゲート領域２ではさまれる領
域に窓をもうけ、該窓より基板半導体１と同じ導電形を
示す不純物を選択拡散（またはイオン注入）して高濃度
にドープされたソース領域３を形成する。
表面を酸化シリコン膜１３で被覆した後、周知のホトエ
ッチングの技術を用いて、ゲート領域２ではさまれる領
域に窓をもうけ、該窓より基板半導体１と同じ導電形を
示す不純物を選択拡散（またはイオン注入）して高濃度
にドープされたソース領域３を形成する。
更に、第１図Ｃに示したように、再びホトエッチングの
技術を用いてゲート領域２上の酸化シリコン膜１３に窓
をもうけ、金属電極４を被着せしめる。
技術を用いてゲート領域２上の酸化シリコン膜１３に窓
をもうけ、金属電極４を被着せしめる。
ドレイン領域５は、基板半導体と同一導電形を示し通常
基板半導体１の裏面にもうけられている（図示せず）。
基板半導体１の裏面にもうけられている（図示せず）。
このような縦来技術においては、上記したようなきわめ
て狭い平面領域にゲート領域２とソース領域３を交互に
等間隔でもうけるために、ホトエッチング過程における
マスク合わせが困難であるという欠点があった。
て狭い平面領域にゲート領域２とソース領域３を交互に
等間隔でもうけるために、ホトエッチング過程における
マスク合わせが困難であるという欠点があった。
マスク合わせを容易にするために、ゲート領域２間距離
を上記したような基準値以上に広く選ぶとピンチオフ電
圧が高くなったり、電流−電圧特性が劣化するなどの問
題点を生じ、またゲート領域２幅を広く選べば、ゲート
２−ドレイン５間の静電容量が増加し、高周波特性が悪
くなるなどの問題点があった。
を上記したような基準値以上に広く選ぶとピンチオフ電
圧が高くなったり、電流−電圧特性が劣化するなどの問
題点を生じ、またゲート領域２幅を広く選べば、ゲート
２−ドレイン５間の静電容量が増加し、高周波特性が悪
くなるなどの問題点があった。
本発明の目的は、上記した従来技術の欠点を解消し、比
較的簡単にマスク合わせができ、したがってゲート領域
２の幅も狭く選ぶことができる。
較的簡単にマスク合わせができ、したがってゲート領域
２の幅も狭く選ぶことができる。
特に高周波特性にすぐれた縦形接合形電界効果トランジ
スタを製造する方法を提供することにある。
スタを製造する方法を提供することにある。
前記目的を達成するために、本発明は、第１の導電形を
決定ずける不純物を含むシリコン基板１の一表向上に窒
化シリコン膜１０を被着せしめ、該窒化シリコン膜１０
にソース領域２を形成するための窓をもうける第１の工
程と、前記窓領域を前記第１の導電形を決定ずける不純
物を高濃度に含む多結晶シリコン膜１１で覆い、該多結
晶シリコン膜１１の表面を酸化する第２の工程と、前記
多結晶シリコン２の表面酸化膜をマスクにして前記シリ
コン窒化膜１０を除去する第３の工程と、露呈した前記
シリコン基板１表面領域に、第２の導電形を決定ずける
不純物を拡散してゲート領域２を形成し、同時に前記多
結晶シリコン膜１１より該基板１内に第１の導電形を決
定ずける不純物を拡散してソース領域３を形成する第４
の工程と、全面を酸化シリコン保護膜１３で被覆した後
、前記ゲート領域２上および多結晶シリコン膜１１上の
前記酸化シリコン保護膜１３の一部に窓をあけ、金属電
極を配置する第５の工程を含むことを特徴としている。
決定ずける不純物を含むシリコン基板１の一表向上に窒
化シリコン膜１０を被着せしめ、該窒化シリコン膜１０
にソース領域２を形成するための窓をもうける第１の工
程と、前記窓領域を前記第１の導電形を決定ずける不純
物を高濃度に含む多結晶シリコン膜１１で覆い、該多結
晶シリコン膜１１の表面を酸化する第２の工程と、前記
多結晶シリコン２の表面酸化膜をマスクにして前記シリ
コン窒化膜１０を除去する第３の工程と、露呈した前記
シリコン基板１表面領域に、第２の導電形を決定ずける
不純物を拡散してゲート領域２を形成し、同時に前記多
結晶シリコン膜１１より該基板１内に第１の導電形を決
定ずける不純物を拡散してソース領域３を形成する第４
の工程と、全面を酸化シリコン保護膜１３で被覆した後
、前記ゲート領域２上および多結晶シリコン膜１１上の
前記酸化シリコン保護膜１３の一部に窓をあけ、金属電
極を配置する第５の工程を含むことを特徴としている。
以下、本発明の製造方法を実施例に基ずいて詳細に説明
する。
する。
第２図は、本発明の一実施例を示す製造工程図である。
第２図において、基板半導体１はＮ形シリコンであり、
したがってソース領域３はＮ＋形シリコン、ゲート領域
２はＰ形シリコンである。
したがってソース領域３はＮ＋形シリコン、ゲート領域
２はＰ形シリコンである。
また多結晶シリコン膜１１は燐または砒素などのドナー
不純物を基板１以上の高濃度に含みＮ＋形導電性を示す
。
不純物を基板１以上の高濃度に含みＮ＋形導電性を示す
。
以下第２図の各工程を説明する。まず、第１の工程とし
て、第２図Ａに示したごとく素子を形成する個所２０の
みに窓あけをした比較的厚い（約１μｍ程度）絶縁膜、
たとえば酸化シリコン膜１３を表面にもうけたＮ形シリ
コン基板１の表面全体に、第２図Ｂに示すように窒化シ
リコン膜１０（厚さ約１０００°Ａ）を被着し、周知の
ホトエッチングの技術を用いてソース領域３を形成する
個所１４のみに窓あけを行なう。
て、第２図Ａに示したごとく素子を形成する個所２０の
みに窓あけをした比較的厚い（約１μｍ程度）絶縁膜、
たとえば酸化シリコン膜１３を表面にもうけたＮ形シリ
コン基板１の表面全体に、第２図Ｂに示すように窒化シ
リコン膜１０（厚さ約１０００°Ａ）を被着し、周知の
ホトエッチングの技術を用いてソース領域３を形成する
個所１４のみに窓あけを行なう。
この場合、シリコン基板１に与える歪を小さくする目的
で、窒化シリコン膜１０の下に厚さ約３００°Ａの酸化
シリコン膜１３をもうけてもよい。
で、窒化シリコン膜１０の下に厚さ約３００°Ａの酸化
シリコン膜１３をもうけてもよい。
窓開部の大きさは素子のソースゲート間耐圧や高周波特
性の向上のために、２μｍ以下が望ましい。
性の向上のために、２μｍ以下が望ましい。
次いで、第２の工程として、前記窓１４を覆うがごとく
Ｎ＋形多結晶シリコン膜１１（厚さ約３０００°Ａ）を
成長せしめる。
Ｎ＋形多結晶シリコン膜１１（厚さ約３０００°Ａ）を
成長せしめる。
この場合、ドナー不純物は、多結晶シリコン膜１１の成
長時にドープすることもでき、また無ドープの多結晶シ
リコン膜成長後ドナー不純物を拡散することもできる。
長時にドープすることもでき、また無ドープの多結晶シ
リコン膜成長後ドナー不純物を拡散することもできる。
ホトエッチングによって形成されたこの多結晶シリコン
膜の巾は、直ちにゲートゲート間隔を決定するものであ
るから比抵抗が１０Ω−ｃｍの基板を用いた場合にはお
よそ６μｍとなる。
膜の巾は、直ちにゲートゲート間隔を決定するものであ
るから比抵抗が１０Ω−ｃｍの基板を用いた場合にはお
よそ６μｍとなる。
次いで、多結晶シリコン膜１１表面を厚さ約１５００°
Ａ程度熱酸化する。
Ａ程度熱酸化する。
熱酸化の過程では、窒化シリコン膜１０の酸化速度がシ
リコンに比べて十分遅いので窒化シリコン膜１０はほと
んど酸化されない。
リコンに比べて十分遅いので窒化シリコン膜１０はほと
んど酸化されない。
したがって、第３工程として、第２図Ｃに示したように
熱酸化した多結晶シリコンの酸化膜１２をマスクとして
窒化シリコン膜１０を選択的にエッチングすることがで
きる。
熱酸化した多結晶シリコンの酸化膜１２をマスクとして
窒化シリコン膜１０を選択的にエッチングすることがで
きる。
この結果、ゲート領域２形成部としてシリコン基板１の
表面一部１５が露呈する。
表面一部１５が露呈する。
次に、第４工程として、窓１５から基板１内へアクセプ
ター不純物を拡散すれば、第２図Ｄに示すようにゲート
領域２が形成される。
ター不純物を拡散すれば、第２図Ｄに示すようにゲート
領域２が形成される。
アクセプターはイオン注入によってもドープすることが
できる。
できる。
このアクセプター拡散の過程でＮ＋形多結晶シリコン膜
１１からシリコン基板１内にドナーも拡散するため、図
示したようにソース領域３も同時に形成される。
１１からシリコン基板１内にドナーも拡散するため、図
示したようにソース領域３も同時に形成される。
続いて第５の工程として、前記ソースおよびゲートを配
したシリコン基板１の全表面に酸化シリコン保護膜１３
を被着した後、ゲート領域２および多結晶シリコン膜１
１上の酸化シリコン保護膜１３を一部選択エッチングし
て窓あけを行ない、次いで第２図Ｅに示すように金属電
極４を配置する。
したシリコン基板１の全表面に酸化シリコン保護膜１３
を被着した後、ゲート領域２および多結晶シリコン膜１
１上の酸化シリコン保護膜１３を一部選択エッチングし
て窓あけを行ない、次いで第２図Ｅに示すように金属電
極４を配置する。
ドレイン領域５の形成は従来方法と同様に行なわれるの
で、ここでは述べない。
で、ここでは述べない。
本発明の製造方法を、従来技術と比較すると、ソース部
分の多結晶シリコン膜１１によってゲート領域２の間隔
が決定され、マスク合わせする必要がないこと、また金
属電極４形成時の窓あけでは、ソース領域３の電極は多
結晶シリコン膜１１に接触しているだけでよいため、マ
スク合わせが容易になる。
分の多結晶シリコン膜１１によってゲート領域２の間隔
が決定され、マスク合わせする必要がないこと、また金
属電極４形成時の窓あけでは、ソース領域３の電極は多
結晶シリコン膜１１に接触しているだけでよいため、マ
スク合わせが容易になる。
したがって、本発明の適用によって、適当なピンチオフ
電圧と相互コンタクタンスをもった接合形電界効果形ト
ランジスタを容易に製造できるようになった。
電圧と相互コンタクタンスをもった接合形電界効果形ト
ランジスタを容易に製造できるようになった。
なお、以上の実施例では、シリコン基板１はＮ形のもの
を用いたが、基板１としてＰ形シリコンを用い、Ｎ形ケ
ート領域を形成する場合も全く同様に行なうことができ
る。
を用いたが、基板１としてＰ形シリコンを用い、Ｎ形ケ
ート領域を形成する場合も全く同様に行なうことができ
る。
また、本発明の製造方法を集積回路用電界形トランジス
タの製造に利用することも十分可能である。
タの製造に利用することも十分可能である。
第１図Ａ−Ｃは縦型接合形電界効果トランジスタの従来
の製造方法を示す工程図、第２図Ａ〜Ｅは、縦型接合形
電界効果トランジスタの本発明による製造方法を示す工
程図である。 図中、同一符号は同一または相当部分を示し、１はシリ
コン基板、２はゲート領域、３はソース領域、４は金属
電極、１０は窒化シリコン膜、１１は多結晶シリコン膜
、１２は酸化シリコン膜である。
の製造方法を示す工程図、第２図Ａ〜Ｅは、縦型接合形
電界効果トランジスタの本発明による製造方法を示す工
程図である。 図中、同一符号は同一または相当部分を示し、１はシリ
コン基板、２はゲート領域、３はソース領域、４は金属
電極、１０は窒化シリコン膜、１１は多結晶シリコン膜
、１２は酸化シリコン膜である。
Claims (1)
- １ 第１の導電形を決定ずける不純物を含むシリコン基
板の一表面上に窒化シリコン膜を被着せしめ、該窒化シ
リコン膜にソース領域を形成するだめの窓をもうける第
１の工程と、前記窓領域を前記第１の導電形を決定ずけ
る不純物を高濃度に含む多結晶シリコン膜で覆い、該多
結晶シリコン膜表面を酸化する第２の工程と、前記多結
晶シリコンの表面酸化膜をマスクにして前記シリコン窒
化膜を除去する第３の工程と、露呈した前記シリコン基
板表面領域に、第２の導電形を決定ずける不純物を拡散
してゲート領域を形成し、同時に前記多結晶シリコン膜
より該基板内に第１の導電形を決定ずける不純物を拡散
してソース領域を形成する第４の工程と、全面を酸化シ
リコン保護膜で被覆した後、前記ゲート領域上および多
結晶シリコン膜上の前記酸化シリコン保護膜の一部に窓
をあけ、金属電極を配置する第５の工程を含むことを特
徴とする電界効果形トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14189675A JPS583391B2 (ja) | 1975-11-27 | 1975-11-27 | デンカイコウカガタトランジスタ ノ セイゾウホウホウ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14189675A JPS583391B2 (ja) | 1975-11-27 | 1975-11-27 | デンカイコウカガタトランジスタ ノ セイゾウホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5265684A JPS5265684A (en) | 1977-05-31 |
| JPS583391B2 true JPS583391B2 (ja) | 1983-01-21 |
Family
ID=15302674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14189675A Expired JPS583391B2 (ja) | 1975-11-27 | 1975-11-27 | デンカイコウカガタトランジスタ ノ セイゾウホウホウ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583391B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114376A (en) * | 1980-02-13 | 1981-09-08 | Semiconductor Res Found | Manufacture of semiconductor device |
-
1975
- 1975-11-27 JP JP14189675A patent/JPS583391B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5265684A (en) | 1977-05-31 |
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