JPH0945905A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0945905A JPH0945905A JP19326995A JP19326995A JPH0945905A JP H0945905 A JPH0945905 A JP H0945905A JP 19326995 A JP19326995 A JP 19326995A JP 19326995 A JP19326995 A JP 19326995A JP H0945905 A JPH0945905 A JP H0945905A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴの絶縁膜上にポリシリコン膜で
形成したゲート保護用双方向性ダイオードのツェナー耐
圧の制御を容易とし、かつツェナー波形をハード波形に
近付けて、ＥＳＤ耐量を向上させる。 【解決手段】 ＭＯＳＦＥＴ１のＰ+ ベースコンタクト
領域９を形成するとき、双方向性ダイオード２２のＰ型
領域２５の中央部にレジスト膜の開口された窓を設ける
ことによって、この窓に同時に高濃度のボロンがイオン
注入されてＰ+型領域１５ａが形成されるので、工程数
を増やすことなく、マスクの開口窓の寸法を変えること
によりＰ+ 型領域２５ａの寸法を制御でき、双方向性ダ
イード２２のツェナー耐圧を容易に制御できる。また、
Ｐ型領域２５の中央部に濃度の高いＰ+ 型領域２５ａを
形成することにより、ツェナー波形をハード波形に近付
けることが可能となる。
形成したゲート保護用双方向性ダイオードのツェナー耐
圧の制御を容易とし、かつツェナー波形をハード波形に
近付けて、ＥＳＤ耐量を向上させる。 【解決手段】 ＭＯＳＦＥＴ１のＰ+ ベースコンタクト
領域９を形成するとき、双方向性ダイオード２２のＰ型
領域２５の中央部にレジスト膜の開口された窓を設ける
ことによって、この窓に同時に高濃度のボロンがイオン
注入されてＰ+型領域１５ａが形成されるので、工程数
を増やすことなく、マスクの開口窓の寸法を変えること
によりＰ+ 型領域２５ａの寸法を制御でき、双方向性ダ
イード２２のツェナー耐圧を容易に制御できる。また、
Ｐ型領域２５の中央部に濃度の高いＰ+ 型領域２５ａを
形成することにより、ツェナー波形をハード波形に近付
けることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にＭＯＳＦＥＴ型電界効果トラ
ンジスタ（以下ＭＯＳＦＥＴと記す）のゲート・ソース
間に双方向性ダイオードを接続した半導体装置およびそ
の製造方法に関する。
その製造方法に関し、特にＭＯＳＦＥＴ型電界効果トラ
ンジスタ（以下ＭＯＳＦＥＴと記す）のゲート・ソース
間に双方向性ダイオードを接続した半導体装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】図３に示す従来の半導体装置のＭＯＳＦ
ＥＴ１は、ゲート絶縁膜厚が約５００Åと薄く、このゲ
ート絶縁膜の静電破壊防止用にＭＯＳＦＥＴ１のゲート
（Ｇ）・ソース（Ｓ）間に双方向性ダイオード２を接続
している。
ＥＴ１は、ゲート絶縁膜厚が約５００Åと薄く、このゲ
ート絶縁膜の静電破壊防止用にＭＯＳＦＥＴ１のゲート
（Ｇ）・ソース（Ｓ）間に双方向性ダイオード２を接続
している。
【０００３】このＭＯＳＦＥＴ１の製造工程を以下に説
明する。 （１−１）Ｎ+ 型半導体基板３上にＮ型エピタキシャル
層を成長させてドレイン領域４を形成した後、このドレ
イン領域４の表面に熱酸化法によりフィールド絶縁膜５
を形成し、このフイールド絶縁膜５をフォトグラフィ法
及びエッチング法により選択的に除去した後、ドレイン
領域４の露呈された表面に熱酸化法によりゲート絶縁膜
６を形成する。 （１−２）このゲート絶縁膜６の上面にゲート電極７を
構成するポリシリコン膜を被覆した後、このポリシリコ
ン膜をフォトグラフィ法及びエッチング法により選択的
に除去してゲート絶縁膜６上にゲート電極７を残す。こ
のゲート電極７はリンをイオン注入して低抵抗化してお
く。 （１−３）ゲート電極７をマスクとして、ゲート絶縁膜
６をエッチングして、開口されたドレイン領域４上の窓
にイオン注入してＰ型ベース領域８を形成する。 （１−４）フォトグラフィ法によりレジスト膜をマスク
として、ベース領域８の上面ほぼ中央部に開口された窓
にイオン注入してＰ+ 型ベースコンタクト領域９を形成
する。 （１−５）ベースコンタクト領域９上を被覆したレジス
ト膜とゲート電極７ををマスクとして、開口された窓に
イオン注入してＮ+ 型ソース領域１０を形成する。 （１−６）以上の工程を終了した半導体基板３上に、Ｃ
ＶＤ法により層間絶縁膜１１を堆積した後、フォトグラ
フィ法及びエッチング法によりソース領域１０及びベー
スコンタクト領域９上とゲート電極７上との層間絶縁膜
１１にコンタクト窓を開口してソース配線１２とゲート
配線１３を真空蒸着により形成するとともに、基板３の
裏面にドレイン電極１４を形成し、ＭＯＳＦＥＴ１が完
成する。
明する。 （１−１）Ｎ+ 型半導体基板３上にＮ型エピタキシャル
層を成長させてドレイン領域４を形成した後、このドレ
イン領域４の表面に熱酸化法によりフィールド絶縁膜５
を形成し、このフイールド絶縁膜５をフォトグラフィ法
及びエッチング法により選択的に除去した後、ドレイン
領域４の露呈された表面に熱酸化法によりゲート絶縁膜
６を形成する。 （１−２）このゲート絶縁膜６の上面にゲート電極７を
構成するポリシリコン膜を被覆した後、このポリシリコ
ン膜をフォトグラフィ法及びエッチング法により選択的
に除去してゲート絶縁膜６上にゲート電極７を残す。こ
のゲート電極７はリンをイオン注入して低抵抗化してお
く。 （１−３）ゲート電極７をマスクとして、ゲート絶縁膜
６をエッチングして、開口されたドレイン領域４上の窓
にイオン注入してＰ型ベース領域８を形成する。 （１−４）フォトグラフィ法によりレジスト膜をマスク
として、ベース領域８の上面ほぼ中央部に開口された窓
にイオン注入してＰ+ 型ベースコンタクト領域９を形成
する。 （１−５）ベースコンタクト領域９上を被覆したレジス
ト膜とゲート電極７ををマスクとして、開口された窓に
イオン注入してＮ+ 型ソース領域１０を形成する。 （１−６）以上の工程を終了した半導体基板３上に、Ｃ
ＶＤ法により層間絶縁膜１１を堆積した後、フォトグラ
フィ法及びエッチング法によりソース領域１０及びベー
スコンタクト領域９上とゲート電極７上との層間絶縁膜
１１にコンタクト窓を開口してソース配線１２とゲート
配線１３を真空蒸着により形成するとともに、基板３の
裏面にドレイン電極１４を形成し、ＭＯＳＦＥＴ１が完
成する。
【０００４】次いで、双方向性ダイオード２の製造工程
を以下に説明する。 （２−１）上記（１−２）項でポリシリコン膜を形成す
るとき、フィールド絶縁膜５の上面にも同時にポリシリ
コン膜を被覆した後、ポリシリコン膜を選択的に除去す
るとき同時に、フィールド絶縁膜５の上面にポリシリコ
ンブロックを残す。 （２−２）上記（１−３）項でＰ型ベース領域８を形成
するとき同時に、ポリシリコンブロックにもイオン注入
してＰ型領域１５を形成する。 （２−３）上記（１−５）項でソース領域１０を形成す
るとき同時に、Ｐ型領域１５の上面中央部を被覆したレ
ジスト膜をマスクとして、Ｐ型領域１５の開口された両
端部の窓にイオン注入してＮ+ 型領域１６を形成する。 （２−４）上記（１−６）項でソース配線１２及びゲー
ト配線１３を形成するとき同時に、Ｎ+ 型領域１６上の
層間絶縁膜１１にコンタクト窓を開口して、ソース配線
１２をＮ+ 型領域１６の一方に電気的に接続し、ゲート
配線１３をＮ+型領域１６の他方に電気的に接続し、Ｍ
ＯＳＦＥＴ１に接続された双方向性ダイオード２が完成
する。
を以下に説明する。 （２−１）上記（１−２）項でポリシリコン膜を形成す
るとき、フィールド絶縁膜５の上面にも同時にポリシリ
コン膜を被覆した後、ポリシリコン膜を選択的に除去す
るとき同時に、フィールド絶縁膜５の上面にポリシリコ
ンブロックを残す。 （２−２）上記（１−３）項でＰ型ベース領域８を形成
するとき同時に、ポリシリコンブロックにもイオン注入
してＰ型領域１５を形成する。 （２−３）上記（１−５）項でソース領域１０を形成す
るとき同時に、Ｐ型領域１５の上面中央部を被覆したレ
ジスト膜をマスクとして、Ｐ型領域１５の開口された両
端部の窓にイオン注入してＮ+ 型領域１６を形成する。 （２−４）上記（１−６）項でソース配線１２及びゲー
ト配線１３を形成するとき同時に、Ｎ+ 型領域１６上の
層間絶縁膜１１にコンタクト窓を開口して、ソース配線
１２をＮ+ 型領域１６の一方に電気的に接続し、ゲート
配線１３をＮ+型領域１６の他方に電気的に接続し、Ｍ
ＯＳＦＥＴ１に接続された双方向性ダイオード２が完成
する。
【０００５】
【発明が解決しようとする課題】上記構成の半導体装置
では、ＭＯＳＦＥＴ１のＰ型ベース領域８及びＮ+ 型ソ
ース領域１０を形成するときのイオン注入で双方向性ダ
イオード２のＰ型領域１５及びＮ+ 型領域１６を形成し
ている。そのため、イオン注入の条件は、ＭＯＳＦＥＴ
１の特性を決めるためのものであり、その結果、双方向
性ダイオード２のツェナー耐圧は一義的に決定されるた
め、工程数を増やさずに任意のツェナー耐圧に制御する
ことはできないという問題があった。また双方向性ダイ
オード２は、単結晶ではなくポリシリコン膜で形成され
ているためツェナー波形が垂直に立ち上がった波形（以
下ハード波形と記す）ではなく傾斜した波形（以下ソフ
ト波形と記す）になりやすい。またＰ型領域１５は低濃
度の不純物層で形成されているためツェナー波形が抵抗
成分によりソフト波形となる。しかもＰ型領域１５上は
絶縁膜で被覆されており、低濃度のＰ型層の表面は一部
反転し、Ｐ型領域１５とＮ+ 型領域１６との接合部の空
乏層の広がりは大きくなる。したがって、縦方向に形成
された接合部の表面部と内部で空乏層幅が異なり、ツェ
ナー波形がソフト波形となる。このために、蓄積された
静電気により流れるツェナー電流値が異なるとき、ツェ
ナー耐圧値も異なるため、ゲート定格に対して大きなマ
ージンでツェナー耐圧規格を設計しなければならず、Ｅ
ＳＤ耐量を高くすることが難しかった。従って、本発明
はこのような事情に鑑みなされたもので、従来と同一工
程数で双方向性ダイオードのツェナー耐圧を容易に制御
でき、且つ、ツェナー波形もハード波形に近付けること
ができる半導体装置を提供することを目的とする。
では、ＭＯＳＦＥＴ１のＰ型ベース領域８及びＮ+ 型ソ
ース領域１０を形成するときのイオン注入で双方向性ダ
イオード２のＰ型領域１５及びＮ+ 型領域１６を形成し
ている。そのため、イオン注入の条件は、ＭＯＳＦＥＴ
１の特性を決めるためのものであり、その結果、双方向
性ダイオード２のツェナー耐圧は一義的に決定されるた
め、工程数を増やさずに任意のツェナー耐圧に制御する
ことはできないという問題があった。また双方向性ダイ
オード２は、単結晶ではなくポリシリコン膜で形成され
ているためツェナー波形が垂直に立ち上がった波形（以
下ハード波形と記す）ではなく傾斜した波形（以下ソフ
ト波形と記す）になりやすい。またＰ型領域１５は低濃
度の不純物層で形成されているためツェナー波形が抵抗
成分によりソフト波形となる。しかもＰ型領域１５上は
絶縁膜で被覆されており、低濃度のＰ型層の表面は一部
反転し、Ｐ型領域１５とＮ+ 型領域１６との接合部の空
乏層の広がりは大きくなる。したがって、縦方向に形成
された接合部の表面部と内部で空乏層幅が異なり、ツェ
ナー波形がソフト波形となる。このために、蓄積された
静電気により流れるツェナー電流値が異なるとき、ツェ
ナー耐圧値も異なるため、ゲート定格に対して大きなマ
ージンでツェナー耐圧規格を設計しなければならず、Ｅ
ＳＤ耐量を高くすることが難しかった。従って、本発明
はこのような事情に鑑みなされたもので、従来と同一工
程数で双方向性ダイオードのツェナー耐圧を容易に制御
でき、且つ、ツェナー波形もハード波形に近付けること
ができる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記課題を解
決するために提案されたもので、半導体基板に形成した
電界効果型トランジスタのゲート・ソース間に、半導体
基板上の絶縁膜中に形成した一導電型領域と他導電型領
域とを含む双方向性ダイオードを接続した半導体装置に
おいて、ダイオードの他導電型領域の中央部に高濃度領
域を形成したことを特徴とする半導体装置を提供する。
また、高濃度一導電型半導体基板上に一導電型ドレイン
領域を形成し、この領域上にフィールド絶縁膜とゲート
絶縁膜とを形成する工程と、フィールド絶縁膜及びゲー
ト絶縁膜上にポリシリコン膜を被覆し、このポリシリコ
ン膜を選択的にエッチングして、フィールド絶縁膜上に
ポリシリコンブロックとゲート絶縁膜上にゲート電極と
を同時に形成する工程と、ブロックに他導電型領域とド
レイン領域に他導電型ベース領域とを同時に形成する工
程と、ブロックの他導電型領域の中央部に高濃度他導電
型領域とベース領域の中央部に高濃度他導電型ベースコ
ンタクト領域とを選択的に同時に形成する工程と、ブロ
ックの他導電型領域の両端部に高濃度一導電型領域とベ
ース領域に高濃度一導電型ソース領域とを同時に形成す
る工程とを含む電界効果型トランジスタのゲート・ソー
ス間にブロックに形成された双方向性ダイオードを接続
した半導体装置の製造方法を提供する。また、上記の半
導体装置の製造方法において、ブロックの高濃度他導電
型領域の長さ寸法によりダイオードのツェナー耐圧を制
御することを特徴とする。
決するために提案されたもので、半導体基板に形成した
電界効果型トランジスタのゲート・ソース間に、半導体
基板上の絶縁膜中に形成した一導電型領域と他導電型領
域とを含む双方向性ダイオードを接続した半導体装置に
おいて、ダイオードの他導電型領域の中央部に高濃度領
域を形成したことを特徴とする半導体装置を提供する。
また、高濃度一導電型半導体基板上に一導電型ドレイン
領域を形成し、この領域上にフィールド絶縁膜とゲート
絶縁膜とを形成する工程と、フィールド絶縁膜及びゲー
ト絶縁膜上にポリシリコン膜を被覆し、このポリシリコ
ン膜を選択的にエッチングして、フィールド絶縁膜上に
ポリシリコンブロックとゲート絶縁膜上にゲート電極と
を同時に形成する工程と、ブロックに他導電型領域とド
レイン領域に他導電型ベース領域とを同時に形成する工
程と、ブロックの他導電型領域の中央部に高濃度他導電
型領域とベース領域の中央部に高濃度他導電型ベースコ
ンタクト領域とを選択的に同時に形成する工程と、ブロ
ックの他導電型領域の両端部に高濃度一導電型領域とベ
ース領域に高濃度一導電型ソース領域とを同時に形成す
る工程とを含む電界効果型トランジスタのゲート・ソー
ス間にブロックに形成された双方向性ダイオードを接続
した半導体装置の製造方法を提供する。また、上記の半
導体装置の製造方法において、ブロックの高濃度他導電
型領域の長さ寸法によりダイオードのツェナー耐圧を制
御することを特徴とする。
【０００７】
【作用】上記の手段によれば、ＭＯＳＦＥＴのＰ+ ベー
スコンタクト領域形成時に、レジストをマスクとして、
双方向性ダイオードのＰ型領域の中央部に開口された窓
にも同時にイオン注入してＰ+ 型領域を形成するので、
従来からの工程数でマスクの開口窓寸法を変えることに
よりＰ+ 型領域の寸法を制御でき、その結果、ツェナー
耐圧を容易に制御できる。また、双方向性ダイオードの
Ｐ型領域の中央部にＰ+ 型領域を形成するので、Ｐ型領
域の抵抗がＰ+ 領域により低抵抗化してツェナー波形の
抵抗成分が減少すると共に、Ｐ型領域とＮ+ 型領域との
接合部で生じる空乏層の伸びがＰ+ 型領域で止まるため
縦方向に形成した接合部の表面部と内部とで空乏層幅が
変わらず、ツェナー波形をハード波形に近付けることが
できる。
スコンタクト領域形成時に、レジストをマスクとして、
双方向性ダイオードのＰ型領域の中央部に開口された窓
にも同時にイオン注入してＰ+ 型領域を形成するので、
従来からの工程数でマスクの開口窓寸法を変えることに
よりＰ+ 型領域の寸法を制御でき、その結果、ツェナー
耐圧を容易に制御できる。また、双方向性ダイオードの
Ｐ型領域の中央部にＰ+ 型領域を形成するので、Ｐ型領
域の抵抗がＰ+ 領域により低抵抗化してツェナー波形の
抵抗成分が減少すると共に、Ｐ型領域とＮ+ 型領域との
接合部で生じる空乏層の伸びがＰ+ 型領域で止まるため
縦方向に形成した接合部の表面部と内部とで空乏層幅が
変わらず、ツェナー波形をハード波形に近付けることが
できる。
【０００８】
【実施例】以下に、本発明の実施例を図１及び図２を参
照して説明する。尚、図１及び図２において、図３と同
一のものは同一符号を以て示し、図１の構成については
重複した説明を省略する。先ず構成を説明すると、図１
において図３と異なる点は双方向性ダイオード２２の構
成においてＰ型領域２５の中央部にＰ+ 型領域２５ａを
形成していることである。
照して説明する。尚、図１及び図２において、図３と同
一のものは同一符号を以て示し、図１の構成については
重複した説明を省略する。先ず構成を説明すると、図１
において図３と異なる点は双方向性ダイオード２２の構
成においてＰ型領域２５の中央部にＰ+ 型領域２５ａを
形成していることである。
【０００９】次いで半導体装置の製造工程の一例を図２
の（Ａ）〜（Ｆ）を用いて説明する。尚、以下の説明に
おいて（Ａ）〜（Ｂ）の各項目記号は、図２の（Ａ）〜
（Ｆ）のそれぞれに対応する。 （Ａ）Ｎ+ 型半導体基板３上にＮ型エピタキシャル層を
成長させてドレイン領域４を形成した後、このドレイン
領域４の表面に熱酸化法によりフィールド絶縁膜５を形
成し、このフィールド絶縁膜５をフォトグラフィ法及び
エッチング法により選択的に除去した後、ドレイン領域
４の露呈された表面に熱酸化法によりゲート絶縁膜６を
形成する。 （Ｂ）これらの絶縁膜５，６の上面に破線で示すポリシ
リコン膜２３を被覆した後、このポリシリコン膜２３を
フォトグラフィ法及びエッチング法により選択的に除去
してフィールド絶縁膜５上にポリシリコンブロック２４
とゲート絶縁膜６上にゲート電極７を残す。このゲート
電極７は、フォトグラフィ法によりレジスト膜をマスク
として、リンをイオン注入して低抵抗化しておく。 （Ｃ）ゲート電極７をマスクとして、ゲート絶縁膜６を
エッチングして開口された窓にボロンをイオン注入して
Ｐ型ベース領域８を形成すると同時に、ポリシリコンブ
ロック２４上全面にもボロンをイオン注入してＰ型領域
２５を形成する。 （Ｄ）フォトグラフィ法によりレジスト膜をマスクとし
て、ベース領域８の上面中央部に開口された窓に高濃度
のボロンをイオン注入してＰ+ 型ベースコンタクト領域
９を形成すると同時に、Ｐ型領域２５の上面中央部に開
口された窓にも高濃度のボロンをイオン注入してＰ+ 型
領域２５ａを形成する。尚、Ｐ型領域２５の上面中央部
の窓の開口寸法（ブロック２４の長さ方向）を制御し
て、所定のツェナー耐圧を得る。 （Ｅ）フォトグラフィ法により選択的にベースコンタク
ト領域９の上面を被覆したレジスト膜とゲート電極７を
マスクとして、開口された窓に砒素をイオン注入してＮ
+ ソース領域１０を形成すると同時に、フォトグラフィ
法によりＰ型領域２５の上面を被覆したレジスト膜をマ
スクとして、Ｐ型領域２５両端部の開口された窓にも砒
素をイオン注入してＮ+ 型領域１６を形成する。。 （Ｆ）以上の工程を終了した半導体基板３の上面にＣＶ
Ｄ法により層間絶縁膜１１を堆積し、フォトグラフィ法
及びエッチング法によりＭＯＳＦＥＴ１のソース領域１
０，ベースコンタクト領域９及びゲート電極７上と双方
向性ダイオード２２のＮ+ 型領域１６上との層間絶縁膜
１１にコンタクト窓を開口した後、その半導体基板３の
上面に真空蒸着によりアルミニウム膜を被覆し、このア
ルミニウム膜をフォトグラフィ法及びエッチング法によ
り選択的に除去して、ソース領域１０及びベースコンタ
クト領域９と電気的に接続するソース配線１２と、ゲー
ト電極７と電気的に接続されるゲート配線１３を形成す
るとともに、ソース配線１０をＮ+ 型領域１６の一方に
電気的に接続し，ゲート配線１３をＮ+ 型領域１６の他
方に電気的に接続する。 以上の製造工程を経ることによりＭＯＳＦＥＴ１とソー
ス−ゲート間に接続された双方向性ダイオード２２で構
成される半導体装置の主要部が完成する。
の（Ａ）〜（Ｆ）を用いて説明する。尚、以下の説明に
おいて（Ａ）〜（Ｂ）の各項目記号は、図２の（Ａ）〜
（Ｆ）のそれぞれに対応する。 （Ａ）Ｎ+ 型半導体基板３上にＮ型エピタキシャル層を
成長させてドレイン領域４を形成した後、このドレイン
領域４の表面に熱酸化法によりフィールド絶縁膜５を形
成し、このフィールド絶縁膜５をフォトグラフィ法及び
エッチング法により選択的に除去した後、ドレイン領域
４の露呈された表面に熱酸化法によりゲート絶縁膜６を
形成する。 （Ｂ）これらの絶縁膜５，６の上面に破線で示すポリシ
リコン膜２３を被覆した後、このポリシリコン膜２３を
フォトグラフィ法及びエッチング法により選択的に除去
してフィールド絶縁膜５上にポリシリコンブロック２４
とゲート絶縁膜６上にゲート電極７を残す。このゲート
電極７は、フォトグラフィ法によりレジスト膜をマスク
として、リンをイオン注入して低抵抗化しておく。 （Ｃ）ゲート電極７をマスクとして、ゲート絶縁膜６を
エッチングして開口された窓にボロンをイオン注入して
Ｐ型ベース領域８を形成すると同時に、ポリシリコンブ
ロック２４上全面にもボロンをイオン注入してＰ型領域
２５を形成する。 （Ｄ）フォトグラフィ法によりレジスト膜をマスクとし
て、ベース領域８の上面中央部に開口された窓に高濃度
のボロンをイオン注入してＰ+ 型ベースコンタクト領域
９を形成すると同時に、Ｐ型領域２５の上面中央部に開
口された窓にも高濃度のボロンをイオン注入してＰ+ 型
領域２５ａを形成する。尚、Ｐ型領域２５の上面中央部
の窓の開口寸法（ブロック２４の長さ方向）を制御し
て、所定のツェナー耐圧を得る。 （Ｅ）フォトグラフィ法により選択的にベースコンタク
ト領域９の上面を被覆したレジスト膜とゲート電極７を
マスクとして、開口された窓に砒素をイオン注入してＮ
+ ソース領域１０を形成すると同時に、フォトグラフィ
法によりＰ型領域２５の上面を被覆したレジスト膜をマ
スクとして、Ｐ型領域２５両端部の開口された窓にも砒
素をイオン注入してＮ+ 型領域１６を形成する。。 （Ｆ）以上の工程を終了した半導体基板３の上面にＣＶ
Ｄ法により層間絶縁膜１１を堆積し、フォトグラフィ法
及びエッチング法によりＭＯＳＦＥＴ１のソース領域１
０，ベースコンタクト領域９及びゲート電極７上と双方
向性ダイオード２２のＮ+ 型領域１６上との層間絶縁膜
１１にコンタクト窓を開口した後、その半導体基板３の
上面に真空蒸着によりアルミニウム膜を被覆し、このア
ルミニウム膜をフォトグラフィ法及びエッチング法によ
り選択的に除去して、ソース領域１０及びベースコンタ
クト領域９と電気的に接続するソース配線１２と、ゲー
ト電極７と電気的に接続されるゲート配線１３を形成す
るとともに、ソース配線１０をＮ+ 型領域１６の一方に
電気的に接続し，ゲート配線１３をＮ+ 型領域１６の他
方に電気的に接続する。 以上の製造工程を経ることによりＭＯＳＦＥＴ１とソー
ス−ゲート間に接続された双方向性ダイオード２２で構
成される半導体装置の主要部が完成する。
【００１０】以上で説明したように、Ｐ+ ベースコンタ
クト領域９を形成するとき、従来は双方向性ダイオード
のＰ型領域をレジスト膜で全面被覆していたが、本発明
の半導体装置では、Ｐ型領域２５の中央部にレジスト膜
の開口された窓を設けることによって、この窓に同時に
高濃度のボロンがイオン注入されてＰ+ 型領域２５ａが
形成されるので、従来からの工程数を増やすことなく、
マスクの開口窓の寸法を変えることによりＰ+ 型領域２
５ａの寸法を制御でき、その結果、双方向性ダイード２
２のツェナー耐圧を容易に制御できる。また、このよう
にして形成された双方向性ダイオード２２は、Ｐ型領域
２５の中央部に濃度の高いＰ+ 型領域２５ａを形成する
ことにより、Ｐ型領域２５の抵抗がＰ+ 領域２５ａによ
り低抵抗化してツェナー波形の抵抗成分が減少すると共
に、Ｐ型領域２５とＮ+ 領域１６との接合部で生じる空
乏層の伸びがＰ+ 型領域２５ａで止まるため縦方向に形
成された接合部の表面部と内部とで空乏層幅が変わら
ず、ポリシリコン膜で形成しているにもかかわらず、ツ
ェナー波形をハード波形に近付けることが可能となる。
したがって、電流量の変化に対してツェナー耐圧値はほ
ぼ一定となり、ゲート定格から小さなマージンでツェナ
ー耐圧規格を設計でき、ＥＳＤ耐量の高い半導体装置を
提供することができる。なお、上記実施例では双方向性
ダイオード２２の接合部の数を片方向１個で説明したが
１個に限るものではなく、必要に応じて複数個でもよ
い。また、一導電型としてＰ型及び他導電型としてＮ型
で説明したが、一導電型としてＮ型及び他導電型として
Ｐ型であってもよい。また、ＭＯＳＦＥＴ１のゲート電
極７と双方向性ダイオード２２のＮ+ 型領域の他方とを
アルミニウムのゲート配線で電気的に接続したもので説
明しているが、双方向性ダイオード２２を構成するブロ
ック２４とゲート電極７を形成するときブロック２４の
Ｎ+ 型領域１６の他方側となる側をゲート電極７とポリ
シリコン膜で接続してもよい。また、ＭＯＳＦＥＴ１と
して縦型電界効果トランジスタで説明したが、縦型に限
るものではない。
クト領域９を形成するとき、従来は双方向性ダイオード
のＰ型領域をレジスト膜で全面被覆していたが、本発明
の半導体装置では、Ｐ型領域２５の中央部にレジスト膜
の開口された窓を設けることによって、この窓に同時に
高濃度のボロンがイオン注入されてＰ+ 型領域２５ａが
形成されるので、従来からの工程数を増やすことなく、
マスクの開口窓の寸法を変えることによりＰ+ 型領域２
５ａの寸法を制御でき、その結果、双方向性ダイード２
２のツェナー耐圧を容易に制御できる。また、このよう
にして形成された双方向性ダイオード２２は、Ｐ型領域
２５の中央部に濃度の高いＰ+ 型領域２５ａを形成する
ことにより、Ｐ型領域２５の抵抗がＰ+ 領域２５ａによ
り低抵抗化してツェナー波形の抵抗成分が減少すると共
に、Ｐ型領域２５とＮ+ 領域１６との接合部で生じる空
乏層の伸びがＰ+ 型領域２５ａで止まるため縦方向に形
成された接合部の表面部と内部とで空乏層幅が変わら
ず、ポリシリコン膜で形成しているにもかかわらず、ツ
ェナー波形をハード波形に近付けることが可能となる。
したがって、電流量の変化に対してツェナー耐圧値はほ
ぼ一定となり、ゲート定格から小さなマージンでツェナ
ー耐圧規格を設計でき、ＥＳＤ耐量の高い半導体装置を
提供することができる。なお、上記実施例では双方向性
ダイオード２２の接合部の数を片方向１個で説明したが
１個に限るものではなく、必要に応じて複数個でもよ
い。また、一導電型としてＰ型及び他導電型としてＮ型
で説明したが、一導電型としてＮ型及び他導電型として
Ｐ型であってもよい。また、ＭＯＳＦＥＴ１のゲート電
極７と双方向性ダイオード２２のＮ+ 型領域の他方とを
アルミニウムのゲート配線で電気的に接続したもので説
明しているが、双方向性ダイオード２２を構成するブロ
ック２４とゲート電極７を形成するときブロック２４の
Ｎ+ 型領域１６の他方側となる側をゲート電極７とポリ
シリコン膜で接続してもよい。また、ＭＯＳＦＥＴ１と
して縦型電界効果トランジスタで説明したが、縦型に限
るものではない。
【００１１】
【発明の効果】本発明によれば、ＭＯＳＦＥＴのＰ+ 型
ベースコンタクト領域形成時に双方向性ダイオードのＰ
型領域の中央部にＰ+ 型領域を形成したので、工程数を
増やすことなくツェナー耐圧を容易に制御可能となり、
コストの低い半導体装置を提供できるとともに、双方向
性ダイオードをポリシリコン膜で形成しているにもかか
わらず、ツェナー波形がハード波形に近付くので、電流
量の変化に対してツェナー耐圧値はほぼ一定となり、ゲ
ート定格から小さなマージンでツェナー耐圧規格を設計
でき、ＥＳＤ耐量の高い半導体装置を提供できる。
ベースコンタクト領域形成時に双方向性ダイオードのＰ
型領域の中央部にＰ+ 型領域を形成したので、工程数を
増やすことなくツェナー耐圧を容易に制御可能となり、
コストの低い半導体装置を提供できるとともに、双方向
性ダイオードをポリシリコン膜で形成しているにもかか
わらず、ツェナー波形がハード波形に近付くので、電流
量の変化に対してツェナー耐圧値はほぼ一定となり、ゲ
ート定格から小さなマージンでツェナー耐圧規格を設計
でき、ＥＳＤ耐量の高い半導体装置を提供できる。
【図１】 本発明の一実施例の半導体装置の断面図
【図２】 図１に示す半導体装置の製造工程を示す主要
部の断面図
部の断面図
【図３】 従来の半導体装置の断面図
Ｇ ゲート Ｓ ソース １ 電界効果型トランジスタ（ＭＯＳＦＥＴ） ３ Ｎ+ 型半導体基板 ４ Ｎ型ドレイン領域 ５ フィールド絶縁膜 ６ ゲート絶縁膜 ７ ゲート電極 ８ Ｐ型ベース領域 ９ Ｐ+ 型ベースコンタクト領域 １０ Ｎ+ 型ソース領域 １１ 層間絶縁膜 １６ Ｎ+ 型領域 ２２ 双方向性ダイオード ２３ ポリシリコン膜 ２４ ポリシリコンブロック ２５ Ｐ型領域 ２５ａ Ｐ+ 型領域
Claims (3)
- 【請求項１】半導体基板に形成した電界効果型トランジ
スタのゲート・ソース間に、前記半導体基板上の絶縁膜
中に形成した一導電型領域と他導電型領域とを含む双方
向性ダイオードを接続した半導体装置において、 前記ダイオードの他導電型領域の中央部に高濃度領域を
形成したことを特徴とする半導体装置。 - 【請求項２】高濃度一導電型半導体基板上に一導電型ド
レイン領域を形成し、この領域上にフィールド絶縁膜と
ゲート絶縁膜とを形成する工程と、 前記フィールド絶縁膜及びゲート絶縁膜上にポリシリコ
ン膜を被覆し、このポリシリコン膜を選択的にエッチン
グして、前記フィールド絶縁膜上にポリシリコンブロッ
クと前記ゲート絶縁膜上にゲート電極とを同時に形成す
る工程と、 前記ブロックに他導電型領域と前記ドレイン領域に他導
電型ベース領域とを同時に形成する工程と、 前記ブロックの他導電型領域の中央部に高濃度他導電型
領域と前記ベース領域の中央部に高濃度他導電型ベース
コンタクト領域とを選択的に同時に形成する工程と、 前記ブロックの他導電型領域の両端部に高濃度一導電型
領域と前記ベース領域に高濃度一導電型ソース領域とを
同時に形成する工程とを含む電界効果型トランジスタの
ゲート・ソース間に前記ブロックに形成された双方向性
ダイオードを接続した半導体装置の製造方法。 - 【請求項３】前記ブロックの高濃度他導電型領域の長さ
寸法により前記ダイオードのツェナー耐圧を制御するこ
とを特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19326995A JP3489602B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19326995A JP3489602B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945905A true JPH0945905A (ja) | 1997-02-14 |
| JP3489602B2 JP3489602B2 (ja) | 2004-01-26 |
Family
ID=16305136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19326995A Expired - Fee Related JP3489602B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3489602B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945912A (ja) * | 1995-07-31 | 1997-02-14 | Nec Corp | 半導体装置およびその製造方法 |
| JP2002094062A (ja) * | 2000-07-12 | 2002-03-29 | Denso Corp | 半導体装置の製造方法 |
| US6365938B2 (en) * | 1998-09-16 | 2002-04-02 | Samsung Electronics Co., Ltd. | Integrated circuit devices that use antiparallel diodes to reduce damage during plasma processing |
| KR100331540B1 (ko) * | 2000-06-23 | 2002-04-06 | 김덕중 | 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를포함하는 모스형 반도체 소자 |
| JP2006024601A (ja) * | 2004-07-06 | 2006-01-26 | Seiko Instruments Inc | 電界効果型ｍｏｓトランジスタ |
| US9142463B2 (en) | 2010-01-29 | 2015-09-22 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP5867623B2 (ja) * | 2012-11-08 | 2016-02-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN106298681A (zh) * | 2015-06-02 | 2017-01-04 | 北大方正集团有限公司 | 一种mosfet器件及其制作方法 |
| CN106298940A (zh) * | 2016-08-30 | 2017-01-04 | 西安龙腾新能源科技发展有限公司 | Vdmos集成esd结构的制备方法 |
| CN116825850A (zh) * | 2023-08-25 | 2023-09-29 | 江苏应能微电子股份有限公司 | 一种集成esd保护器件的分离栅沟槽mos器件及工艺 |
-
1995
- 1995-07-28 JP JP19326995A patent/JP3489602B2/ja not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945912A (ja) * | 1995-07-31 | 1997-02-14 | Nec Corp | 半導体装置およびその製造方法 |
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| US6664140B2 (en) | 1998-09-16 | 2003-12-16 | Samsung Electronics Co., Ltd. | Methods for fabricating integrated circuit devices using antiparallel diodes to reduce damage during plasma processing |
| KR100331540B1 (ko) * | 2000-06-23 | 2002-04-06 | 김덕중 | 게이트와 에미터 사이의 정전기 방지를 위한 다이오드를포함하는 모스형 반도체 소자 |
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| US9142463B2 (en) | 2010-01-29 | 2015-09-22 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP5867623B2 (ja) * | 2012-11-08 | 2016-02-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US9368613B2 (en) | 2012-11-08 | 2016-06-14 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| CN106298681A (zh) * | 2015-06-02 | 2017-01-04 | 北大方正集团有限公司 | 一种mosfet器件及其制作方法 |
| CN106298681B (zh) * | 2015-06-02 | 2019-03-29 | 北大方正集团有限公司 | 一种mosfet器件及其制作方法 |
| CN106298940A (zh) * | 2016-08-30 | 2017-01-04 | 西安龙腾新能源科技发展有限公司 | Vdmos集成esd结构的制备方法 |
| CN116825850A (zh) * | 2023-08-25 | 2023-09-29 | 江苏应能微电子股份有限公司 | 一种集成esd保护器件的分离栅沟槽mos器件及工艺 |
| CN116825850B (zh) * | 2023-08-25 | 2023-11-17 | 江苏应能微电子股份有限公司 | 一种集成esd保护器件的分离栅沟槽mos器件及工艺 |
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|---|---|
| JP3489602B2 (ja) | 2004-01-26 |
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