JPS6038878A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPS6038878A JPS6038878A JP58146344A JP14634483A JPS6038878A JP S6038878 A JPS6038878 A JP S6038878A JP 58146344 A JP58146344 A JP 58146344A JP 14634483 A JP14634483 A JP 14634483A JP S6038878 A JPS6038878 A JP S6038878A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 30
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/435—Resistive materials for field effect devices, e.g. resistive gate for MOSFET or MESFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＭＩＳ半導体装置に関し、特に高耐圧化を図っ
たＭＩＳ型半導体装置に関するものである。
たＭＩＳ型半導体装置に関するものである。
高耐圧化を図ったＭＩＳＷ）ランジスタ、特にＭＩＳ型
電界効果トランジスタ等の半導体装置として、オフセッ
トゲート構造、スタックドゲート構造、高不純物濃度の
ドレイン層の周辺をこれよりも低不純物濃度でかつ同一
導電型の拡散層で囲んだ二重拡散形式のドレイン層構造
など種々の構造のものが考えられる。しかしながら、こ
れら種々の構造では、高耐圧は得られても製造プロセス
が複雑であり作業工程が多くｌよるという問題がある。
電界効果トランジスタ等の半導体装置として、オフセッ
トゲート構造、スタックドゲート構造、高不純物濃度の
ドレイン層の周辺をこれよりも低不純物濃度でかつ同一
導電型の拡散層で囲んだ二重拡散形式のドレイン層構造
など種々の構造のものが考えられる。しかしながら、こ
れら種々の構造では、高耐圧は得られても製造プロセス
が複雑であり作業工程が多くｌよるという問題がある。
このため本発明者は先に製造プロセスの簡易化を図った
高耐圧ＭＩＳ型半導体装置を開発している。例えば特開
昭５２−１３１４８３号公報で開示されるＭＩＳ型半導
体装置はその一つであり、ソース層、ドレイン層とチャ
ンネル部の間に厚膜の選択酸化膜を夫々形成すると共に
、選択酸化膜下にソース層、ドレイン層と同一導電型で
かつ不純物濃度の小さいドレイン領域を形成し、更にゲ
ート電極を選択絶縁膜上に延在させるように構成したも
のである。この構成によれば、従来のＭＩＳ型半導体装
置の製造プロセスを殆んどそのまま利用して構成でき製
造プロセスの簡易化を図ると共に比較的良好な高耐圧特
性が得られている。
高耐圧ＭＩＳ型半導体装置を開発している。例えば特開
昭５２−１３１４８３号公報で開示されるＭＩＳ型半導
体装置はその一つであり、ソース層、ドレイン層とチャ
ンネル部の間に厚膜の選択酸化膜を夫々形成すると共に
、選択酸化膜下にソース層、ドレイン層と同一導電型で
かつ不純物濃度の小さいドレイン領域を形成し、更にゲ
ート電極を選択絶縁膜上に延在させるように構成したも
のである。この構成によれば、従来のＭＩＳ型半導体装
置の製造プロセスを殆んどそのまま利用して構成でき製
造プロセスの簡易化を図ると共に比較的良好な高耐圧特
性が得られている。
しかしながら本発明者が更に検討したところ、前記構造
のものではスケールダウンを進めて素子の微細化を高め
ていった場合に耐圧はゲート絶縁膜の耐圧で決定され、
十分満足できる耐圧が得難いという問題点が生ずること
が明らかとなった。
のものではスケールダウンを進めて素子の微細化を高め
ていった場合に耐圧はゲート絶縁膜の耐圧で決定され、
十分満足できる耐圧が得難いという問題点が生ずること
が明らかとなった。
また、選択酸化膜の下に形成した領域の不純物濃度を増
大するとゲート破壊が生じ易く、濃度が低いと電流の低
下が生じるという問題も明らかとされた。
大するとゲート破壊が生じ易く、濃度が低いと電流の低
下が生じるという問題も明らかとされた。
本発明の目的は高耐圧特性が得られると共に製造プロセ
スの簡易化を図ったＭＩＳ型半導体装置を提供すること
にある。
スの簡易化を図ったＭＩＳ型半導体装置を提供すること
にある。
また本発明の目的はスケールダウンによっても高耐圧特
性を維持することができ、素子の微細化を達成できるＭ
ＩＳ型半導体装置を提供することにある。
性を維持することができ、素子の微細化を達成できるＭ
ＩＳ型半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ゲート電極である多結晶シリコン層と一体の
多結晶シリコン層をドレイン領域の周囲に延在させ、こ
のドレイン領域を囲むシリコン層を直接又は容量を介し
℃ドレイン領域に結合した構成とすることにより、耐圧
の向上を図ると共に素子の微細化を図り、かつ一方では
製造プロセスの容易化を達成するものである。
多結晶シリコン層をドレイン領域の周囲に延在させ、こ
のドレイン領域を囲むシリコン層を直接又は容量を介し
℃ドレイン領域に結合した構成とすることにより、耐圧
の向上を図ると共に素子の微細化を図り、かつ一方では
製造プロセスの容易化を達成するものである。
第１図ないし第２図は本発明をＭＯ８型電界効果トラン
ジスタ（ＭＯＳＦＥＴ）Ｋ適用した実施例であり、第１
図（Ａ）〜（Ｄ）は本実施例を製造工程順に示す図、第
２図はその模式的な平面図である。
ジスタ（ＭＯＳＦＥＴ）Ｋ適用した実施例であり、第１
図（Ａ）〜（Ｄ）は本実施例を製造工程順に示す図、第
２図はその模式的な平面図である。
先ず、第１図（Ａ）のようにＮ型シリコン基板１の主面
上にフィールド絶縁膜２とゲート絶縁膜３を常法によっ
て形成した後に、全面に例えばＣＶＤ法によっ℃ノンド
ープ（イントリンシック）のｙｌ−’ ＩＪシリコン層
４を形成する。そし℃、ホトレジストを使用したホトリ
ソグラフィにより前記ポリシリコン層４とゲート絶縁膜
３を一体的にエツチングし、後述するチャンネル部上の
ゲート電極となる領域とドレイン領域の周辺部にのみポ
リシリコン層４．ゲート絶縁膜３を残存させる。なお、
ゲート絶縁膜３は後述する不純物導入をイオン打込みで
行うときは除去する必要はない。第２図にその平面形状
を示す。
上にフィールド絶縁膜２とゲート絶縁膜３を常法によっ
て形成した後に、全面に例えばＣＶＤ法によっ℃ノンド
ープ（イントリンシック）のｙｌ−’ ＩＪシリコン層
４を形成する。そし℃、ホトレジストを使用したホトリ
ソグラフィにより前記ポリシリコン層４とゲート絶縁膜
３を一体的にエツチングし、後述するチャンネル部上の
ゲート電極となる領域とドレイン領域の周辺部にのみポ
リシリコン層４．ゲート絶縁膜３を残存させる。なお、
ゲート絶縁膜３は後述する不純物導入をイオン打込みで
行うときは除去する必要はない。第２図にその平面形状
を示す。
次いで、同図（Ｂ）のように前記ポリシリコン層４をマ
スクとしてボロン等の不純物をシリコン基板１にイオン
打込みし、Ｐ型のソース領域５とドレイン領域６をポリ
シリコン層４に自己整合的に形成する。このとき、前記
ポリシリコン層４のうちのゲート電極となる領域中、ソ
ース領域５とドレイン領域６間のチャンネル部７上に位
置される部分のチャンネル幅方向に帯状に延在しゲート
をその左右の領域に２分する中央部８とこの中央部より
ソース領域５側に位置する領域つまりソース側部位９（
チャンネル長の方向にソース側から％〜％の帯状領域）
にホトレジストマスク１０を形成しておき、ポリシリコ
ンＲり４の中央部よりドレイン領域６側に位置し、かつ
ドレイン領域６を囲む領域つまりドレイン周辺部１１を
１）型の導電性にする一方中央部８とソース側部位９を
ノンドープの状態に保っている（第２図径照）っ次に、
同図（Ｃ）のように、前記ポリシリコン層４のソース側
部位９を除いて、即ちポリシリコン層４の中央部８やド
レイン周辺部１１更にはソース領域５．ドレイン領域６
上にホトレジストマスク１２を形成した上でリン等をイ
オン打込みする。
スクとしてボロン等の不純物をシリコン基板１にイオン
打込みし、Ｐ型のソース領域５とドレイン領域６をポリ
シリコン層４に自己整合的に形成する。このとき、前記
ポリシリコン層４のうちのゲート電極となる領域中、ソ
ース領域５とドレイン領域６間のチャンネル部７上に位
置される部分のチャンネル幅方向に帯状に延在しゲート
をその左右の領域に２分する中央部８とこの中央部より
ソース領域５側に位置する領域つまりソース側部位９（
チャンネル長の方向にソース側から％〜％の帯状領域）
にホトレジストマスク１０を形成しておき、ポリシリコ
ンＲり４の中央部よりドレイン領域６側に位置し、かつ
ドレイン領域６を囲む領域つまりドレイン周辺部１１を
１）型の導電性にする一方中央部８とソース側部位９を
ノンドープの状態に保っている（第２図径照）っ次に、
同図（Ｃ）のように、前記ポリシリコン層４のソース側
部位９を除いて、即ちポリシリコン層４の中央部８やド
レイン周辺部１１更にはソース領域５．ドレイン領域６
上にホトレジストマスク１２を形成した上でリン等をイ
オン打込みする。
これにより、ソース側部位９はＮ型の導電性とされる。
以下、同図（Ｄ）のように全面にリンシリケートガラス
（ＰＳＧ）膜等の層間絶縁膜１３を形成Ｉ７、コンタク
トホールな形成した上でアルミ配線を施し、ゲート、ソ
ース、ドレインの各コンタクト１４゜１５．１６を形成
ｉ−ル、ニドによりＰ Ｍ ＯＳ Ｆ Ｅ Ｔが構成さ
れる。この場合、チャンネル部上の多結晶シリコン層つ
まりゲート電極のうち真のゲートは前記ポリシリコン層
４のソース側部位９にょっ℃形成され、ドレイン周辺部
１１とはイントリンシックの中央部８を介してすなわち
高抵抗を介して接続されている。換言すれば高抵抗の中
央部８によっ１真のゲート９とトレイン周辺部１１とは
絶縁に近い状態とされている。
（ＰＳＧ）膜等の層間絶縁膜１３を形成Ｉ７、コンタク
トホールな形成した上でアルミ配線を施し、ゲート、ソ
ース、ドレインの各コンタクト１４゜１５．１６を形成
ｉ−ル、ニドによりＰ Ｍ ＯＳ Ｆ Ｅ Ｔが構成さ
れる。この場合、チャンネル部上の多結晶シリコン層つ
まりゲート電極のうち真のゲートは前記ポリシリコン層
４のソース側部位９にょっ℃形成され、ドレイン周辺部
１１とはイントリンシックの中央部８を介してすなわち
高抵抗を介して接続されている。換言すれば高抵抗の中
央部８によっ１真のゲート９とトレイン周辺部１１とは
絶縁に近い状態とされている。
以上の構成によればコンタクト１６を通してドレイン領
域６に所定のドレイン電圧が印加されると、ポリシリコ
ン層４のドレイン周辺部１１はドレイン領域６とゲート
絶縁膜３を介し又結合されている、すｌよりちゲート絶
縁膜３を誘電体とする容量を介して結合され又いること
から、ドレイン周辺部１１の電位が上り、この電位によ
ってチャンネル部７のドレイン側すなわちドレイン周辺
部１１下部に空乏層を生起させる。このため、ドレイン
周辺部ｌ】下部にドレイン領域６がらの空乏層が伸び易
くなるので接合耐圧を大きくし、ＭＯ８ＦＥＴ全体を高
耐圧化することができる。多結晶シリコンからなるゲー
ト電榛のうち真のゲートとし又働くソース側部位９には
ゲート電圧が印加されるが、多結晶シリコン層のうちド
レイン周辺部１１との間には高抵抗中央部８が介在され
ているため、絶縁状態を保ち両者間での相互干渉は殆ん
どない。
域６に所定のドレイン電圧が印加されると、ポリシリコ
ン層４のドレイン周辺部１１はドレイン領域６とゲート
絶縁膜３を介し又結合されている、すｌよりちゲート絶
縁膜３を誘電体とする容量を介して結合され又いること
から、ドレイン周辺部１１の電位が上り、この電位によ
ってチャンネル部７のドレイン側すなわちドレイン周辺
部１１下部に空乏層を生起させる。このため、ドレイン
周辺部ｌ】下部にドレイン領域６がらの空乏層が伸び易
くなるので接合耐圧を大きくし、ＭＯ８ＦＥＴ全体を高
耐圧化することができる。多結晶シリコンからなるゲー
ト電榛のうち真のゲートとし又働くソース側部位９には
ゲート電圧が印加されるが、多結晶シリコン層のうちド
レイン周辺部１１との間には高抵抗中央部８が介在され
ているため、絶縁状態を保ち両者間での相互干渉は殆ん
どない。
なお、ＭＯＳＦＥＴがオフ時のゲート、ドレイン間のリ
ーク電流が若干生じてもよいような素子用途の場合には
、第３図のようにドレインコンタク）１６Ａを介して或
いは直接的にドレイン領域６とドレイン周辺部１１とを
接続させ、ドレイン領域６に加えたドレイン電圧がその
ままドレイン周辺部１１に加えられるようにしてもよい
。この構成では、高抵抗中央部８を通してソース側部位
（ゲート）９とドレイン周辺部（ドレイン領域６）１１
０間に微小電流（リーク電流）が流れるが、前述と同様
に耐圧の向上が達成ゼきる。
ーク電流が若干生じてもよいような素子用途の場合には
、第３図のようにドレインコンタク）１６Ａを介して或
いは直接的にドレイン領域６とドレイン周辺部１１とを
接続させ、ドレイン領域６に加えたドレイン電圧がその
ままドレイン周辺部１１に加えられるようにしてもよい
。この構成では、高抵抗中央部８を通してソース側部位
（ゲート）９とドレイン周辺部（ドレイン領域６）１１
０間に微小電流（リーク電流）が流れるが、前述と同様
に耐圧の向上が達成ゼきる。
（１）ゲー）！極であるポリシリコン層のソース側部位
とドレイン周辺部との間に高抵抗の中央部を介在させた
上でドレイン周辺部を直接又は容量を介してドレイン領
域に結合しているので、ドレイン電圧によってドレイン
周辺部の電位を上げ、これにより耐圧の向上を達成でき
る。
とドレイン周辺部との間に高抵抗の中央部を介在させた
上でドレイン周辺部を直接又は容量を介してドレイン領
域に結合しているので、ドレイン電圧によってドレイン
周辺部の電位を上げ、これにより耐圧の向上を達成でき
る。
（２） ポリシリコン層のソース側部位をゲート絶縁膜
のうちの真のゲート部分として構成し、高抵抗の中央部
を介したドレイン周辺部で耐圧向上を図るようにしてい
るので、一層のポリシリコン層でスタックドゲート構造
と同様の構造を構成でき、これにより製造プロセスの増
大を防いで製造を容易化できる。
のうちの真のゲート部分として構成し、高抵抗の中央部
を介したドレイン周辺部で耐圧向上を図るようにしてい
るので、一層のポリシリコン層でスタックドゲート構造
と同様の構造を構成でき、これにより製造プロセスの増
大を防いで製造を容易化できる。
（３） ポリシリコン層のドレイン周辺部の作用により
接合耐圧を向上できるので、スケールダウンを進めた場
合にも耐圧の低下を抑止でき、素子の微細化、即ち高集
積化を達成できる。
接合耐圧を向上できるので、スケールダウンを進めた場
合にも耐圧の低下を抑止でき、素子の微細化、即ち高集
積化を達成できる。
（４） ポリシリコン層によって高電位接合の周辺は全
部被われることＫなるので、上部層からの汚染の影響を
受け難ぐ特性の安定化に有効となる。
部被われることＫなるので、上部層からの汚染の影響を
受け難ぐ特性の安定化に有効となる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものでは１．Ｃ＜、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。たとえば、Ｎ型Ｍ
Ｏ８ＦＥＴの場合には前述のＰ、Ｎを全℃逆にすればよ
い。また、ポリシリコン層のパターン形状もＭＯＳＦＥ
Ｔの形状に応じて種々に変更できる。
具体的に説明したが、本発明は上記実施例に限定される
ものでは１．Ｃ＜、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。たとえば、Ｎ型Ｍ
Ｏ８ＦＥＴの場合には前述のＰ、Ｎを全℃逆にすればよ
い。また、ポリシリコン層のパターン形状もＭＯＳＦＥ
Ｔの形状に応じて種々に変更できる。
以上の説明では主として本発明者によってなされた発明
をその背景となったＭ ＣＩ Ｓ Ｆ Ｅ Ｔに適用し
た場合につい℃説明したが、それに限定されるものでは
なく、ＭＩＳ型ＩＣ９ＣＭＩＳＩＣ等の種々のＭＩＳ型
半導体装置に適用することができる。
をその背景となったＭ ＣＩ Ｓ Ｆ Ｅ Ｔに適用し
た場合につい℃説明したが、それに限定されるものでは
なく、ＭＩＳ型ＩＣ９ＣＭＩＳＩＣ等の種々のＭＩＳ型
半導体装置に適用することができる。
第１図（Ａ）〜（Ｄ）は本発明の一実施例装置を製造工
程順に示す断面図、 第２図は模式的平面図、 第３図は変形例の断面図である。 １・・・半導体基板、３・・・ゲート絶縁膜、４・・・
ポリシリコン層、５・・・ソース領域、６・・・ドレイ
ン領域、７・・・チャンネル部、８・・・高抵抗中央部
、９・・・ソース側部位、１１・・・ドレイン周辺部、
１３・・・ＰＳＧ、１４．１５．１６・・・コンタクト
。 第 １ 図 （Ｂ） 第 １ 図 １） ト 第 ２１￥１ ／４ Ｚ″
程順に示す断面図、 第２図は模式的平面図、 第３図は変形例の断面図である。 １・・・半導体基板、３・・・ゲート絶縁膜、４・・・
ポリシリコン層、５・・・ソース領域、６・・・ドレイ
ン領域、７・・・チャンネル部、８・・・高抵抗中央部
、９・・・ソース側部位、１１・・・ドレイン周辺部、
１３・・・ＰＳＧ、１４．１５．１６・・・コンタクト
。 第 １ 図 （Ｂ） 第 １ 図 １） ト 第 ２１￥１ ／４ Ｚ″
Claims (1)
- 【特許請求の範囲】 １、ソース領域およびドレイン領域を形成した半導体基
板の主面上に形成したゲート絶縁膜上に、前記ソース領
域とドレイン領域の間のチャンネル部にゲート電極とし
ての多結晶シリコン層を形成し、この多結晶シリコン層
をドレイン領域周辺忙わたって延在せしめ、かつこの多
結晶シリコン層には前記チャンネル部上においてシリコ
ン層をソース側とドレイン側とに分離する高抵抗の中央
部を形成し、この中央部よりソース側の部位を真のゲー
ト電極として構成し、ドレイン側の部位を直接又は容量
を介してドレイン領域と結合したことを特徴とするＭＩ
Ｓ型半導体装置。 ２、 ドレイン側部位をドレイン領域のコンタクトに接
続してなる特許請求の範囲第２項記載のＭＩＳ型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146344A JPS6038878A (ja) | 1983-08-12 | 1983-08-12 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146344A JPS6038878A (ja) | 1983-08-12 | 1983-08-12 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038878A true JPS6038878A (ja) | 1985-02-28 |
Family
ID=15405577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146344A Pending JPS6038878A (ja) | 1983-08-12 | 1983-08-12 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038878A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0612111A1 (en) * | 1993-02-16 | 1994-08-24 | AT&T Corp. | Metal oxide semiconductor transistors having a polysilicon gate electrode with nonuniform doping in source-drain direction |
| US6188136B1 (en) * | 1996-06-26 | 2001-02-13 | Kabushiki Kaisha Toshiba | Semiconductor device including a wiring layer having a non-doped or high resistivity polycrystal silicon portion |
-
1983
- 1983-08-12 JP JP58146344A patent/JPS6038878A/ja active Pending
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