JPS60134466A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特にＭｌＳ型電界トランジ
スタを構成累子とする半導体装置およびその興造方法に
関するものである。

し背景技術〕 Ｍｉｓ型電界効果トランジスタ（ＭＩＳＦＥＴ）を回路
素子に用いている半導体装置では、個々のＭＩＳＦＥＴ
内で或いは相互のＭ　ｌ　Ｓ　ｌｉ’　Ｅ　Ｔ間でポリ
シリコンのゲートと、不純物Ｙドープさせたソース・ド
レイン領域とをダイレクトに接続することが考えられる
。例えば第１図に示す構成では、半導体基板１上に形成
したＮチャネルＭ　０　Ｓ　Ｆ　ＥＴＱ＋　のポリシリ
コンゲート２を、ＮチャネルＭＯ８ＦＥＴＱ、のソース
・ドレイン領域３の一部にダイレクトコンタクトした構
成を示している。

このコンタクトをとるために、ＭＩＳＦＥＴＱ、。

の例えばソース領域３上の絶縁膜４の一部にコンタクト
ホール５を形成しかつこのホール５を通してソース領域
３に高濃度のＮ型不純物をドーグしてＮ＋型のコンタク
ト領域６ケ形成し、その−ヒで他方のＮＭＯ８ＦＥＴＱ
、のゲート２Ｙ直接（ダイレクト）に接続した構成かと
られている。

ところで、前記したコンタクト領域６は拡散により形成
され（いるためにその深さＸｊ　がソース領域３の深ざ
よりも大きくなり易い。このためフィールド酸化膜７ｖ
挾んで配置されたＮＭＯ３ＦＥＴＱ、とこのコンタクト
領域７との間でリークＸ、が生じ易くなり、またコンタ
クト領域６とドレイン部９との間でｖｔｈの低下等によ
るリークＸ２が生じ易くなり、これらのリークによって
特性上の悪化が発生することが考えられる。

このリークを防止するためにコンタクト領域６とチャン
ネル部８との間隔寸法ａや、フィールド酸化膜７０寸法
すを大きく設定することが考えられる。更にコンタクト
領域６形成時のマスク合せ余裕を考慮して前記ａ、ｂ寸
法を更に大きなものにする必要がある。このため、ａ、
ｂ寸法により制約されて素子のスケールダウン、即ち微
細化が阻害され、高集積化が難しくなるという問題が生
じている。

し発明の目的〕 本発明の目的はコンタクト領域を不要とし、したがって
寸法上の制約を受けることなく素子の微細化Ｙ達成でき
かつ一部では特性を安定に保持することができる半導体
装置およびその製造方法を提供することにある。

また本発明の目的は工程数を大幅に増や丁ことなくしか
もコンタクトの信頼性を向上できる半導体装置の製造方
法を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述および添句図面からあきらかになるであ
ろう。

〔発明の概要１ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、ポリシリコンと不純物ドープ領域とにわたっ
てシリサイドメタルを形成し、これによりポリシリコン
と不純物ドープ領域との接続を行なうことにより、従来
のコンタクト領域を不要にし、このコンタクト領域に起
因される特性の不安定化および微細化の制約を解消する
ものである。

また、ポリシリコンのサイドウオールを除去した上でメ
タル膜形成、シリサイド化、メタル除去を行なうことに
より、ポリシリコンと不純物ドープ領域とをシリサイド
メタルにて接続するものである。

し実施例１〕 第２図ないし第４図は本発明の半導体装置の一実施例を
示す。第２図および第３図において１例えばＰ型の半導
体基板１１の主面上にはＮチャネルＭ　０　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ、Ａ　、Ｑ、　Ｂ　Ｙ互Ｋ　直５１　ｊ　ル方
向ニ配設しており両者はフィールド絶縁膜１２にて分離
されている。−万のＭＩＳＦＥＴＱ、にはゲート絶縁膜
１３上に形成したポリシリコンゲート１４と、Ｎ型不純
物をドープさせたソース・ドレイン領域１５とを有し、
他方のＭＩＳＦＥＴＱＢ　も同様にポリシリコンゲート
１６とソース・ドレイン領域１７とを有している。そし
て、−万のＭＩＳＦＥＴＱＡのポリシリコンゲート１４
はその一端部１４ａ’＆他方のＮ　Ｍ　０　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　ｎのソース・ドレイン領域】７上にまで延設
し、ここでソース・ドレイン領域１７にダイレクト接続
している。即ち、このソース・ドレイン領域１７上にポ
リシリコンゲート１４の側面のサイドウオーＡ／２１の
−部を開口マスクパターン１８を用いた開口プロセスに
より除去した前記ポリシリコンゲート１４の一端部が配
設される。そして、ソース・ドレイン領域１７０表面か
らポリシリコンゲート１４の上面および側面に形成され
たシリサイドメタル１９゜２０によってソース・ドレイ
ン領域１７とポリシリコンゲート１４との電気的な接続
が行なわれている。なお、コンタクト以外のポリシリコ
ンゲート１４，１６側面には酸化シリコン（Ｓｉｎ、）
からなるサイドウオール２１．２２が形成されている。

この構成は、例えば第４図に示すような回路として構成
される。ポリシリコンゲート１６上面には図外の素子に
接続されるシリサイドメタル２３が形成される。

次に前記構成の製造方法を第５図（２）〜（Ｔりにより
説明する。

先ず同図囚のように、Ｐ型半導体基板１１の主面上に酸
化シリコンからなるフィールド絶縁膜１２とゲート絶縁
膜１３とを形成し、更にポリシリコンのデポジションお
よびパターニング（エツチング）によりポリシリコンゲ
ート１４．１１’形成する。その上で、前記半導体基板
１１の上面に自己整合法によってＮ型不純物をイオン打
込みし、夫々ソース・ドレイン領域１５．１７を形成す
る。これにより、ＭＯ８ＦＥＴＱ、Ａ、ＱＢが夫々形成
される。

次いで一同図（Ｂｌのようにポリシリコンゲート１４．
１６の上面ないし側面に酸化シリコン膜２１Ａ、２２Ａ
′ｆｔ形成する。次いで図（ｑの様に、全面にＯＶＤ法
によりＳｉｎ、膜を形成した後、リアクティブ・イオン
・エツチング（ＲＩＥ）等によりポリシリコン１４．１
６の上面及びソース・ドレイン領域の酸化シリコン膜を
除去する。このときポリシリコン１４．１６の側面の酸
化シリコン膜は除去されずに残りサイドウオール２１゜
２２として構成する。その上で、同図（Ｄのようにサイ
ドウオール２１．２２の一部の選択エツチングを行１１
い、配線を必要とする箇所のサイドウオールをエツチン
グ除去する。この例では、ＭＯ８ＦＥＴＱＡのポリシリ
コンゲート１４のサイドウオール２１の一部である。こ
のポリシリコン１４のサイドウオール２１のエツチング
は前記ポリシリコンゲート１４とソース・ドレイン領域
１７との接続用開口１８として形成するものであり、こ
の開口１８の形成時にはこの開口１８に臨むポリシリコ
ンゲート１４の前記サイドウオール２１の一部をエツチ
ング除去し℃いる。

しかる上で、同図（Ｅｌのように全面にモリブデン（Ｍ
Ｏ）等の金属をデポジション形成してメタル層２４を形
成し、かつこれに熱処理をガロえる。これにより同図（
Ｆｌのようにメタル層２４とシリコンが接触する部位、
即ちポリシリコンゲート１６の上面、ポリシリコンゲー
ト１４の上面および側面一部、ソース・ドレイン領域１
７上の部位に夫々シリサイドメタル２３，１９，２０．
２５が形成される。特にポリシリコンゲート１４の側面
に形成されたシリサイドメタル２０によりポリシリコン
ゲート１４とソース・ドレイン領域１７は直接接続され
る。なお、ポリシリコンゲート１４とソース・ドレイン
領域１７との間にはゲート絶縁膜１３が存在しているが
、夫々で生成されるシリサイドメタルが互に突出して接
続されるブリッジ作用によって両者のシリサイドメタル
は連結した状態にされる。

次いで、これをメタルエツチング処理すれば、シリサイ
ド化でれていないメタル層２４がエツチング除去され、
シリサイドメタル２４，１９゜２０．２５のみが残され
て第２図に示した構成が完成される。このとき、前記ブ
リッジ部にマスクを設けてこの部位のメタルエツチング
を阻止し℃ポリシリコンゲート１４とソース・ドレイン
領域１７の接続を確保してもよい。

以上のようにして構成された半導体装置によれば、シリ
サイドメタル配線工程を殆んどそのまま利用してシリサ
イドメタルによるポリシリコンゲート１４とソース・ド
レイン領域１７のダイレクトコンタクトを実現できる。

また、シリサイドメタル１９．２０による接続であるた
めに接続抵抗が小さくかつその信頼性が高いと共に、コ
ンタクト領域を不要にでき、これに伴って生じる特性の
悪化も防止できる。

また、コンタクト領域を不要にしてＭＯ８ＦＥＴ相互間
やチャンネル部とのリーク等特性の悪化の心配がないの
で、第３図における開口１８とゲート１６との寸法ａ、
やフィールド絶縁膜１２の寸法す、を夫々小さくするこ
とかでき、素子の高集積化に有効となる。

（実施例２〕 第６図および第７図は本発明の他の実施例であり、１個
のＭＯ８ＦＥＴＱｃのポリシリコンゲート３４とソース
・ドレイン領域３５．特に本例ではソース領域３５ａと
をシリサイドメタル３６にて直接接続したものである。

即ち、第８図（５）のように−Ｐ型半導体基板３１の主
面上にゲート絶縁膜３３を弁してポリシリコンゲート３
４を形成した後にＮ型不純物をドープしてソース・ドレ
イン領域３５を形成する。そして、同図（Ｂｌのように
ＯＶＤ法によりＳｉｎ、膜を形成した後−ＲＩＥにより
ポリシリコンゲート３４の両側面と上面に酸化シリコン
（両側面はサイドウオール３７）３７Ａ膜を形成してお
く。

開口によりポリシリコンゲート３４の一部のサイドウオ
ール３７ケ同図（０１のようにエツチング除去する。そ
の上で、同図中のように全面にメタル層３９を形成しか
つこれをシリサイド化処理することによりソース領域３
５ａからポリシリコンゲート３４の一部側面ないし上面
にわたり（シリサイドメタル３６が形成される。

次いで、メタルのエツチングを行なうことにより、シリ
サイドメタル３６のみが残存され第６図。

第７図に示した半導体構造が形成される。

本実施例においてもコンタクト領域が不要にできること
から特性の悪化を防止でき信頼性を高めることができる
と共に製造を容易に行なうことができる。

また、コンタクト領域を不要にしてリーク等の特性悪化
の心配がないので、第７図におけるシリサイドメタル３
６の寸法についてはマスク合せ余裕を考慮する必要はな
く、寸法の低減を図つ℃素子の微細化が図り得る。

〔効果〕

（１）　ポリシリコンゲートのサイドウオールをエツチ
ング除去した上でポリシリコンゲートとソース・ドレイ
ン領域にわたってシリサイドメタルを形成して両者の接
続を行なっているので、従来のコンタクト領域Ｙ設ける
必要は１にく、リーク等の特性の悪化を生じることなく
高信頼度の接続構造を得ることかできる。

（２）コンタクト領域ケ設ける必要が７１’いので５Ｍ
ＯＳ　Ｆ　Ｅ　Ｔ相互間のリークやチャンネル部のリー
クか生じることはなく、シたかつ℃ソース・ドレイン領
域上の開口とゲートの寸法やフィールド絶縁膜の寸法等
を小さくでき、これにより素子の微細化を図ると共に高
集積化を達成できる。

（３）ポリシリコンゲートのサイドウオールをエツチン
グ除去する外の工程は従来のシリサイドメタル工程を殆
んどそのまま利用できるので一工程の簡易化を図り、製
造の容易化を達成できる。

（４）　コンタクト領域乞必要としないのでソース。

ドレイン領域を浅く形成でき、スケールダウンに適合で
きる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、シリサイド
メタルのメタルはＭ。

以外に白金（Ｐｉ）、　タングステン（Ｗ）’Ｙ用いて
もよい。また、シリサイドパターンは回路に応じて適宜
変更できる。

〔利用分野〕

以上の説明では王として本発明者によってなされた発明
Ｙその背景となった利用分野であるＭＯＳＦＥＴのゲー
トとソース・ドレイン領域との接続に適用した場合につ
いて説明したが、それに限定されるものではなく、バイ
ポーラ型トランジスタやその他の回路配線、例えはポリ
シリコンを配線材として抵抗やキャパシタ等の不純物ド
ープ領域に接続する場合などに適用できる。

【図面の簡単な説明】

第１図は従来構造の断面図− 第２図は本発明の第１実施例の断面図。 第３図はその平面図。 第４図は回路図、 第５図四〜（Ｆｌは製造工程を説明する断面図、第６図
は第２実施例の断面図。 第７図はその平面図、 第８１八１〜ＣＤ＋は製造工程を説明する断面図である
。 １１・・・半導体基板−１２・・・フィールド絶縁膜、
１３・・・ケート絶縁膜、１４・・・ポリシリコンゲー
ト。 １５・・・ソース・ドレイン領域、１６・・・ポリシリ
コンゲート、１７・・・ソース・ドレイン領域、１８・
・・開口、１９．２０・・・シリサイドメタル、２１゜
２２・・・サイドウオール、２３．２５・・・シリサイ
ドメタル、２４・・・メタル層、３１・・・半導体基板
。 ３３・・・ゲート絶縁膜、３４・・・ポリシリコンゲー
ト。 ３５・・・ソース・ドレイン領域、３６・・・シリサイ
ドメタル、３７・・・サイドウオール、３８・・・開口
、第　１　図 第　２　図 第　３　図 ７丁 口 Ｓ 第　４　図 θＢ 第　５　図 第　６　図 第　７　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面に形成した不純物ドーグ領域と、
   基板上に形成したポリシリコンとをシリサイドメタルに
   てダイレクト接続したことケ特徴とする半導体装置。 ２、ＭＩＳＦＥＴのポリシリコンゲートと、不純物！ド
   ープしたソース・ドレイン領域とを夫々の表面に形成し
   かつポリシリコンゲートのサイドウオールを除去して形
   成したシリサイドメタルにて接続してなる特許請求の範
   囲第１項記載の半導体装置。 ３、一つのＭＩ　ＳＦ’ＥＴのポリシリコンゲートと他
   のＭｌ　５ＦＥＴのソース・ドレイン領域ト！ダイレク
   ト接続してなる特許請求の範囲第２項記載の半導体装置
   。 ４、一つのＭｌ　５ＦＥＴのポリシリコンゲートとその
   ソース・ドレイン領域とをダイレクト接続してなる特許
   請求の範囲第２項記載の半導体装置。 ５、不純物ドープ領域に対向するポリシリコンのサイド
   ウオール絶縁膜の一部を除去した上でその上にメタル膜
   を形成し、このメタル膜を選択的にシリサイド化して前
   記ポリシリコンおよび不純物ドープ領域にわたってシリ
   サイドメタルを形成し、しかる後メタルをエツチング除
   去する工程を有する半導体装置の製造方法。 ６、ＭＩＳＦＥＴのソース・ドレイン領域上の絶縁膜Ｙ
   開口すると共に、この開口に臨設されたポリシリコンゲ
   ートの少なくとも一部のサイドウオール絶縁膜をエツチ
   ング除去し、このポリシリコンゲルトおよびソース・ド
   レイン領域の開口にわたっ又シリサイドメタルを形成す
   る特許請求の範囲第５項記載の半導体装置の製造方法。