JP3526090B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】図３は、従来の半導体装置の製造方法を
示す工程断面図である。図において、１はシリコン基
板、２はシリコン基板１上の素子分離を行うためのフィ
ールド酸化膜、３はシリコン基板１上のゲート酸化膜、
４はゲート酸化膜３の上に形成されたゲートとなるポリ
シリコン膜、５はフォトレジストである。このような従
来の半導体装置の製造方法においては、シリコン基板１
上で素子分離を行い、ゲート酸化膜３、ポリシリコン膜
４を順次形成し、フォトレジスト５を用いてポリシリコ
ン膜４のエッチングを行い、ゲートを形成する。なお、
特開昭６３ー２２７０５９号公報には、ゲートを、主ゲ
ートとこの主ゲートの側壁に形成された副ゲートから構
成し、主ゲート下のゲート酸化膜を薄く、副ゲート下の
ゲート酸化膜を厚く形成し、さらに、副ゲートの下に低
濃度拡散層を形成し、副ゲートの外方に高濃度拡散層を
形成したＭＯＳＦＥＴを紹介している。
示す工程断面図である。図において、１はシリコン基
板、２はシリコン基板１上の素子分離を行うためのフィ
ールド酸化膜、３はシリコン基板１上のゲート酸化膜、
４はゲート酸化膜３の上に形成されたゲートとなるポリ
シリコン膜、５はフォトレジストである。このような従
来の半導体装置の製造方法においては、シリコン基板１
上で素子分離を行い、ゲート酸化膜３、ポリシリコン膜
４を順次形成し、フォトレジスト５を用いてポリシリコ
ン膜４のエッチングを行い、ゲートを形成する。なお、
特開昭６３ー２２７０５９号公報には、ゲートを、主ゲ
ートとこの主ゲートの側壁に形成された副ゲートから構
成し、主ゲート下のゲート酸化膜を薄く、副ゲート下の
ゲート酸化膜を厚く形成し、さらに、副ゲートの下に低
濃度拡散層を形成し、副ゲートの外方に高濃度拡散層を
形成したＭＯＳＦＥＴを紹介している。
【０００３】
【発明が解決しようとする課題】上記のような従来の半
導体装置の製造方法によりゲートを形成すると、ゲート
酸化膜３はゲート電極下で一様の膜厚であるため、ゲー
トエッジ部で電界集中が発生し、ゲートエッジ部でゲー
ト酸化膜３の劣化が発生しやすいという欠点があった。
また、特開昭６３ー２２７０５９号公報のＭＯＳＦＥＴ
のチャネル長は、主ゲートのゲート電極長で決まり、必
要なチャネル長を実現するには、大きなゲート電極を必
要とし、微細化に不向きであった。この発明は、上述の
ような課題を解決するためになされたもので、ゲートエ
ッジ部での電界集中を緩和し、ゲート酸化膜の劣化を防
止すると共に、微細化に適した半導体装置の製造方法を
得ることを目的にしている。また、フローティングゲー
トと基板との電子のやりとりを、ゲート酸化膜の中央部
で行い、信頼性の高い半導体装置の製造方法を得ること
を目的としている。
導体装置の製造方法によりゲートを形成すると、ゲート
酸化膜３はゲート電極下で一様の膜厚であるため、ゲー
トエッジ部で電界集中が発生し、ゲートエッジ部でゲー
ト酸化膜３の劣化が発生しやすいという欠点があった。
また、特開昭６３ー２２７０５９号公報のＭＯＳＦＥＴ
のチャネル長は、主ゲートのゲート電極長で決まり、必
要なチャネル長を実現するには、大きなゲート電極を必
要とし、微細化に不向きであった。この発明は、上述の
ような課題を解決するためになされたもので、ゲートエ
ッジ部での電界集中を緩和し、ゲート酸化膜の劣化を防
止すると共に、微細化に適した半導体装置の製造方法を
得ることを目的にしている。また、フローティングゲー
トと基板との電子のやりとりを、ゲート酸化膜の中央部
で行い、信頼性の高い半導体装置の製造方法を得ること
を目的としている。
【０００４】
【課題を解決するための手段】この発明に係わる半導体
装置の製造方法においては、素子分離された第一導電型
の基板上にゲート酸化膜を形成する第一の工程と、ゲー
ト酸化膜上に第一の導電膜を形成する第二の工程と、第
一の導電膜をエッチングすることによりゲートの一部を
形成する第三の工程と、第一の導電膜下のゲート酸化膜
の周りを、酸化することにより厚くする第四の工程と、
第一の導電膜上に第二の導電膜を形成する第五の工程
と、第一の導電膜と共にゲートを構成するよう、エッチ
ングすることにより、第一の導電膜の上部及び周囲を被
う形に第二の導電膜を形成する第六の工程と、この第六
の工程の後、イオン注入により基板に第二導電型の低濃
度拡散層を形成する第七の工程と、第二の導電膜の側壁
にサイドウォール絶縁膜を形成する第八の工程と、この
第八の工程の後、イオン注入により基板上に第二導電型
の高濃度拡散層を形成する第九の工程を含むものであ
る。
装置の製造方法においては、素子分離された第一導電型
の基板上にゲート酸化膜を形成する第一の工程と、ゲー
ト酸化膜上に第一の導電膜を形成する第二の工程と、第
一の導電膜をエッチングすることによりゲートの一部を
形成する第三の工程と、第一の導電膜下のゲート酸化膜
の周りを、酸化することにより厚くする第四の工程と、
第一の導電膜上に第二の導電膜を形成する第五の工程
と、第一の導電膜と共にゲートを構成するよう、エッチ
ングすることにより、第一の導電膜の上部及び周囲を被
う形に第二の導電膜を形成する第六の工程と、この第六
の工程の後、イオン注入により基板に第二導電型の低濃
度拡散層を形成する第七の工程と、第二の導電膜の側壁
にサイドウォール絶縁膜を形成する第八の工程と、この
第八の工程の後、イオン注入により基板上に第二導電型
の高濃度拡散層を形成する第九の工程を含むものであ
る。
【０００５】また、この発明に係わる半導体装置の製造
方法においては、素子分離された第一導電型の基板上に
ゲート酸化膜を形成する第一の工程と、ゲート酸化膜上
に第一の導電膜を形成する第二の工程と、第一の導電膜
をエッチングすることによりフローティングゲートの一
部を形成する第三の工程と、第一の導電膜下のゲート酸
化膜の周りを、酸化することにより厚くする第四の工程
と、第一の導電膜上に第二の導電膜を形成する第五の工
程と、第一の導電膜と共にフローティングゲートを構成
するよう、エッチングすることにより、第一の導電膜の
上部及び周囲を被う形に第二の導電膜を形成する第六の
工程と、第二の導電膜の上に層間絶縁膜を形成する第七
の工程と、層間絶縁膜の上に第三の導電膜を形成する第
八の工程と、層間絶縁膜及び第三の導電膜をエッチング
することにより、コントロールゲートを形成する第九の
工程と、この第九の工程の後、イオン注入により基板に
第二導電型の低濃度拡散層を形成する第十の工程と、第
二の導電膜及び層間絶縁膜及び第三の導電膜の側壁にサ
イドウォール絶縁膜を形成する第十一の工程と、この第
十一の工程の後、イオン注入により基板上に第二導電型
の高濃度拡散層を形成する第十二の工程を含むものであ
る。
方法においては、素子分離された第一導電型の基板上に
ゲート酸化膜を形成する第一の工程と、ゲート酸化膜上
に第一の導電膜を形成する第二の工程と、第一の導電膜
をエッチングすることによりフローティングゲートの一
部を形成する第三の工程と、第一の導電膜下のゲート酸
化膜の周りを、酸化することにより厚くする第四の工程
と、第一の導電膜上に第二の導電膜を形成する第五の工
程と、第一の導電膜と共にフローティングゲートを構成
するよう、エッチングすることにより、第一の導電膜の
上部及び周囲を被う形に第二の導電膜を形成する第六の
工程と、第二の導電膜の上に層間絶縁膜を形成する第七
の工程と、層間絶縁膜の上に第三の導電膜を形成する第
八の工程と、層間絶縁膜及び第三の導電膜をエッチング
することにより、コントロールゲートを形成する第九の
工程と、この第九の工程の後、イオン注入により基板に
第二導電型の低濃度拡散層を形成する第十の工程と、第
二の導電膜及び層間絶縁膜及び第三の導電膜の側壁にサ
イドウォール絶縁膜を形成する第十一の工程と、この第
十一の工程の後、イオン注入により基板上に第二導電型
の高濃度拡散層を形成する第十二の工程を含むものであ
る。
【０００６】
【作用】上記のような半導体装置の製造方法において
は、基板上に形成されるゲート酸化膜を、中央部が薄
く、周辺部が厚いゲート酸化膜とし、ゲートエッジ部を
厚いゲート酸化膜上に形成して、低濃度拡散層をゲート
エッジ部から外方向に広がるように形成して、ゲートエ
ッジ部での電界集中を緩和し、チャネル長を長くする。
また、基板上に形成されるゲート酸化膜を、中央部が薄
く、周辺部が厚いゲート酸化膜とし、フローティングゲ
ートのゲートエッジ部を厚いゲート酸化膜上に形成し
て、書き込み、消去時のフローティングゲートと基板と
の電子のやりとりが、ほとんど薄いゲート酸化膜部分で
行われるようにする。
は、基板上に形成されるゲート酸化膜を、中央部が薄
く、周辺部が厚いゲート酸化膜とし、ゲートエッジ部を
厚いゲート酸化膜上に形成して、低濃度拡散層をゲート
エッジ部から外方向に広がるように形成して、ゲートエ
ッジ部での電界集中を緩和し、チャネル長を長くする。
また、基板上に形成されるゲート酸化膜を、中央部が薄
く、周辺部が厚いゲート酸化膜とし、フローティングゲ
ートのゲートエッジ部を厚いゲート酸化膜上に形成し
て、書き込み、消去時のフローティングゲートと基板と
の電子のやりとりが、ほとんど薄いゲート酸化膜部分で
行われるようにする。
【０００７】
【実施例】実施例１．
図１は、この発明の実施例１による半導体装置の製造方
法を示す工程断面図で、（ａ）（ｂ）（ｃ）によって製
造工程を示している。図において、２〜４は上記従来装
置と同一のものであり、その説明を省略する。７はｐ型
シリコン基板、８はシリコン窒化膜、９は、酸化によっ
てゲート酸化膜３より厚く形成された酸化膜、１０はポ
リシリコン膜４上に形成されるポリシリコン膜で、ポリ
シリコン膜４と共にゲートを形成する。１１はフォトレ
ジスト、１２はｐ型シリコン基板１に形成されるｎ−
層、１３はゲートであるポリシリコン膜１０の側壁に形
成されたサイドウォール絶縁膜である。１４はｐ型シリ
コン基板１に形成されたｎ＋ 層である。
法を示す工程断面図で、（ａ）（ｂ）（ｃ）によって製
造工程を示している。図において、２〜４は上記従来装
置と同一のものであり、その説明を省略する。７はｐ型
シリコン基板、８はシリコン窒化膜、９は、酸化によっ
てゲート酸化膜３より厚く形成された酸化膜、１０はポ
リシリコン膜４上に形成されるポリシリコン膜で、ポリ
シリコン膜４と共にゲートを形成する。１１はフォトレ
ジスト、１２はｐ型シリコン基板１に形成されるｎ−
層、１３はゲートであるポリシリコン膜１０の側壁に形
成されたサイドウォール絶縁膜である。１４はｐ型シリ
コン基板１に形成されたｎ＋ 層である。
【０００８】このような半導体装置の製造方法において
は、図１（ａ）のように、ｐ型シリコン基板７上にＬＯ
ＣＯＳ法等によりフィールド酸化膜２を形成し、ゲート
酸化膜３、ゲート電極となるポリシリコン膜４を順次形
成し、シリコン窒化膜８をマスクとして、ポリシリコン
膜４をエッチングする。このときポリシリコン膜４のゲ
ート長方向の長さは、実現しようとするトランジスタの
ゲート長より短くしておく。その後酸化を行い、ゲート
酸化膜３より厚い酸化膜９を形成する。この処理の前に
トランジスタのｎ− 層を形成すると、このとき形成さ
れる酸化膜９は、リン等の不純物を多く含んだ酸化膜と
なるので、ソース／ドレイン拡散層（ｎ− 、ｎ＋
層）は、酸化膜９を形成した後に形成する。次にシリコ
ン窒化膜８を除去し、図１（ｂ）に示すようにポリシリ
コン膜１０を形成する。続いて、フォトレジスト１１を
マスクとして、ポリシリコン膜１０をエッチングする。
このエッチング後のポリシリコン膜１０の大きさが、実
現するトランジスタのゲート長、ゲート幅であり、図１
（ｂ）のように、ポリシリコン膜１０のゲート端は酸化
膜９上となる。その後図１（ｃ）のように、リン等のイ
オン注入によりｎ− 層１２を形成し、フォトレジスト
１１を除去し、ＣＶＤ酸化膜を堆積してエッチングする
ことによりサイドウォール絶縁膜１３を形成する。その
後Ａｓ等のイオン注入によりｎ＋ 層１４を形成するこ
とにより、図１（ｃ）のようなＬＤＤ構造のトランジス
タを形成する。これにより、ゲート電極端で電界緩和さ
れると共に、薄いゲート酸化膜３の領域の面積が小さい
ために、信頼性の高いゲート酸化膜３を有するトランジ
スタが形成できる。
は、図１（ａ）のように、ｐ型シリコン基板７上にＬＯ
ＣＯＳ法等によりフィールド酸化膜２を形成し、ゲート
酸化膜３、ゲート電極となるポリシリコン膜４を順次形
成し、シリコン窒化膜８をマスクとして、ポリシリコン
膜４をエッチングする。このときポリシリコン膜４のゲ
ート長方向の長さは、実現しようとするトランジスタの
ゲート長より短くしておく。その後酸化を行い、ゲート
酸化膜３より厚い酸化膜９を形成する。この処理の前に
トランジスタのｎ− 層を形成すると、このとき形成さ
れる酸化膜９は、リン等の不純物を多く含んだ酸化膜と
なるので、ソース／ドレイン拡散層（ｎ− 、ｎ＋
層）は、酸化膜９を形成した後に形成する。次にシリコ
ン窒化膜８を除去し、図１（ｂ）に示すようにポリシリ
コン膜１０を形成する。続いて、フォトレジスト１１を
マスクとして、ポリシリコン膜１０をエッチングする。
このエッチング後のポリシリコン膜１０の大きさが、実
現するトランジスタのゲート長、ゲート幅であり、図１
（ｂ）のように、ポリシリコン膜１０のゲート端は酸化
膜９上となる。その後図１（ｃ）のように、リン等のイ
オン注入によりｎ− 層１２を形成し、フォトレジスト
１１を除去し、ＣＶＤ酸化膜を堆積してエッチングする
ことによりサイドウォール絶縁膜１３を形成する。その
後Ａｓ等のイオン注入によりｎ＋ 層１４を形成するこ
とにより、図１（ｃ）のようなＬＤＤ構造のトランジス
タを形成する。これにより、ゲート電極端で電界緩和さ
れると共に、薄いゲート酸化膜３の領域の面積が小さい
ために、信頼性の高いゲート酸化膜３を有するトランジ
スタが形成できる。
【０００９】実施例２．
図２はこの発明の実施例２による半導体装置を示す断面
図である。図において、２、３、７、９、１２、１４は
図１と同じものであり、その説明を省略する。１５は、
ゲート酸化膜３上に形成されるポリシリコン膜、１６は
ポリシリコン膜１５上に形成されるポリシリコン膜で、
ポリシリコン膜１５と共にフローティングゲートを形成
する。１７はポリシリコン膜１６上に形成されるフロー
ティングゲート・コントロールゲート間の層間絶縁膜、
１８は層間絶縁膜１７上に形成されるポリシリコン膜
で、コントロールゲートを形成する。１９はポリシリコ
ン膜１６、層間絶縁膜１７及びポリシリコン膜１８の側
壁に形成されるサイドウォール絶縁膜である。
図である。図において、２、３、７、９、１２、１４は
図１と同じものであり、その説明を省略する。１５は、
ゲート酸化膜３上に形成されるポリシリコン膜、１６は
ポリシリコン膜１５上に形成されるポリシリコン膜で、
ポリシリコン膜１５と共にフローティングゲートを形成
する。１７はポリシリコン膜１６上に形成されるフロー
ティングゲート・コントロールゲート間の層間絶縁膜、
１８は層間絶縁膜１７上に形成されるポリシリコン膜
で、コントロールゲートを形成する。１９はポリシリコ
ン膜１６、層間絶縁膜１７及びポリシリコン膜１８の側
壁に形成されるサイドウォール絶縁膜である。
【００１０】次に、図１及び図２を用いて、実施例２に
よる半導体装置の製造方法を説明する。実施例１と同様
に図１（ｂ）の状態すなわち、ポリシリコン膜１５及び
ポリシリコン膜１６まで形成した後、フォトレジストを
除去し、ポリシリコン膜１６上に層間絶縁膜１７、ポリ
シリコン膜１８を順次形成し、フォトレジスト等を用い
エッチングする。続いて、実施例１と同様にｎ− 層１
２、サイドウォール絶縁膜１９、ｎ＋ 層１４を形成す
れば、図２のようなポリシリコン膜１８をコントロール
ゲート、ポリシリコン膜１５及び１６をフローティング
ゲートとするフラッシュメモリのセルを実現できる。こ
のセルにおいて書き込み、消去時におけるｐ型シリコン
基板７とフローティングゲートとの電子のやりとりを、
ゲート酸化膜３及び酸化膜９の全面で行うと、電流のほ
とんどは電界の大きなゲート酸化膜の薄い部分すなわち
ゲート酸化膜３の領域で流れる。よってゲートエッジ部
には、電流は流れない。またゲート酸化膜３の部分は通
常の作成方法で実現したセルより面積が小さいため、信
頼性が高くなる。
よる半導体装置の製造方法を説明する。実施例１と同様
に図１（ｂ）の状態すなわち、ポリシリコン膜１５及び
ポリシリコン膜１６まで形成した後、フォトレジストを
除去し、ポリシリコン膜１６上に層間絶縁膜１７、ポリ
シリコン膜１８を順次形成し、フォトレジスト等を用い
エッチングする。続いて、実施例１と同様にｎ− 層１
２、サイドウォール絶縁膜１９、ｎ＋ 層１４を形成す
れば、図２のようなポリシリコン膜１８をコントロール
ゲート、ポリシリコン膜１５及び１６をフローティング
ゲートとするフラッシュメモリのセルを実現できる。こ
のセルにおいて書き込み、消去時におけるｐ型シリコン
基板７とフローティングゲートとの電子のやりとりを、
ゲート酸化膜３及び酸化膜９の全面で行うと、電流のほ
とんどは電界の大きなゲート酸化膜の薄い部分すなわち
ゲート酸化膜３の領域で流れる。よってゲートエッジ部
には、電流は流れない。またゲート酸化膜３の部分は通
常の作成方法で実現したセルより面積が小さいため、信
頼性が高くなる。
【００１１】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。基板上
に形成されるゲート酸化膜を、中央部が薄く、周辺部が
厚いゲート酸化膜とし、ゲートエッジ部を厚いゲート酸
化膜上に形成して、ゲートエッジ部での電界集中を緩和
するので、ゲートエッジ部でのゲート酸化膜の劣化が発
生せず、薄いゲート酸化膜の領域の面積が小さいため、
信頼性の高いゲート酸化膜とすることができるととも
に、低濃度拡散層をゲートエッジ部から外方向に広がる
ように形成したため、チャネル長を長くすることがで
き、チャネル長に対してゲート電極を大きくする必要が
なく、微細化に適した半導体装置とすることができる。
れているので、以下に示すような効果を奏する。基板上
に形成されるゲート酸化膜を、中央部が薄く、周辺部が
厚いゲート酸化膜とし、ゲートエッジ部を厚いゲート酸
化膜上に形成して、ゲートエッジ部での電界集中を緩和
するので、ゲートエッジ部でのゲート酸化膜の劣化が発
生せず、薄いゲート酸化膜の領域の面積が小さいため、
信頼性の高いゲート酸化膜とすることができるととも
に、低濃度拡散層をゲートエッジ部から外方向に広がる
ように形成したため、チャネル長を長くすることがで
き、チャネル長に対してゲート電極を大きくする必要が
なく、微細化に適した半導体装置とすることができる。
【００１２】また、基板上に形成されるゲート酸化膜
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、フ
ローティングゲートのゲートエッジ部を厚いゲート酸化
膜上に形成して、書き込み、消去時のフローティングゲ
ートと基板との電子のやりとりが、ほとんど薄いゲート
酸化膜部分で行われるようにしたので、ゲートエッジ部
に電流が流れず、しかも薄いゲート酸化膜の部分の面積
が小さくなり、信頼性が高くなる。
を、中央部が薄く、周辺部が厚いゲート酸化膜とし、フ
ローティングゲートのゲートエッジ部を厚いゲート酸化
膜上に形成して、書き込み、消去時のフローティングゲ
ートと基板との電子のやりとりが、ほとんど薄いゲート
酸化膜部分で行われるようにしたので、ゲートエッジ部
に電流が流れず、しかも薄いゲート酸化膜の部分の面積
が小さくなり、信頼性が高くなる。
【図１】 この発明の実施例１による半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図２】 この発明の実施例２による半導体装置の断面
図である。
図である。
【図３】 従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【符号の説明】
２ フィールド酸化膜、３ ゲート酸化膜、４，１０，
１５，１６，１８ ポリシリコン膜、７ ｐ型シリコン
基板、９ 酸化膜、１２ ｎ− 層、１３，１９ サイ
ドウォール絶縁膜、１４ ｎ＋ 層、１７ 層間絶縁膜
１５，１６，１８ ポリシリコン膜、７ ｐ型シリコン
基板、９ 酸化膜、１２ ｎ− 層、１３，１９ サイ
ドウォール絶縁膜、１４ ｎ＋ 層、１７ 層間絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (2)
- 【請求項１】 素子分離された第一導電型の基板上にゲ
ート酸化膜を形成する第一の工程、上記ゲート酸化膜上
に第一の導電膜を形成する第二の工程、上記第一の導電
膜をエッチングすることによりゲートの一部を形成する
第三の工程、上記第一の導電膜下のゲート酸化膜の周り
を、酸化することにより厚くする第四の工程、上記第一
の導電膜上に第二の導電膜を形成する第五の工程、上記
第一の導電膜と共にゲートを構成するよう、エッチング
することにより、上記第一の導電膜の上部及び周囲を被
う形に上記第二の導電膜を形成する第六の工程、この第
六の工程の後、イオン注入により上記基板に第二導電型
の低濃度拡散層を形成する第七の工程、上記第二の導電
膜の側壁にサイドウォール絶縁膜を形成する第八の工
程、この第八の工程の後、イオン注入により上記基板上
に第二導電型の高濃度拡散層を形成する第九の工程を含
むことを特徴とする半導体装置の製造方法。 - 【請求項２】 素子分離された第一導電型の基板上にゲ
ート酸化膜を形成する第一の工程、上記ゲート酸化膜上
に第一の導電膜を形成する第二の工程、上記第一の導電
膜をエッチングすることによりフローティングゲートの
一部を形成する第三の工程、上記第一の導電膜下のゲー
ト酸化膜の周りを、酸化することにより厚くする第四の
工程、上記第一の導電膜上に第二の導電膜を形成する第
五の工程、上記第一の導電膜と共にフローティングゲー
トを構成するよう、エッチングすることにより、上記第
一の導電膜の上部及び周囲を被う形に上記第二の導電膜
を形成する第六の工程、上記第二の導電膜の上に層間絶
縁膜を形成する第七の工程、上記層間絶縁膜の上に第三
の導電膜を形成する第八の工程、上記層間絶縁膜及び第
三の導電膜をエッチングすることにより、コントロール
ゲートを形成する第九の工程、この第九の工程の後、イ
オン注入により上記基板に第二導電型の低濃度拡散層を
形成する第十の工程、上記第二の導電膜及び層間絶縁膜
及び第三の導電膜の側壁にサイドウォール絶縁膜を形成
する第十一の工程、この第十一の工程の後、イオン注入
により上記基板上に第二導電型の高濃度拡散層を形成す
る第十二の工程を含むことを特徴とする半導体装置の製
造方法。
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| JP29173194A JP3526090B2 (ja) | 1994-11-25 | 1994-11-25 | 半導体装置の製造方法 |
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