KR850005138A - 반도체 장치와 그의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 title claims 33
- 239000002184 metal Substances 0.000 claims 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 22
- 239000012535 impurity Substances 0.000 claims 16
- 229910021332 silicide Inorganic materials 0.000 claims 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 16
- 239000000758 substrate Substances 0.000 claims 15
- 238000000034 method Methods 0.000 claims 10
- 238000005530 etching Methods 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 1
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제 1실시예에 의한 단면도.
제3도는 본 제1실시예의 윗면의 평면도.
제4도는 본 제1실시예의 회로도.
제5도 A 내지 제5도 F는 본 제1실시예의 제조 공정을 설명하는 단면도.
제6도는 제2실시예에 의한 단면도.
Claims (21)
- (a). 반도체 기판의 표면 영역에 형성된 반도체 장치의 제1부분과, (b). 상기 반도체 기판위에 형성되고 다결정 실리콘층을 포함하는 상기 반도체 장치의 제2부분, 그리고 (c). 상기 제1부분과 상기 제1부분을 금속 실리싸이드에 의하여 직접 전기적으로 접속하는 전기적인 접속부에 의하여 구성되고 상기 반도체 기판을 사용하여 형성된 상기 반도체 장치의 각 부분 사이를 연결한 전기적인 접속부.
- 상기 다결정 신리콘층은 반도체 기판위의 절연층 위에 있는 것을 특징으로 하는 특허청구범위 제1항기재의 전기적인 접속부.
- 상기 제1부분은 상기 반도체 기판의 표면에 연장되어 있는, 불순물이 도오프된 영역인 것을 특징으로 하는 특허청구범위 제2항 기재의 전기적인 접속부.
- 상기 제1부분은 MOSFET의 소오스 혹은 드레인 영역이고, 상기 제2부분은 그 MOSFET 또는 다른 MOSFET의 게이트 전극인 것을 특징으로 하는 특허청구 범위 제1항 기재의 전기적인 접속부.
- 상기 다결정 실리콘층은 그의 측면이 금속 실리 싸이드와 접속되는 측면을 제외하고 나머지 측면은 절연층으로 덮여있는 것을 특징으로 하는 특허청구범위 제1항 기재의 전기적인 접속부.
- 상기 제2의 부분이 부분적으로 제1부분의 한 부분까지 연장되어 있는 것을 특징으로하는 특허청구 범위 제1항 기재의 전기적인 접속부.
- (a). 최소한 제1부분에서 제2부분까지 연속정으로 연장되어서 접속을 하는 금속 실리싸이드를 형성하기 위한 금속층의 형성 공정. b). 상기 속층에는 열처리를 하여 금속을 반응시켜서 상기 금속층의 금속이 제1부분과 제2부분의 물질과 접속된 금속층에 금속 실리싸이드를 형성하고 이에 의하여 상기 2가지 부분사이의 최소한 전기적인 접속부에 금속 실리싸이트를 형성하게 하는 공정으로 구성되는 과정에 의하여, 반도체 기판내에 형성된 장치내의 2가지 부분사이에 다가 전기적인 접속부를 형성하는 방법.
- 상기 제1 부분은 반도체 기판의 표면 영역에 형성되고 불순물이 도오프된 영역이며 상기 제2부분은 반도체 기판위에 형성된 다결정 실리콘층이 것을 특징으로 하는 특허청구범위 제7항 기재의 전기적인 접속부의 형성 방법.
- 상기 제1과 제2부분은 서로 거리를 두고 떨어져 있고, 상기 금속 실리싸이드를 형성하기 위하여 상기 금속 층의 금속을 반응시키는 열처리는 제1부분과 접속해서 금속 실리싸이드를 형성하고 또 제2부분과 접속해서 금속 실리싸이드를 형성하여 제1부분과 제2부분과의 사이의 간격을 연장하여 연결하는 것을 특징으로하는 특허청구 범위 제7항 기재의 전기적인 접속부의 형성방법.
- 특허청구범위 제7항 기재의 과정에 의하여 형성된 생산품.
- (a). 그 표면영역에다 반도체 소자의 제1불순물이 도오프된 영역을 갖는 반도체 기판과, (b). 상기 반도체 기판위에 형성되고 반도체 소자의 한 부분인 다결정 실리콘층과, 그리고 (c). 상기 제1불순물이 도오프된 영역에서부터 상기 다결정 실리콘층까지 연장하여 상기 제1 불순물이 도오프된 영역과 상기 다결정 실리콘층과를 직접 전기적으로 접속하는 금속 실리싸이드층에 의하여 구성되는 것을 특징으로 하는 반도체 장치.
- 상기 제1불순물이 도오프된 영역은 제1 MISFET의 소오스 혹은 드레인 영역이고 상기 다결정 실리콘층은 또 다른 MISFET의 게이트 전극을 형성하고 있는 것을 특징으로 하는 특허체구범위 제11항 기재의 반도체 장치.
- 상기 다결정 실리콘층과 상기 제1 불순물이 도오프된 영역은 서로 포개져있고 또한 반도체 기판위의 절연층에 의하여 서로 분리되어 있는 것을 특징으로 하는 특허청구 범위 제11항 기재의 반도체 장치.
- (d). 반도체 기판위에 형성된 피일드 산화막과, (e). 반도체 기판위에 형성된 얇은 절연막, 그리고 (f). 상기 다결정 실리콘층의 상기 금속 실리싸이드와 접속되는 측면을 제외한 기타의 측면에 형성된 절연재료의 측면벽을 더 포함하여 구성되고, 상기 다결정 실리콘층은 상기 얇은 절연막과 상기 피일드 산화막 위에 형성되며, 상기 제1불순물이 도오프된 영역은 상기 다결정 실리콘층과 상기 피일드 산화막과 더불어 자기정합으로되고, 상기 금속 실리싸이드층은 상기 피일드 산화막과 상기 측면벽과 더불어 자기 정합으로 되는 것을 특징으로 하는 특허청구 범위 제11항 기재의 반도체 장치.
- 제1과 제2의 MOSFET들이 서로 직각을 이루게 배치되어 구성되고, 상기 다결정 실리콘층은 상기 제1과 제2의 MOSFET들중의 하나의 MOSFET의 게이트 전극을 형성하며, 제1 불순물이 도오프된 영역은 상기 제1과 제2의 MOSFET중에서 나머지 MOSFET의 소오스 혹은 드레인 영역인 것을 특징으로 하는 특허청구범위 제14항 기재의 반도체 장치.
- 상기 다결정 실리콘층과 상기 제1불순물이 도오프된 영역은 각각 MOSFET의 다결정 실리콘 게이트와 소오스 혹은 드레인 영역이고 이에 의하여 상기 게이트와 상기 소오스 혹은 드레인 영역이 서로 직접 접속되는 것을 특징으로 하는 특허청구 범위 제11항 기재의 반도체 장치.
- (a). 반도체 장치의 최소한 하나의 성분의 형성과, 반도체 기판의 표면 영역에다가 불순물이 도오프된 영역이 포함된 최소한 하나의 성분의 형성, 그리고 상기 반도체 기판위를 연장하는 다결정 실리콘층을 형성하는 공정. (b). 다결정 실리콘층에서 부터 불순물이 도오프된 영역까지 연속해서 연장되는 실리싸이드를 형성하기 위하여 금속으로된 금속막을 형성하는 공성, 그리고 (C). 상기 금속층을 선택적으로 전환시켜서 그 금속의 실리싸이드로 되게하여 다결정 실리콘층과 불순물이 도오프된 영역위에다 금속 실리싸이드 층을 형성하는 공정, 이상과 같은 공정으로 구성된 과정에 의하는 것을 특징으로 하는 반도체 장치의 제조과정.
- 상기(c)의 공정이 끝난후에 금속층이 실리싸이드로 전환되지 않고 남아 있는 금속층의 부분을 엣칭에 의하여 제거하는 공정을 더 포함하는 것을 특징으로 하는 특허청구 범위 제17항 기재의 반도체 장치의 제조과정.
- 상기 다결정 실리콘층은 그의 각 측면에 절연용 측면벽이 형성되어 있으며, 상기 금속층을 형성하기 전에 상기 불순물이 도오프된 영역에 가장 가까운 곳의 측면벽의 부분을 제거시키고 이에 의하여 상기금속층의 다결정 실리콘층의 측면에 직접 접속을 형성하게 하는 것을 특징으로 하는 특허청우범위 제17항기재의 반도체 장치의 제조과정.
- 상기의 최소한 하나의 성분은 복수개의 성분이며, 상기 복수개의 성분중에서 하나의 성분은 상기 불순물이 도오프된 영역을 포함하고, 상기 복수개의 성분중에서 또 하나의 성분은 상기 다결정 실리콘층을 포함하는 복수개의 성분인 것을 특징으로 하는 특허청구 범위 제17항 기재의 반도체 장치의 제조과정.
- 상기 최소한 하나의 성분은 상기 불순물이 도오프된 영역과 상기 다결정 실리콘층, 2가지를 모두 포함하는 하나의 성분인 것을 특징으로 하는 특허청구 범위 제17항 기재의 반도체 장치의 제조과정.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58-241963 | 1983-12-23 | ||
| JP58241963A JPS60134466A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR850005138A true KR850005138A (ko) | 1985-08-21 |
Family
ID=17082176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019840008170A KR850005138A (ko) | 1983-12-23 | 1984-12-20 | 반도체 장치와 그의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS60134466A (ko) |
| KR (1) | KR850005138A (ko) |
| GB (1) | GB2151847B (ko) |
| HK (1) | HK41890A (ko) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1235824A (en) * | 1985-06-28 | 1988-04-26 | Vu Q. Ho | Vlsi mosfet circuits using refractory metal and/or refractory metal silicide |
| JPH0799738B2 (ja) * | 1985-09-05 | 1995-10-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
| GB2179792B (en) * | 1985-08-28 | 1988-10-12 | Mitsubishi Electric Corp | Method for fabricating bipolar transistor in integrated circuit |
| WO1989011733A1 (en) * | 1988-05-24 | 1989-11-30 | Micron Technology, Inc. | Alpha shielded tisi2 local interconnects |
| WO1989011732A1 (en) * | 1988-05-24 | 1989-11-30 | Micron Technology, Inc. | Tisi2 local interconnects |
| US5053349A (en) * | 1988-06-16 | 1991-10-01 | Kabushiki Kaisha Toshiba | Method for interconnecting semiconductor devices |
| US5219784A (en) * | 1990-04-02 | 1993-06-15 | National Semiconductor Corporation | Spacer formation in a bicmos device |
| US5231042A (en) * | 1990-04-02 | 1993-07-27 | National Semiconductor Corporation | Formation of silicide contacts using a sidewall oxide process |
| US5107321A (en) * | 1990-04-02 | 1992-04-21 | National Semiconductor Corporation | Interconnect method for semiconductor devices |
| US5254874A (en) * | 1990-05-02 | 1993-10-19 | Quality Semiconductor Inc. | High density local interconnect in a semiconductor circuit using metal silicide |
| US5223456A (en) * | 1990-05-02 | 1993-06-29 | Quality Semiconductor Inc. | High density local interconnect in an integrated circit using metal silicide |
| JP2757927B2 (ja) * | 1990-06-28 | 1998-05-25 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体基板上の隔置されたシリコン領域の相互接続方法 |
| EP0463373A3 (en) * | 1990-06-29 | 1992-03-25 | Texas Instruments Incorporated | Local interconnect using a material comprising tungsten |
| US5124280A (en) * | 1991-01-31 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
| JPH0520771A (ja) * | 1991-07-11 | 1993-01-29 | Mitsubishi Electric Corp | アレイ形デイスク装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128670A (en) * | 1977-11-11 | 1978-12-05 | International Business Machines Corporation | Fabrication method for integrated circuits with polysilicon lines having low sheet resistance |
| DE2815605C3 (de) * | 1978-04-11 | 1981-04-16 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterspeicher mit Ansteuerleitungen hoher Leitfähigkeit |
| US4276557A (en) * | 1978-12-29 | 1981-06-30 | Bell Telephone Laboratories, Incorporated | Integrated semiconductor circuit structure and method for making it |
| NL186352C (nl) * | 1980-08-27 | 1990-11-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| JPS5780739A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
-
1983
- 1983-12-23 JP JP58241963A patent/JPS60134466A/ja active Pending
-
1984
- 1984-12-17 GB GB08431761A patent/GB2151847B/en not_active Expired
- 1984-12-20 KR KR1019840008170A patent/KR850005138A/ko not_active Application Discontinuation
-
1990
- 1990-05-31 HK HK418/90A patent/HK41890A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60134466A (ja) | 1985-07-17 |
| GB8431761D0 (en) | 1985-01-30 |
| HK41890A (en) | 1990-06-08 |
| GB2151847B (en) | 1987-11-25 |
| GB2151847A (en) | 1985-07-24 |
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| Date | Code | Title | Description |
|---|---|---|---|
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