KR860006840A - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음

Description

반도체 집적회로장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예를 도시한 단면도, 제3도는 본 발명의 다른 실시예의 단면도, 제5도는 본 발명이 적용된 입출력 회로의 예를 도시한 회로도.

Claims (18)

  1. 다음 사항을 포함하는 반도체 집적회로장치, 반도체기판, 상기 반도체 기판위에 형성된 제1도전형의 상기 제1 MOSFET 이는 높은 불순물 농도인 제1반도체 영역과, 상기 제1반도체 영역보다 낮은 불순물 농도를 가진 상기 제1반도체 영역보다도 찬넬쪽에 형성된 제2반도체 영역으로 되는 소오스 또는 드레인 영역을 갖는다. 그리고, 상기 반도체 기판위에 형성된 제1도전형의 상기 제 2MOSFET 이것은 상기 제2반도체 영역의 그것보다도 높은불순물 농도를 가지며, 상기 제1 및 제2반도체 영역과는 다른 공정으로 형성된 제3반도체 영역으로 되는 소오스 또는 드레인 영역을 갖는다. 상기 제2MOSFET의 소오스 또는 드레인 영역은 본딩 페드에 접속된다.
  2. 특허청구의 범위 제1항에 따른 반도체 집적회로 장치에 있어서, 상기 제1 및 제2MOSFET는 n찬넬형 MOSFET이고, 상기 제1, 제2 및 제3반도체 영역은 각각 비소, 인 및 인을 상기 반도체 기판에 도입하는 것에 의해서 형성된다.
  3. 특허청구의 범위 제2항에 따른 반도체 집적회로 장치에 있어서, 상기 제3반도체 영역의 불순물 농도는, 1×1019/cm3이상이다.
  4. 특허청구의 범위 제2항에 따른 반도체 집적회로 장치로서, 또, 상기 반도체 기판위에 형성된 P찬넬형의 제3MOSFET로 된다.
  5. 특허청구의 범위 제4항에 따른 반도체 집적회로 장치에 있어서, 상기 제3반도체 영역의 불순물 농도는, 1×1010/cm3이상이다.
  6. 특허청구의 범위 제4항에 따른 반도체 집적회로 장치에 있어서, 상기 제3반도체 영역은, 상기 제2반도체 영역과 동일한 공정으로 형성된 영역을 그 내부에 포함한다.
  7. 특허청구의 범위 제4항에 따른 반도체 집적회로 장치에 있어서, 상기 제3반도체 영역은, 상기 제1반도체 영역과 동일한 공정으로 형성된 영역을 그 내부에 포함한다.
  8. 특허청구의 범위 제4항에 따른 반도체 집적회로 장치로서, 또 상기 제1, 제2 및 제3MOSFET의 게이트 전극의 2개의 측벽에 형성된 싸이드월 스페이서로 된다. 여기에 있어서, 상기 제1반도체 영역은 상기 게이트전극 및 싸이드월 스페이서에 의해서 규정된며, 상기 제2반도체 영역은, 상기 게이트 전극에 의해서 규정된다.
  9. 다음 사항을 포함하는 반도체 집적회로장치, 반도체기판, 상기 반도체 기판위에 형성된 제1도전형의 상기 제1MOSFET. 이것은 높은 불순물 농도의 제1반도체 영역과, 상기 제1반도체 영역보다 낮은 불순물 농도를 가진 상기 제1반도체 영역보다도 찬넬쪽에 형성된 제2반도체 영역으로 되는 소오스 또는 드레인 영역을 갖는다.
    상기 반도체 기판위에 형성된 제1도전형의 상기 제2MOSFET. 이것은 상기 제2반도체 영역의 그것보다도 높은 불순물 농도를 가지며, 상기 제1 및 제2반도체 영역과는 별도의 공정으로 형성된 제3반도체 영역으로 되는 소오스 또는 드레인 영역을 갖는다.
    상기 제2MOSFET의 소오스 또는 드레인 영역에, 한쪽끝이 접속된 저항, 이것은 상기 제3반도체 영역과 동일한 공정으로 형성된 반도체 영역으로 된다. 상기 저항의 다른쪽 끝은 본딩페드에 접속된다.
  10. 반도체 기판위에 형성된 제1도전형의 제1 및 제2MOSFET를 가진 반도체 집적회로 장치의 제조방법으로서 다음 사항을 포함한다.
    상기 반도체 기판위에, 상기 제1 및 제2MOSFET의 게이트 전극을 형성하는 공정, 적어도 상기 제1MOSFET형성영역에 상기 게이트전극을 마스크로 하여, 제1도전형의 불순물을 낮은 농도로 도입하는 공정, 이로 인해서, 제1반도체 영역이 형성된다.
    상기 제1 및 제2MOSFET의 상기 게이트 전극의 2개의 측벽에 싸이드월 스페이서를 형성하는 공정.
    상기 제2MOSFET 형성영역에, 상기 게이트전극 및 상기 싸이드월 스페이서를 마스크로 하여, 제1도전형 불순물을 도입하는 공정, 이로 인해서, 상기 제2MOSFET의 소오스 및 드레인 영역으로서의 제2반도체 영역이 형성된다. 상기 제2반도체 영역의 불순물 농도는, 상기 제1반도체 영역의 그것보다 높다. 그리고, 적어도, 상기 제1MOSFET 형성영역에 상기 게이트전극 및 상기 싸이드월 스페이서를 마스크로서, 제1도전형 불순물을 도입하는 공정, 이로인해서, 제3반도체 영역이 형성된다. 상기 제3반도체 영역의 불순물 농도는, 상기 제1반도체 영역의 그것보다도 높다. 상기 제1MOSFET의 소오스 또는 드레인 영역은, 상기 제1 및 제3반도체 영역으로 된다.
  11. 특허청구의 범위 제10항에 따른 반도체 집적회로 장치의 제조방법에 있어서, 상기 제1 및 제2MOSFET는 n찬넬형 MOSFET이다. 상기 제1, 제2 및 제3반도체 영역은, 각각 인, 인과 비소를 도입하는 것에 의해서 형성된다.
  12. 특허청구의 범위 제11항에 따른 반도체 집적회로 장치의 제조방법에 있어서, 상기 제2반도체 영역의 불순물 농도는 1×1019/cm3이상이다.
  13. 특허청구의 범위 제11항에 따른 반도체 집적회로 장치의 제조방법에 있어서, 상기 제3반도체 영역은, 상기 제1MOSFET에만 형성된다.
  14. 반도체 기판위에 형성된 n찬넬형의 제1 및 제2MOSFET와 p찬넬형의 제3MOSFET를 가진 반도체 집적회로 장치의 제조방법으로서 다음 사항을 포함한다.
    상기 반도체 기판위에, 상기 제1, 제2 및 제3MOSFET의 게이트 전극을 형성하는 공정.
    상기 제3MOSFET 형성영역을 적어도 덮은 제1마스크를 상기 반도체 기판위에 형성하는 공정.
    상기 제1마스크 형성후, 적어도 상기 제1MOSFET 형성영역에, 상기 게이트전극을 마스크로서, 제1도전형의 불순물을 낮은 농도로 도입하는 공정, 이로 인해서, 제1반도체 영역이 형성된다.
    상기 제1, 제2 및 제3MOSFET의 상기 게이트전극의 2개의 측벽에 싸이드월 스페이서를 형성하는 공정.
    상기 제1 및 제3MOSFET 형성영역을 덮는 제2마스크를, 상기 반도체 기판위에 형성하는 공정. 상기 제2마스크 형성 후, 상기 제2MOSFET 형성영역에, 상기 게이트전극 및 상기 싸이드 월스페이서를 다스크로서, 제1도전형불순물을 도입하는 공정. 이로 인해서, 상기 제2MOSFET의 소오스 및 드레인 영역으로서의 제2반도체 영역이 형성된다. 상기 제2반도체 영역의 불순물 농도는, 상기 제1반도체 영역의 그것보다 높다.
    상기 제3MOSFET 형성영역은 적어도 덮은 제3마스크를 상기 반도체 기판위에 형성하는 공정.
    상기 제3마스크 형성 후, 적어도 상기 제1MOSFET 형성영역에 상기 게이트전극 및 상기 싸이드월 스페이서를 마스크로하여, 제1도전형 불순물을 도입하는 공정.
    이로 인해서, 제3반도체 영역이 형성된다. 상기 제3반도체 영역의 불순물 농도는, 상기 제1반도체 영역의 그것보다 높다. 상기 제1MOSFET의 소오스 또는 드레인영역은, 상기 제1 및 제3반도체 영역으로 된다.
    상기 제1 및 제2MOSFET 형성영역을 덮는 제4마스크를, 상기 반도체 기판위에 형성하는 공정. 그리고, 상기 제3MOSFET 형성영역에, 상기 게이트전극 및 상기 싸이드월 스페이서를 마스크로하여, 제2도전형 불순물을 도입하는 공정. 이로 인해서, 상기 제3MOSFET의 소오스 및 드레인 영역으로서의 제4반도체 영역이 형성된다.
  15. 특허청구의 범위 제14항에 따른 반도체 집적회로 장치의 제조방법에 있어서, 상기 제1, 제2 및 제3 반도체 영역은, 각각 인, 인과 비소를 도입하는 것에 의해서 형성된다.
  16. 특허청구의 범위 제15항에 따른 반도체 집적회로 장치의 제조방법에 있어서, 상기 제1마스크가 상기 제3 및 제2MOSFET 형성영역을 덮도록 형성된다.
  17. 특허청구의 범위 제15항에 따른 반도체 집적회로 장치의 제조방법에 있어서, 상기 제3마스크가 상기 제3 및 제2MOSFET 형성영역을 덮도록 형성된다.
  18. 특허청구의 범위 제15항에 따른 반도체 집적회로 장치의 제조방법에 있어서, 상기 제2반도체 영역의 불순물 농도는 1×1018/cm3이상이다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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