JPS61177769A - 半導体装置 - Google Patents

半導体装置

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JPS61177769A
JPS61177769A JP60016508A JP1650885A JPS61177769A JP S61177769 A JPS61177769 A JP S61177769A JP 60016508 A JP60016508 A JP 60016508A JP 1650885 A JP1650885 A JP 1650885A JP S61177769 A JPS61177769 A JP S61177769A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はホットキャリヤ対策と静電破壊対策を施した半
導体装置に関し、特に内部回路にＬＤＤ（Ｌ　ｉｇｈｔ
ｌｙ　　Ｄｏｐｅｄ　　Ｄｒａｉｎ　　）構造のＭＯＳ
型電界効果トランジスタを有する半導体装置及びその製
造方法に関するものである。
〔背景技術〕
最近のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）
を用いた半導体装置、特に微細化を図った半導体装置で
は、いわゆるホットキャリヤの発生を防止するためにソ
ース・ドレインにＬＤＤ構造をもちいている。このＬＤ
Ｄ構造はゲートに対してオフセット形成された高濃度領
域と、これとゲート間に設けた低濃度領域とでソース・
ドレイン領域を構成するもので、このオフセットの領域
によってドレイン端のチャネル方向電界が緩和されてホ
ットキャリヤの発生が抑制され、ホットキャリアによる
素子特性劣化に対する信頗性の向上を図ることができる
。前記オフセット領域は例えばＮチャネルＭＯ３ＦＥＴ
　（ＮＭＯ３ＦＥＴ）の場合、１９１３ｃｍ−”程度の
リン（Ｐ）を用いた濃度とし、その長さは０．２〜０．
４μｍである。なお、ＬＤＤについては、Ｐ：　　Ｊ、
Ｔｓａｎｇ他、ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ　ｏ
ｎ　ｅｌｅｃｔｒｏｎ　ｄｅｖｉｃｅｓ＋Ｖｏ１．　Ｅ
　Ｄ−２９，ＮＯ，４，Ｐ５９０　（１９Ｂ２）に記載
されている。
ところで、このＬＤＤ構造を用いて本発明者がＤ　−Ｒ
ＡＭ　（Ｄｙｎａｍｉｃ　−ＲＡＭ）等を構成したとこ
ろ、半導体装置として必要な電界耐圧が得られるものの
入出力回路における静電破壊耐圧に難点のあることが判
明した。すなわち、ＬＤＤ構造の素子を入出力回路のよ
うに外部からの静電エネルギが直接的に印加される部位
の素子、特に、入力保護素子として利用した場合には、
比較的に話手さい静電エネルギによってもゲート絶縁膜
破壊が生じることが明らかとなった。この原因としては
入力保護素子の導通する電圧がオフセラ）Ｉ域と下させ
るためと考えられる。
このため、本発明者は、検討を重ねた結果、入出力回路
用のＭＯＳＦＥＴのソース・ドレイン領域を、ホットキ
ャリヤの防止に関しては砒素（ＡＳ）のみで構成するよ
りもなリン（Ｐ）で構成する方が有効であること、さら
に単にＬＤＤ構造に用いているリンをそのまま利用する
のみでは濃度が充分ではないことを発見した。また、形
成時においても単に高濃度のリン領域を通常の方法で形
成するのみでは拡散速度の大きいリンのためにゲート下
のチャネル長（ゲート実効長）が小さくなり、これに対
処すればゲート長が大になって半導体装置の微細化に逆
行することがわかった。勿論、ソース・ドレイン領域に
砒素のみを用いた構成ではホットキャリヤによるドレイ
ン耐圧が低下されることは前述のとおりである。
〔発明の目的〕
本発明の目的は内部回路にＬＤＤ構造のＭＯＳＦＥＴを
用いる半導体装置における入出力回路のＭＯＳ　Ｆ　Ｅ
Ｔの静電破壊耐圧を向上することのできる半導体装置を
提供することにある。
また、本発明の他の目的は静電破壊耐圧を向上する一方
で、ホットキャリヤ耐圧の低下を生じることのない半導
体装置を提供することにある。
さらに、本発明の別の目的はソース・ドレイン領域の抵
抗を増大することなく素子の動作の高速化を図ることの
できる半導体装置を提供することにある。
また、他の目的はこれまでのＬＤＤ構造の半導体装置の
製造工程を大幅に変更することなく容易に前述の各半導
体装置を製造することのできる半導体装置の製造方法を
提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、内部回路にＬＤＤ構造のＭＯＳＦＥＴを用い
た半導体装置の入出力回路を、ソース・ドレイン領域に
高濃度のリンをドープさせた構造のＭＯＳＦＥＴで構成
することにより、静電破壊耐圧の向上を図り、一方では
ホットキャリヤ耐圧の低下の防止を図るものである。
さらに、半導体装置の製造に際しては、ゲート両側に形
成したサイドウオールを利用しての高濃度リンのドープ
（イオン打ち込み、拡散）工程により、リンの拡散速度
が大きいのにもかかわらずゲートとの重なりの小さいソ
ース・ドレイン領域を構成できる。
また、このサイドウオールには内部回路のＬＤＤ構造を
形成する際の工程をそのまま利用でき、工程数の大幅増
加を生ずることもない。
〔実施例１〕 第１図は本発明を０ＭＯ３構成の半導体装置、たとえば
Ｄ−ＲＡＭに用いた実施例を示し、その入出力回路１と
、メモリセル以外の内部回路２の夫々の断面構成を示し
ている。
すなわち、Ｐ型シリコン基板１０には入出力回路１の素
子としてＮＭＯ３ＦＥＴＩＩを形成し、おなじく基板１
０およびこれに設けたＮ型ウェル１４には夫々内部回路
２の素子としてＮＭＯＳ　ＦＥ７１２とＰＭＯ３ＦＥ７
１３を形成しており、夫々は素子分離絶縁膜（ＳｉＯ２
）１５によって互いに絶縁されている。
前記ＮＭＯ３ＦＥＴＩＩはゲート絶縁膜（ＳｉＯｆ）１
６上に形成した多結晶シリコンからなるゲート１７と、
前記基板１０の主面に設けたソース・ドレイン領域とし
てのＮ型領域１８．１８とで構成している。前記ゲート
１７は両側に低圧ＣＶＤ法にて形成したＳ　ｉ　Ｏｚか
らなるサイドウオール２２を有する。ここで、このＮ型
領域１８゜１８は、低濃度にリンをドープした領域（低
濃度リン領域）１９と高濃度にリンをドープした領域（
高濃度リン領域）２０で構成している。本例の場合、各
リン領域１９．２０の濃度は夫々１０１″ｃｍ−”（約
Ｉ　Ｘ　１０”ｃｍ−’）以下、１〜１０×ＩＱ”ｃｍ
−”となっている。特に、リン領域２０は１〜２０Ｘ１
０”ｃｍ−”又はそれ以上の濃度とされる。このように
高濃度のリン領域をソース・ドレイン領域としても、後
述するようにホットキャリアの発生は少なく、かつ静電
破壊に対する強度が増すことを、本発明者は確認してい
る。また、夫々が基板１０と作る接合の深さは０．２μ
ｍ、０．５μｍとしている。なお、高濃度リン領域２０
の内端はゲート１７の両端下位置まで拡散し、低濃度リ
ン領域１９を含んだ形になっている。
一方、前記ＮＭＯ３ＦＥＴ１２は同様にゲート絶縁膜１
６上の多結晶シリコンからなるゲート２３と、ソース・
ドレイン領域としてのＮ型領域２４．２４とで構成して
いる。前記ゲート２３０両側にはサイドウオール２５を
形成し、Ｎ型領域２４．２４は低濃度リン領域２６と高
濃度の砒素をドープした領域（砒素領域）２７とで構成
している。特に砒素領域２７はサイドウオール２５によ
ってゲート２３に対してオフセット構造とし、低濃度リ
ン領域２６はサイドウオール２５下の基板１０内に形成
していわゆるＬＤＤ構造となっている。低濃度リン領域
２６の濃度は１０”ｃｍ−”（約Ｉ　Ｘ　１０”ｃｍ−
’）以下、砒素領域２７は５〜１ｏｘ　１０”ｃｍ−２
（１〜４　Ｘ　Ｉ　Ｑ２０ｃｍ−”）であり、夫々の基
板１０と作る接合の深さは夫々０．２　μｍ　　、　０
．２〜０．３　μｍである。
さらに、前記ＰＭＯ３ＦＥＴ１３は同様にゲート絶縁膜
１６上のゲート２８と、Ｎ型ウェル１４に形成したソー
ス・ドレイン領域としてのＰ壁領域２９．２９とで構成
している。本例ではこの２ＭＯ３ＦＥＴ１３はＬＤＤ構
成とはなっていない。
このＰ壁領域２９．２９はボロンをドープしておりその
濃度は５　Ｘ　１０　”ｃ　ｍ−”程度である。
しかる上で、前記各ソース・ドレイン領域１８゜２４．
２９およびゲート１７．２３．２８の表面には白金又は
高融点金属のシリサイド層３３，３４を形成している。
図中、３１はＰＳＧ等の眉間夫々、入出力回路１の例を
示す。第５図および第６図よりわかるように、入出力回
路１はポンディングパッドＢＰに接続された回路である
。ＭＭＯ３Ｆ　Ｅ　Ｔ　ＱＮＩ　−ＱＮ３がＮＭＯＳＦ
ＥＴＩＩと、ＰＭＯ３ＦＥＴＱ□、Ｑ□が２ＭＯ３ＦＥ
Ｔ１３と、夫々同一の構造とされる。また、内部回路２
は、入出力回路１とメモリセルを除いた部分すなわち、
デコーダ、センスアンプ、メインアンプ、各種の信号発
生回路等の回路を含む。　　　　゛なお、本実施例では
、メモリセルのＮＭＯＳ　ＦＥＴはＮＭＯ３ＦＥＴ１２
と同一の構造としている。
したがって、この構成によれば内部回路２におけるＮＭ
Ｏ３ＦＥＴ１２にあっては、Ｎ型領域２４は砒素領域２
７と低濃度リン領域２６とでＬＤＤ構造としているため
、ゲート２３とソース・ドレイン領域（Ｎ型領域）２４
との電界を緩和してホットキャリヤの発生を抑制し、し
きい値電圧の変動を防止して内部回路２における特性の
信頼性が低濃度リン領域１９を含む高濃度リン領域２０
で構成されているため、この高濃度リン領域２０の作用
によってゲート、ドレイン間の静電破壊に対する耐圧を
向上することができる。
また、ソース・ドレイン領域１８を高濃度化することに
より電界強度が高くはなるが、不純物がリンであること
から濃度勾配が緩やかなので砒素のときのようなホット
キャリヤの発生はなく、ホットキャリヤ耐圧を低下させ
ることは少ない。もちろん、入出力回路では素子サイズ
と印加される電圧との関係でホットキャリヤの影響はも
とより少ない。
さらに、シリサイド層３３を用いることにより、不純物
にリンを用いても半導体領域１８の抵抗の〆□・ 低減を図り、高速化を図ることができる。
次に以上の構成の半導体装置の製造方法を第２図（Ａ）
〜（Ｇ）を用いて説明する。
先ず、同図（Ａ）のようにＰ型シリコン基板１０にＮ型
ウェル１４を形成し、素子分離絶縁膜（フィールド絶縁
膜）１５とゲート絶縁膜１６を形成した上で、多結晶シ
リコンを堆積しかつこれをパターニングして各ＭＯ３Ｆ
ＥＴＩＩ、１２．１３のゲー）１７，２３．２８を形成
する。これらゲートはＤ−ＲＡＭの場合には第２多結晶
シリコン層で形成することはいうまでもない。
次いで同図（Ｂ）のようにＰＭＯ５ＦＥＴ１３部をフォ
トレジスト膜４０でマスクした上で全面に低濃度（１０
１３ｃｍ−”以下）のリンをイオン打ち込みしゲート１
７．２３をマスクとして用いた壱ルファライン法によっ
て低濃度イオン打ち込み層４１を形成する。なお、この
とき、フォトレジスト膜４０でＮＭＯ３ＦＥＴＩ　１を
覆い、ＮＭＯＳＦＥＴＩＩのソース・ドレイン領域にリ
ンが導入されないようにしてもよい。
−１で、フォトレジスト膜４０の除去後、これ−をアニ
ールすることによりＮＭＯ３ＦＥＴＩ　１゜ＩＥ）法に
よってエツチングすることにより同図（Ｄ）のように各
ゲート１７，２３．２８の両側に夫々サイドウオール２
２，２５．３０を形成する。
次いで同図（Ｅ）のように内部回路２、すなわちＮＭＯ
ＳＦＥＴ１２部およびＰＭＯ５ＦＥＴ１３部をフォトレ
ジスト膜４３でマスクした上で、高濃度（１〜１０　Ｘ
　１０”ｃｍ−”）のリンをイオン打ち込みし、ゲート
１７とサイドウオール２２を用いたセルファライン法に
よって、高濃度リンのイオン打ち込み層４４を形成する
。
そしてフォトレジスト膜４３除去後これをアニールする
ことにより、同図（Ｆ）のように前記低濃度リン領域１
９を含む高濃度リン領域２０からなるソース・ドレイン
領域１８を構成する。
しかる上で、同図（Ｆ）のようにＰＭＯ３ＦＥ１３や入
出力回路１をフォトレジスト膜４５でマスクし砒素を濃
度（５〜１０　Ｘ　１０”ｃｍ−”）でイオン打ち込み
し、ＮＭＯＳＦＥＴ１２に砒素イオン打ち込み層４６を
形成する。
そしてフォトレジスト膜４５の除去後これをアニールす
ることにより同図（Ｇ）のように砒素領域２７を形成し
、内部回路２のＮＭＯＳＦＥＴ１２のソース・ドレイン
領域２４をＬＤＤ構造として完成する。
次いで同図（Ｇ）のように、ＮＭＯＳＦＥＴ１１．１２
をフォトレジスト膜４７でマスクし、ボロン（Ｂ）を濃
度５　ｘ　ｌ　’Ｑ　”ｃ　ｍ−”でイオン打ち込みし
てボロン打ち込み層を形成する。フオトレ、ユ、膜４□
除去よ。□ア＝−ｔ、１−４ｚよッよひソース・ドレイ
ン領域としてのＰ壁領域２９を形成する。その後、ソー
ス・ドレイン領域上の絶縁膜１６を除去後全面にモリブ
デン（ＭＯ）等の金属膜を形成しかつこれを熱処理して
シリサイド化し、反応しない部分を除去することにより
シリサイド層３３．３４が形成される。
以下、常法により、層間絶縁膜３１、アルミニウム配ｖ
Ａ３２を形成することにより第１図の半導体装置を完成
できる。
したがって、この方法では従来のＬＤＤ構造の半導体装
置の製造工程に対して、第２図（Ｅ）に示すフォトレジ
スト膜４３のマスキング工程と高濃度リンのドーピング
工程を付設するだけで第１図の半導体装置を容易に形成
することができる。
また、高濃度リン領域２０の形成に際しては、サイドウ
オール２２を利用しているので、高濃度リン領域２０を
必要な深さにでき、またチャネル長を必要な長さに容易
に形成できゲートの大型化を招くこともなく微細化に有
効となる。
〔実施例２〕 第３図は本発明の他の実施例を示すもので、図中第１図
と同一部分には同一符号を付してその説明は省略する。
本例では入出力回路１のＮＭＯ３ＦＥＴＩ　ＩＡのソー
ス・ドレイン領域としてのＮ型領域１８Ａを低濃度リン
領域１９と、これを大略含むように形成した高濃度リン
領域２０と、この表面側にこれよりも浅くかつゲートに
対してオフセットして形成した砒素領域２１とで構成し
ている。各リン領域１９．２０の濃度は前例と同じであ
り砒素領域２１の濃度は内部回路２のＮＭＯＳＦＥＴ１
２の砒素領域２７と同じである。また各領域１９゜２０
．２１の深さは０．２　ｔｔｍ、　０．５　μｍ、０．
２〜０．３μｍである。
この半導体装置の製造方法は前例の第２図（Ａ）〜（Ｅ
）までは全く同じであり、以下第４図（Ａ）のように内
部回路２のＰＭＯ３ＦＥＴ１２のみにフォトレジスト５
０のマスクを形成した上で砒素を濃度５〜１０　Ｘ　１
０”ｃｍ−”でイオン打ち込みして、ＮＭＯＳＦＥＴ１
２Ａ、１２の両方に砒素イオン打ち込み層５１を形成し
、かつこれをアニールすれば夫々オフセットされた砒素
領域２１゜２７を形成でき、これによりＮＭＯＳＦＥＴ
１１Ａでは前述のソース・ドレイン領域１８Ａの構成が
得られ、ＮＭＯＳＦＥＴ１２ではＬＤＤ構造が得られる
。
次に同図（Ｂ）のようにフォトレジスト膜５２を用いて
両ＭＯ３ＦＥＴＩＩＡ、１２をマスクし必要によりサイ
ドウオール３０をエツチング除去した上でボロンをイオ
ン打ち込みする。その後これをアニールしてソース・ド
レイン領域２９が形成される。
以下、層間絶縁膜３１及びアルミニウム配線３２を形成
すれば、第３図の半導体装置が完成される。
本例によれば、内部回路２のＮＭＯ３ＦＥＴＩ２は前例
と同様にＬＤＤ構成とされ、ホットキャリヤ耐圧が向上
される。一方、入出力回路１のＮＭＯ３ＦＥＴＩＩＡで
は、ソース・ドレイン領域１８Ａの主体はゲート１７の
両端にまで延設された高濃度リン領域２０であることか
ら、静電破壊耐圧を向上することができる。また、高不
純物濃度ではあってもリンを用いているのでホットキャ
リヤ耐圧の低下を抑制できる。
さらに、ソース・ドレイン領域１８Ａ内にゲートからオ
フセットされた砒素領域２１を有することにより、高濃
度リン領域２０のゲート１７との重なりを前例よりも小
さくすることが可能となり、接合容量の低減を図って相
互コンダクタンスを向上できる。もちろん砒素領域２１
による低抵抗化により動作の高速化を図ることもできる
。
なお、高濃度リン領域２０がゲート１７の両側に到達し
ない場合にも、先に形成している低濃度リン領域１９は
ゲート１７を利用して形成して確実にゲート下にまで延
設しているので、ＭＯ３構造が損なわれることはない。
〔効果〕
（１）内部回路にＬＤＤ構造のＭＯＳ　Ｆ　ＥＴを用い
た半導体装置の入出力回路に用いるＭＯＳＦＥＴのソー
ス・ドレイン領域を高濃度のリンをドープさせた構成に
しているので、リンによる静電破壊耐圧の向上を達成で
きる。
（２）高濃度のリンでソース・ドレイン領域を構成して
いるので、不純物濃度が高いのにもかかわらず濃度勾配
が緩くホットキャリヤの発生を抑制できホットキャリヤ
耐圧を向上できる。
（３）リンの濃度を１〜２０ＸＩ　Ｑ”ｃｍ−”と高い
濃度にしたので、ホットキャリアの発生を抑制でき、か
つ静電破壊耐圧を向上できる。
（４）高濃度リンからなる領域を入出力回路のみとし、
他はＬＤＤ構造としているので、基板とリン領域との接
合容量増によってもｒｃ全全体じての動作速度の低下が
ない。
（５）ソース・ドレイン領域に砒素領域を形成している
ので、抵抗を低渡し、高速化を達成することができる。
（６）ソース・ドレイン領域にシリサイド層を形成して
いるので、抵抗を低減し、高速化を達成できる。
（７）ソース・ドレイン領域にオフセントした砒素領域
を形成しているので、リン領域とゲートとの重なりを小
さくでき、接合容量を低減して相互コンダクタンスを向
上できる。
（８）ゲートと高濃度リン領域との重なりを小さくでき
るので、実効ゲート長に対するゲート長を小さくし素子
の微細化に有効となる。
（９）少なくとも内部回路をマスクした状態で、ゲート
のサイドウオールを利用して高濃度リンのドープを行い
かつその後に少なくとも内部回路にサイドウオールを利
用して砒素のドープを行うことにより、内部回路ではＬ
ＤＤ構造を、入出力回路では高濃度リンのソース・ドレ
イン領域を夫々形成でき、これまでの製造工程にマスク
工程と高濃度リンのドープ工程を付加することにより容
易に製造を行うことができる。
（１０）先に低濃度のリンのドープを行っているので、
高濃度リンのドープに際し、特に砒素領域を有する構成
のものでは高濃度リンの拡散が不十分な場合でもＭＯ３
構造が損なわれることはない。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、リン濃度や
砒素濃度等は適宜に変更できる。また、ＣＭＯ３以外に
適用する際にはマスクに関する工程は一部変更されるこ
とになる。
本発明は、特に、電源電位の印加されるポンディングパ
ッド以外すなわち入力または出力信号の印加されるボン
ディングパラＹに、そのドレインが接続されたＭＯＳＦ
ＥＴすなわちＱ□およびＱＮ２に対して有効である。入
力または出力信号の印加されるポンディングパッドに接
続された回路で、静電破壊が生じ易いからである。
したがって、第５図のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｎｚ
はＭＯ３ＦＥＴＩＩと同一構造としなくても良い。逆に
、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　ＱＮＩ、　ＱＭｘのつ（るイ
ンバータＩＮＶ、、ＩＮＶ！に接続される回路を構成す
るＭＯＳＦＥＴに本発明を適用することもできる。さら
に、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　ＱＮＩまたはＱＮ３のドレ
インのみを本発明に従う構造とすることも可能である。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳ型の半導体
装置に適用した場合について説明したが、それに限定さ
れるものではなく、たとえば内部回路にＬＤＤ構造のＭ
ＯＳＦＥＴを有するものであればＤＲＡＭ以外のメモリ
ＩＣはもとより論理ＩＣにも適用でき、さらにＣＭＯ３
ＩＣに躍らずＮＭＯ３ＩＣにも適用できる。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、 第２図（Ａ）〜（Ｇ、）はその製造工程を示す断面図、 第３図は本発明の他の実施例の断面図、第４図（Ａ）、
（Ｂ）はその製造工程の一部を示す断面図、 第５図および第６図は本発明の適用される入出力回路の
例を示す回路図である。 １・・・入出力回路、２・・・内部回路、１０・・・シ
リコン基板、１１．１１Ａ・・・ＮＭＯ３ＦＥＴ、１２
・・・ＮＭＯ３ＦＥＴ、１３・・・ＰＭＯ３ＦＥＴ、１
４・・・Ｎ型ウェル、１７・・・ゲート、１Ｂ、１８Ａ
・・・ソース・ドレイン領域、１９・・・低濃度リン領
域、２０・・・高濃度リン領域、２１・・・砒素領域、
２２・・・サイドウオール２３・・・ゲート、２４・・
・ソース・ドレイン領域、２５・・・サイドウオール、
２６・・・低濃度リン領域、２７・・・砒素領域、２８
・・・ゲート、２９・・・ソース・ドレイン領域、３１
・・・層間絶縁膜、３２・・・アルミニウム配線、４０
・・・フォトレジスト膜、４２”ＣＶＤ５ｉＯｚ　、４
３．４５．４７．５０゜５２・・・フォトレジスト膜、
Ｑ□ｌ　　ＱＮ□、Ｑ■・・・ＮＭ　ＯＳ　Ｆ　Ｅ　Ｔ
、Ｑｐ＋、　　Ｑｐｚ・・・ＰＭＯ３ＦＥＴ、ＢＰ・・
・ポンディングパッド、Ｒ・・・入力保護抵抗、ＩＮＶ
・・・インバータ。 第　　５　　図 第　　６　　図 ＯｕｊｒＤ） 手続補正書（方式） 事件の表示 昭和６０年特許願第　１６５０８　　号発明の名称 半導体装置およびその製造方法 補正をする者 ・１噂と１係　特許出願人 名　　称　　　（５１０１株式会社　　日　　立　製　
作　所代　　　理　　　人 図面 補正の内容

Claims (1)

  1. 【特許請求の範囲】 １、内部回路にＬＤＤ構造の第１のＭＯＳ型電界効果ト
    ランジスタを使用してなる半導体装置であって、その入
    出力回路の第２のＭＯＳ型電界効果トランジスタのソー
    ス・ドレイン領域を高濃度のリンをドープした領域で構
    成したことを特徴とする半導体装置。 ２、リンをドープした領域のリン濃度が１〜２０×１０
    ＾１＾９ｃｍ＾−＾３またはそれ以上であることを特徴
    とする特許請求の範囲第１項記載の半導体装置。 ３、第２のＭＯＳ型電界効果トランジスタのソース・ド
    レイン領域を高濃度のリンをドープした領域と、これに
    大略含まれる低濃度のリンをドープした領域とで構成し
    てなる特許請求の範囲第１項または第２項記載の半導体
    装置。 ４、ソース・ドレイン領域表面に金属シリサイド層を形
    成してなる特許請求の範囲第１項ないし第３項のいずれ
    かに記載の半導体装置。 ５、内部回路にＬＤＤ構造のＭＯＳ型電界効果トランジ
    スタを使用してなる半導体装置であって、その入出力回
    路のＭＯＳ型電界効果トランジスタのソース・ドレイン
    領域を高濃度のリンをドープした領域と、その表面側に
    在ってオフセット配置された砒素をドープした領域とで
    構成したことを特徴とする半導体装置。 ６、高濃度のリンをドープした領域には大略これに含ま
    れる低濃度のリンをドープしてなる特許請求の範囲第５
    項記載の半導体装置。 ７、ソース・ドレイン領域とゲートとの重なりを極力小
    さくしてなる特許請求の範囲第５項または第６項記載の
    半導体装置。 ８、砒素をドープした領域は高濃度のリンをドープした
    領域よりも浅く形成してなる特許請求の範囲第５項ない
    し第７項のいずれかに記載の半導体装置。 ９、内部回路と入出力回路を備える半導体装置の製造方
    法であって、そのソース・ドレイン領域の形成に際し、
    ゲートを利用したセルフアライン法によって低濃度のリ
    ンをドープさせる工程と、少なくとも内部回路をマスク
    した上でゲートの両側にサイドウォールを形成して高濃
    度のリンをドープさせる工程と、少なくとも内部回路に
    はサイドウォールを利用して砒素をドープさせる工程と
    を供えることを特徴とする半導体装置の製造方法。 １０、入出力回路をマスクして砒素のドープを行ってな
    る特許請求の範囲第９項記載の半導体装置の製造方法。 １１、高濃度のリン領域の形成はその内端がゲート両端
    部に重なるようコントロールしてなる特許請求の範囲第
    ９項または第１０項記載の半導体装置の製造方法。 １２、内部回路および入出力回路に砒素をドープさせて
    なる特許請求の範囲第９項記載の半導体装置の製造方法
    。 １３、高濃度のリン領域の形成はその内端がゲート両端
    部に達し得るようにコントロールしてなる特許請求の範
    囲第１２項記載の半導体装置の製造方法。
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