JP2012059938A - 半導体集積回路装置および半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置および半導体集積回路装置の製造方法 Download PDF

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Abstract

【課題】集積回路のコア部のロジックトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は、世代が進むごとに動作電圧をスケーリングすることで微細化が可能である。しかし、高耐圧部のトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は比較的高い電源電圧で動作するために縮小化が困難であり、同様に電源セル内の静電気放電（ＥＳＤ）保護回路は、静電気(外来サージ)から半導体集積回路内の素子を保護するために耐圧が高いことが必須であり、電荷を逃がすために大面積である必要がある。従って、集積回路の微細化のためには、微細化が可能なトランジスタ構造が必須である。
【解決手段】本願発明は、ソース側にのみハロー領域を有するソースドレイン非対称構造の一対のＭＩＳＦＥＴから構成されたＣＭＩＳインバータをＥＳＤ保護回路部に有する半導体集積回路装置である。
【選択図】図１

Description

本発明は、半導体集積回路装置（または半導体装置）および半導体集積回路装置（または半導体装置）の製造方法におけるＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護技術に適用して有効な技術に関する。
米国特許第５９９４１７６号公報（特許文献１）には、コア（Ｃｏｒｅ）用ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）として、ソースドレイン対称型ＦＥＴを使用し、ＥＳＤ保護回路用ＭＩＳＦＥＴとして、ドレイン側のみをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造としたソースドレイン非対称型ＦＥＴを使用する技術が開示されている。
米国特許第７３９３７５２号公報（特許文献２）には、ディープサブミクロン（Ｄｅｅｐ Ｓｕｂｍｉｃｒｏｎ）の集積回路用のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）として、ドレイン側のみをＬＤＤ構造とし、且つ、ソース側にハロー（Ｈａｌｏ）領域を設けたソースドレイン非対称型ＦＥＴが開示されている。
米国特許第５９９４１７６号公報 米国特許第７３９３７５２号公報
集積回路のコア部のロジックトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は、世代が進むごとに動作電圧をスケーリングすることで微細化が可能である。しかし、高耐圧部のトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は比較的高い電源電圧で動作するために縮小化が困難であり、同様に電源セル内の静電気放電（ＥＳＤ）保護回路は、静電気(外来サージ)から半導体集積回路内の素子を保護するために耐圧が高いことが必須であり、電荷を逃がすために大面積である必要がある。従って、集積回路の微細化のためには、微細化が可能なトランジスタ構造が必須である。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、信頼性の高い半導体集積回路装置および半導体集積回路装置の製造プロセスを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、ソース側にのみハロー領域を有するソースドレイン非対称構造の一対のＭＩＳＦＥＴから構成されたＣＭＩＳインバータをＥＳＤ保護回路部に有する半導体集積回路装置である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、ソース側にのみハロー領域を有するソースドレイン非対称構造の一対のＭＩＳＦＥＴから構成されたＣＭＩＳインバータをＥＳＤ保護回路部に有する半導体集積回路装置とすることによって、高耐圧部のトランジスタの微細化が可能となる。
本願の一実施の形態の半導体集積回路装置の高耐圧非対称ＭＩＳＦＥＴの基本的構造を例示するＮチャネル高耐圧非対称ＭＩＳＦＥＴのデバイス断面図である。 本願の前記一実施の形態の半導体集積回路装置に関する半導体集積回路チップ上での基本的構成、主要デバイス構造、回路、およびシステムを説明するためのチップ上面等のレイアウト図である。 図２のレイアウトにおける電源、ＥＳＤ保護回路、インターフェース部、コアロジック回路部等の関係を説明するための回路ブロック図である。 図３のディカップリングコンデンサ部ＤＣの具体的回路例を示す詳細回路図である。 図３のＥＳＤ保護回路部（ＥＳＤ）の具体的回路例を示す詳細回路図である。 図３の降圧回路部８の具体的回路例を示す詳細回路図である。 図３の信号出力バッファ回路部ＢＦの具体的回路例を示す詳細回路図である。 図７の高耐圧対称ＣＭＩＳＦＥＴ−ＮＯＲゲート（ＮＯＲＳ）の具体的回路例を示す詳細回路図である。 図７の高耐圧対称ＣＭＩＳＦＥＴ−ＮＡＮＤゲート（ＮＡＮＤＳ）の具体的回路例を示す詳細回路図である。 図５、図６、及び図７のＮチャネル高耐圧非対称高Ｖｔｈ型ＭＩＳＦＥＴ（ＱＮＨＡＨ）、Ｎチャネル高耐圧非対称低Ｖｔｈ型ＭＩＳＦＥＴ（ＱＮＨＡＬ）、Ｐチャネル高耐圧非対称高Ｖｔｈ型ＭＩＳＦＥＴ（ＱＰＨＡＨ）、およびＰチャネル高耐圧非対称低Ｖｔｈ型ＭＩＳＦＥＴ（ＱＰＨＡＬ）のデバイス構造の概略を示すデバイス模式断面図である。 図３、図４、図５、図７、図８、及び図９のＮチャネル高耐圧対称ＭＩＳＦＥＴ（ＱＮＨＳ）、Ｐチャネル高耐圧対称ＭＩＳＦＥＴ（ＱＰＨＳ）、およびＮチャネル高耐圧対称ＭＯＳ型コンデンサ（ＣＨＳＭ１、ＣＨＳＭ２、ＣＨＳＭ３）のデバイス構造の概略を示すデバイス模式断面図である。 図２及び図３のコアロジック回路部５を構成する低耐圧対称ＭＩＳＦＥＴ（ＱＮＣ、ＱＰＣ）のデバイス構造の概略を示すデバイス模式断面図である。 図３、及び図７のＥＳＤ保護ダイオード（Ｄ１、Ｄ２、Ｄ３）のデバイス構造の概略を示すデバイス模式断面図である。 本願の一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（素子分離領域形成工程）である。 本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（低耐圧コアロジック回路部のＰウエル導入工程）である。 本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（高耐圧部のＰウエル導入工程）である。 本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（Ｐ型パンチスルーストッパ領域導入工程）である。 本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（高耐圧部のゲート絶縁膜形成工程）である。 本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（低耐圧部のゲート絶縁膜除去工程）である。 本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（低耐圧部のゲート絶縁膜形成工程）である。 本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（ゲート電極膜成膜工程）である。 本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（ゲート電極パターニング工程）である。 本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（対称Ｎ型ソースドレインエクステンション領域導入工程）である。 本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（非対称Ｎ型ドレインエクステンション領域導入工程）である。 本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（Ｎ型ソースエクステンション領域およびＰ型ハロー領域導入工程）である。 本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（低耐圧部のＮ型エクステンション領域導入工程）である。 本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（各部に共通な高濃度Ｎ型ソースドレイン領域導入工程）である。 図２７に対応するデバイス変形例１（パンチスルーストッパ省略構造）のウエハ部分断面図（各部に共通な高濃度Ｎ型ソースドレイン領域導入工程）である。 図２５に対応するプロセス変形例１（パンチスルーストッパ＆ソース導入共通化プロセス）のウエハ部分断面図（Ｐ型パンチスルーストッパ領域、Ｎ型ソースエクステンション領域およびＰ型ハロー領域導入工程）である。 図２４に対応するプロセス変形例２（高耐圧対称ＭＩＳＦＥＴのソースドレインの導入を非対称ＭＩＳＦＥＴのドレインエクステンションと共通化するプロセス）のウエハ部分断面図（対称Ｎ型ソースドレインエクステンション領域および非対称Ｎ型ドレインエクステンション領域導入工程）である。 基本プロセスにおけるパンチスルーストッパ導入工程（図１７）の詳細を説明するためのＮチャネル型高耐圧非対称ＭＩＳＦＥＴ（低Ｖｔｈ）の拡大断面図である。 基本プロセスにおけるパンチスルーストッパ導入工程（図１７）の詳細を説明するためのＮチャネル型高耐圧非対称ＭＩＳＦＥＴ（標準Ｖｔｈ）の拡大断面図である。 基本プロセスにおけるパンチスルーストッパ導入工程（図１７）の詳細を説明するためのＮチャネル型高耐圧非対称ＭＩＳＦＥＴ（高Ｖｔｈ）の拡大断面図である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下を含む半導体集積回路装置：
（ａ）第１の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面上のコアロジック回路部に設けられたＣＭＩＳ論理ゲート；
（ｃ）前記ＣＭＩＳ論理ゲートを構成する第１のＮチャネル型ＭＩＳＦＥＴ；
（ｄ）前記ＣＭＩＳ論理ゲートを構成する第１のＰチャネル型ＭＩＳＦＥＴ；
（ｅ）前記半導体チップの前記第１の主面上の信号出力バッファ回路部に設けられたＣＭＩＳバッファ；
（ｆ）前記ＣＭＩＳバッファを構成し、前記第１のＮチャネル型ＭＩＳＦＥＴよりも動作電圧が高い第２のＮチャネル型ＭＩＳＦＥＴ；
（ｇ）前記ＣＭＩＳバッファを構成し、前記第１のＰチャネル型ＭＩＳＦＥＴよりも動作電圧が高い第２のＰチャネル型ＭＩＳＦＥＴ；
（ｈ）前記半導体チップの前記第１の主面上のＥＳＤ保護回路部に設けられたＣＭＩＳインバータ；
（ｉ）前記ＣＭＩＳインバータを構成し、前記第１のＮチャネル型ＭＩＳＦＥＴよりも動作電圧が高い第３のＮチャネル型ＭＩＳＦＥＴ；
（ｊ）前記ＣＭＩＳインバータを構成し、前記第１のＰチャネル型ＭＩＳＦＥＴよりも動作電圧が高い第３のＰチャネル型ＭＩＳＦＥＴ、
ここで、前記第３のＮチャネル型ＭＩＳＦＥＴおよび前記第３のＰチャネル型ＭＩＳＦＥＴのそれぞれは、ソース側にのみハロー領域を有するソースドレイン非対称構造を有する。
２．前記１項の半導体集積回路装置において、前記第３のＮチャネル型ＭＩＳＦＥＴおよび前記第３のＰチャネル型ＭＩＳＦＥＴのそれぞれは、更に、以下を含む：
（ｘ１）高濃度ドレイン領域；
（ｘ２）前記高濃度ドレイン領域よりも深く、かつ、ドレイン側からゲート電極の下方に亘って延在するドレインエクステンション領域。
３．前記１または２項の半導体集積回路装置において、前記第３のＮチャネル型ＭＩＳＦＥＴおよび前記第３のＰチャネル型ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、それぞれ前記第１のＮチャネル型ＭＩＳＦＥＴおよび前記第１のＰチャネル型ＭＩＳＦＥＴのゲート絶縁膜の膜厚よりも厚い。
４．前記１から３項のいずれか一つの半導体集積回路装置において、前記第２のＮチャネル型ＭＩＳＦＥＴおよび前記第２のＰチャネル型ＭＩＳＦＥＴのそれぞれは、ソース側にのみハロー領域を有するソースドレイン非対称構造を有する。
５．前記１から４項のいずれか一つの半導体集積回路装置において、前記第３のＮチャネル型ＭＩＳＦＥＴおよび前記第３のＰチャネル型ＭＩＳＦＥＴの閾値電圧は、それぞれ前記第２のＮチャネル型ＭＩＳＦＥＴおよび前記第２のＰチャネル型ＭＩＳＦＥＴの閾値電圧よりも低い。
６．前記１から５項のいずれか一つの半導体集積回路装置において、前記第３のＮチャネル型ＭＩＳＦＥＴおよび前記第３のＰチャネル型ＭＩＳＦＥＴのそれぞれは、更に、以下を含む：
（ｘ１）ソース側に設けられ、前記ハロー領域よりも深いパンチスルーストッパ領域。
７．以下を含む半導体集積回路装置：
（ａ）第１の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面に設けられたソースドレイン非対称構造を有するＮチャネル型ＭＩＳＦＥＴ、
ここで、前記Ｎチャネル型ＭＩＳＦＥＴは、以下を有する：
（ｂ１）前記半導体チップの前記第１の主面内に、ゲート電極を挟んで形成されたＮ型高濃度ソース領域およびＮ型高濃度ドレイン領域；
（ｂ２）前記Ｎ型高濃度ソース領域の前記ゲート電極側の端部に設けられたＮ型ソースエクステンション領域；
（ｂ３）前記Ｎ型ソースエクステンション領域を囲むように設けられ、それよりも深いＰ型ハロー領域。
８．前記７項の半導体集積回路装置において、前記Ｎチャネル型ＭＩＳＦＥＴは、更に以下を有する：
（ｂ４）前記高濃度ドレイン領域よりも深く、かつ、ドレイン側からゲート電極の下方に亘って延在するＮ型ドレインエクステンション領域。
９．前記７または８項の半導体集積回路装置において、前記Ｎチャネル型ＭＩＳＦＥＴは、更に以下を有する：
（ｂ５）ソース側に設けられ、前記Ｐ型ハロー領域よりも深いＰ型パンチスルーストッパ領域。
１０．（ａ）第１の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面に設けられたソースドレイン非対称Ｎチャネル型ＭＩＳＦＥＴ、
を有する半導体集積回路装置の製造方法であって、前記ソースドレイン非対称Ｎチャネル型ＭＩＳＦＥＴは：
（ｂ１）前記半導体チップの前記第１の主面内に、第１のゲート電極を挟んで形成された第１のＮ型高濃度ソース領域および第１のＮ型高濃度ドレイン領域；
（ｂ２）前記第１のＮ型高濃度ソース領域の前記ゲート電極側の端部に設けられた第１のＮ型ソースエクステンション領域；
（ｂ３）前記第１のＮ型ソースエクステンション領域を囲むように設けられ、それよりも深いＰ型ハロー領域；
（ｂ４）ソース側に設けられ、前記Ｐ型ハロー領域よりも深いＰ型パンチスルーストッパ領域を有し、
ここで、前記半導体集積回路装置の製造方法は、以下の工程を含む：
（ｘ）前記Ｐ型パンチスルーストッパ領域および前記Ｐ型ハロー領域を同一のイオン注入マスクを用いて導入する工程。
１１．前記１０項の半導体集積回路装置の製造方法において、前記ソースドレイン非対称Ｎチャネル型ＭＩＳＦＥＴは、更に以下を有する：
（ｂ５）前記第１の高濃度ドレイン領域よりも深く、かつ、ドレイン側から第１のゲート電極の下方に亘って延在する第１のＮ型ドレインエクステンション領域。
１２．前記１１項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に：
（ｃ）前記半導体チップの前記第１の主面に設けられたソースドレイン対称Ｎチャネル型ＭＩＳＦＥＴを含み、前記ソースドレイン対称Ｎチャネル型ＭＩＳＦＥＴは：
（ｃ１）前記半導体チップの前記第１の主面内に、第２のゲート電極を挟んで形成された第２のＮ型高濃度ソース領域および第２のＮ型高濃度ドレイン領域；
（ｃ２）前記第２の高濃度ドレイン領域よりも深い第２のＮ型ドレインエクステンション領域；
（ｃ３）前記第２の高濃度ソース領域よりも深い第２のＮ型ソースエクステンション領域を有し、
ここで、前記半導体集積回路装置の製造方法は、以下の工程を含む：
（ｙ）前記第１のＮ型ドレインエクステンション領域および前記第２のＮ型ソースエクステンション領域を同一のイオン注入マスクを用いて導入する工程。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．ここで、実施形態等の説明に使用するＭＩＳＦＥＴの拡散構造、不純物ドープ領域構造等に関する主要な用語を説明する。
「ショートチャネル効果（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔｓ）」は、一般に、チャネル長が微小化した結果、ドレイン空乏層がソースに影響して、ＭＩＳＦＥＴの閾値電圧が低下したり（すなわちＶｔｈ低下）、パンチスルーが発生したりすることを言う。
「高濃度ソース＆ドレイン領域」は、ＭＩＳＦＥＴのソース＆ドレイン領域（「ソース領域およびドレイン領域」または「ソース領域またはドレイン領域」のことを言う）の主要部を構成する不純物ドープ領域であり、「高濃度」とは、次に説明する「ソース＆ドレインエクステンション領域」と比較した場合、相対的に高濃度であることを表示する。
「ソース＆ドレインエクステンション領域」は、高濃度ソース＆ドレイン領域のゲート電極側端部を越えて延在する相対的に低濃度で同一導電型の不純物ドープ領域であり、代表的なものとしてＤＤＤ領域、ＬＤＤ領域等が多用されている。
「ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）領域」は、高濃度ソース＆ドレイン領域を囲むように設けられ、同領域よりも深いソース＆ドレインエクステンション領域であり、ドレイン近傍の電界を緩和してホットキャリア効果を緩和する効果があるが、反面、深すぎるとショートチャネル効果が顕著となる。
「ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域」は、高濃度ソース＆ドレイン領域と同程度か、又は、それよりも浅いソース＆ドレインエクステンション領域であり、ショートチャネル効果を避けて、ドレイン近傍の電界を緩和してホットキャリア効果を緩和する効果があるが、反面、ソースドレイン抵抗等が増加する。
「ハロー（Ｈａｌｏ）領域」は、ソース＆ドレインエクステンション領域を取り囲み、基板やウエル領域と同一導電型で、それよりも高濃度の不純物ドープ領域であり、ショートチャネル効果を抑制する効果がある。通常、比較的大きな角度で４方向からの斜方イオン注入によって導入される。
「パンチスルーストッパ領域」は、ドレイン空乏層がソース領域に到達しないように、ソース領域のゲート電極側端部等の深部に亘り導入されたハロー領域と同一導電型で、それよりも深い不純物ドープ領域である。
「ソースドレイン非対称構造」は、ＭＩＳＦＥＴのソースドレイン等の不純物ドープ領域の構造、組み合わせが非対称であることをいう。そのようなＭＩＳＦＥＴを「ソースドレイン非対称ＭＩＳＦＥＴ」という。なお、単に半導体チップ等の上面から平面的に見たとき、ソースドレイン面積、形状等が非対称であるだけのものは、「ソースドレイン非対称構造」ではない。
「ソースドレイン対称構造」は、ＭＩＳＦＥＴのソースドレイン等の不純物ドープ領域の構造、組み合わせが対称であることをいう。そのようなＭＩＳＦＥＴを「ソースドレイン対称ＭＩＳＦＥＴ」という。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
１．本願の一実施の形態の半導体集積回路装置の高耐圧ソースドレイン非対称構造ＭＩＳＦＥＴ（基本構造）等の説明（主に図１）
ここでは、半導体チップ上において、主に、ボンディングパッド（チップ上の端子電極）等が配置されたインターフェース回路部４（図２）に設けられる高耐圧ＭＩＳＦＥＴについて説明する。「高耐圧」とは、コアロジック回路部５（図２）が、たとえば、主に１．２ボルト程度で動作する一方で、インターフェース回路部４は、５ボルト程度で動作するようにデバイスの耐圧が相対的に高いことを示す。従って、コアロジック回路部５は、主に、低耐圧ＭＩＳＦＥＴで構成されている。
なお、本実施の形態の集積回路装置は、各種のＭＩＳＦＥＴについて、主にＣＭＩＳ構成（すなわち、Ｎチャネルデバイスがあれば、それに対応したＰチャネルデバイスがある）をとっているが、デバイス構造について、以下では、主に、Ｎチャネル型デバイスを例にとり、具体的に説明する。これは、Ｎチャネル型デバイスを説明すれば、Ｐチャネル型デバイスの構造および製法に関しては、ＮＰ置換操作により、明確に理解できるからである。
図１は本願の一実施の形態の半導体集積回路装置の高耐圧非対称ＭＩＳＦＥＴの基本的構造を例示するＮチャネル高耐圧非対称ＭＩＳＦＥＴのデバイス断面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の高耐圧非対称ＭＩＳＦＥＴ（基本構造）等を説明する。
図１に示すように、Ｎチャネル型高耐圧非対称ＭＩＳＦＥＴは、たとえば、Ｐ型単結晶シリコン基板（最終製品においては、半導体チップ２であり、製造工程中においては、半導体ウエハ１であり、半導体チップ２および半導体ウエハ１の裏面側は、もともとの基板部分１ｓである）の非対称高耐圧ＭＩＳＦＥＴ領域２１の表面１ａ（裏面１ｂの反対の面）側（具体的には、表面、表面上、および表面内）に形成されている。なお、半導体チップ２、半導体ウエハ１等（以下「半導体基板等」という）は、その全部又は一部がＳＯＩ構造であっても良い。また、半導体基板等は、Ｐ型単結晶シリコン基板のほか、必要に応じて、Ｎ型単結晶シリコン基板でもよいし、各電導型のエピタキシャル基板でもよい。また、ＳｉＧｅその他のシリコン以外の半導体基板でもよい（それらを一部に含むものを含む）。
非対称高耐圧ＭＩＳＦＥＴ領域２１（正確には、Ｎチャネル型非対称高耐圧ＭＩＳＦＥＴ領域）は、半導体チップ２の表面１ａ領域において、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）絶縁膜２３等の素子分離領域によって囲まれている（その他の分離方式でも良い）。この囲まれた領域をアクティブ領域という。アクティブ領域上には、ゲート絶縁膜１５ｈ（高耐圧部ゲート絶縁膜）を介して、ゲート電極１６（第１のゲート電極）が設けられており、これらの周辺には、サイドウォールスペーサ絶縁膜１７が設けられている。半導体チップ２の表面１ａ内には、アクティブ領域（Ｎチャネル型非対称高耐圧ＭＩＳＦＥＴのアクティブ領域）の全体にわたって、比較的深い高耐圧部Ｐウエル領域１１ｐｈが設けられている。
次に、ドレイン側１０の不純物ドープ領域について説明する。ドレイン側１０の半導体チップ２の表面１ａ内の高耐圧部Ｐウエル領域１１ｐｈ内には、比較的浅いＮ型高濃度ドレイン領域１４ｎ（第１のＮ型高濃度ドレイン領域）および、それを取り囲むような形状であってＮ型高濃度ドレイン領域１４ｎよりも不純物濃度が低く、それよりも深い非対称Ｎ型ドレインエクステンション領域１２ｎｈａ（必ずしも、相対的に深い必要はないが、深い方が電界緩和の効果が大きい）が設けられている。このドレインエクステンション領域１２ｎｈａ（第１のドレインエクステンション領域）は、いわゆるＤＤＤ領域であり、ＬＤＤ領域とすることもできるが、その場合は、先に説明したように、電界緩和の効果が小さくなる。また、この深い非対称Ｎ型ドレインエクステンション領域１２ｎｈａは、ゲート電極１６との間に、比較的大きなオーバーラップを有しており、これによってドレイン端における電界緩和の効果を高めている（オーバーラップを大きく取ると低濃度のＬＤＤ領域を広くできるからである）。
一方、ソース側９の半導体チップ２の表面１ａ内の高耐圧部Ｐウエル領域１１ｐｈ内（表面近傍）には、比較的浅いＮ型高濃度ソース領域１４ｎ（第１のＮ型高濃度ソース領域）、および、これからゲート電極側に突出し、これよりも濃度が低く、深さが同等か、それよりも浅いＮ型ソースエクステンション領域２０ｎｈａ（第１のＮ型ソースエクステンション領域）が設けられている。この浅いＮ型ソースエクステンション領域２０ｎｈａは、いわゆるＬＤＤ領域となっているが、これは、以下の示すように、ソース側に、ハロー領域を導入するためである。
更に、ソース側９の半導体チップ２の表面１ａ内の高耐圧部Ｐウエル領域１１ｐｈ内には、Ｎ型ソースエクステンション領域２０ｎｈａを取り囲むように、それよりも深く、且つ、高耐圧部Ｐウエル領域１１ｐｈと同一の導電型を有し、これよりも高濃度の高耐圧ソース部のＰ型ハロー領域１９ｐｈが設けられている。このように、ソース側にのみ、ハロー領域１９ｐｈを導入する非対称構造とすることにより、対称構造では困難なドレイン耐圧を下げることなく、ショートチャネル効果を抑制する効果を得ている。このことは、後に説明するように、ＮチャネルＭＩＳＦＥＴについていえば、原則として、ソース側が接地され、ドレイン側が電源電圧の状態で動作し、一方向の電流のみを流す部分にのみ、この非対称高耐圧ＭＩＳＦＥＴを用い、電流方向が入れ替わるような部分には、対称高耐圧ＭＩＳＦＥＴを用いることを前提としている。
また、ソース側９の半導体チップ２の表面１ａ内には、高耐圧部Ｐウエル領域１１ｐｈと同等又はそれよりも深く、それよりも不純物濃度の高いＰ型パンチスルーストッパ領域１８ｐ（濃度的には、Ｐ型ハロー領域１９ｐｈよりも薄いが、深さは、Ｐ型ハロー領域１９ｐｈよりも深い）が設けられている。このように、ソース側にのみ、パンチスルーストッパ領域１８ｐを設けることができる非対称高耐圧ＭＩＳＦＥＴでは、ドレイン耐圧を下げることなく、有効に、パンチスルーを防止することができる。
また、このような非対称高耐圧ＭＩＳＦＥＴでは、ゲート長を短くすることができるため、対称高耐圧ＭＩＳＦＥＴよりも占有面積を小さくすることができ、その結果、対称高耐圧ＭＩＳＦＥＴのみで、高耐圧回路を構成したときに比較して、高耐圧回路の占有面積を縮小することができる。
２．本願の前記一実施の形態の半導体集積回路装置に関する半導体集積回路チップ上での基本的構成、主要デバイス構造、回路、およびシステムの説明（主に図２から図１３）
図２は本願の前記一実施の形態の半導体集積回路装置に関する半導体集積回路チップ上での基本的構成、主要デバイス構造、回路、およびシステムを説明するためのチップ上面等のレイアウト図である。図３は図２のレイアウトにおける電源、ＥＳＤ保護回路、インターフェース部、コアロジック回路部等の関係を説明するための回路ブロック図である。図４は図３のディカップリングコンデンサ部ＤＣの具体的回路例を示す詳細回路図である。図５は図３のＥＳＤ保護回路部（ＥＳＤ）の具体的回路例を示す詳細回路図である。図６は図３の降圧回路部８の具体的回路例を示す詳細回路図である。図７は図３の信号出力バッファ回路部ＢＦの具体的回路例を示す詳細回路図である。図８は図７の高耐圧対称ＣＭＩＳＦＥＴ−ＮＯＲゲート（ＮＯＲＳ）の具体的回路例を示す詳細回路図である。図９は図７の高耐圧対称ＣＭＩＳＦＥＴ−ＮＡＮＤゲート（ＮＡＮＤＳ）の具体的回路例を示す詳細回路図である。図１０は図５、図６、及び図７のＮチャネル高耐圧非対称高Ｖｔｈ型ＭＩＳＦＥＴ（ＱＮＨＡＨ）、Ｎチャネル高耐圧非対称低Ｖｔｈ型ＭＩＳＦＥＴ（ＱＮＨＡＬ）、Ｐチャネル高耐圧非対称高Ｖｔｈ型ＭＩＳＦＥＴ（ＱＰＨＡＨ）、およびＰチャネル高耐圧非対称低Ｖｔｈ型ＭＩＳＦＥＴ（ＱＰＨＡＬ）のデバイス構造の概略を示すデバイス模式断面図である。図１１は図３、図４、図５、図７、図８、及び図９のＮチャネル高耐圧対称ＭＩＳＦＥＴ（ＱＮＨＳ）、Ｐチャネル高耐圧対称ＭＩＳＦＥＴ（ＱＰＨＳ）、およびＮチャネル高耐圧対称ＭＯＳ型コンデンサ（ＣＨＳＭ１、ＣＨＳＭ２、ＣＨＳＭ３）のデバイス構造の概略を示すデバイス模式断面図である。図１２は図２及び図３のコアロジック回路部５を構成する低耐圧対称ＭＩＳＦＥＴ（ＱＮＣ、ＱＰＣ）のデバイス構造の概略を示すデバイス模式断面図である。図１３は図３、及び図７のＥＳＤ保護ダイオード（Ｄ１、Ｄ２、Ｄ３）のデバイス構造の概略を示すデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置に関する半導体集積回路チップ上での基本的構成、主要デバイス構造、回路、およびシステムを説明する。
（１）チップ上のレイアウト等の説明（主に図２）：
図２に基づいて、前記セクション１で説明した高耐圧非対称ＭＩＳＦＥＴを使用した半導体集積回路チップ上のシステム構成等を説明する。図２に示すように、半導体チップ２の表面１ａの周辺部に設けられたインターフェース回路部４には、複数のボンディングパッド７（チップ上の端子電極）が配置されており、そのうちの高電圧電源端子Ｖｃｃ（たとえば、５ボルト外部電源）および接地端子Ｇｎｄには、それぞれ外部電源３から電源電位及び接地電位が供給されている。半導体チップ２の表面１ａの内部領域には、たとえば、コアロジック回路部５、メモリ回路部６等が設けられている。インターフェース回路部４は、たとえば、主に５ボルト程度の外部高電圧電源で駆動されており、コアロジック回路部５およびメモリ回路部６は主に、内部降圧低電圧電源で駆動されている。すなわち、多電圧電源系である。
このコアロジック回路部５およびメモリ回路部６等には、多数のＣＭＩＳ論理ゲートが設けられており、それらは、たとえば、第１のＮチャネル型ＭＩＳＦＥＴ、第１のＰチャネル型ＭＩＳＦＥＴ等から構成されている。
（２）各回路ブロック等の説明（主に図３から図９）
次に図３に基づいて、図２のレイアウトにおける電源端子Ｖｃｃ（接地端子Ｇｎｄ）、ＥＳＤ保護回路部（ＥＳＤ）、インターフェース部４、コアロジック回路部５等の関係を説明する。図３に示すように、インターフェース部４内には、電源端子Ｖｃｃおよび接地端子Ｇｎｄがあり、それらから外部高圧電源電圧が供給されている。高圧電源電位と接地電位の間には、ディカップリングコンデンサ部ＤＣ（Ｎチャネル高耐圧対称ＭＯＳ型コンデンサＣＨＳＭ１、ＣＨＳＭ２）、ＥＳＤ保護回路部（ＥＳＤ）、信号出力バッファ回路部ＢＦ（Ｉ/Ｏバッファ等）、降圧回路部８等が接続されている。降圧回路部８からは、たとえば、１．２ボルト程度の低電圧電源電位Ｖｄｄが供給されており、コアロジック回路部５等を駆動しており、コアロジック回路部５からの出力信号は、信号出力バッファ回路部ＢＦを介して、信号出力端子Ｔから外部に出力される。前記のように、信号出力バッファ回路部ＢＦには、ＣＭＩＳバッファが設けられており、このＣＭＩＳバッファは、たとえば、コアロジック回路部５を構成するＮチャネル型ＭＩＳＦＥＴ（Ｐチャネル型ＭＩＳＦＥＴ）よりも動作電圧が高い、第２のＮチャネル型ＭＩＳＦＥＴ（第２のＰチャネル型ＭＩＳＦＥＴ）で構成されている。
次に、図３のディカップリングコンデンサ部ＤＣの詳細を図４に示す。電源電圧の揺らぎによる放射電磁雑音すなわちＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を抑制するため、ディカップリングコンデンサ部ＤＣとしては、容量の大きなものを使用する必要があるため、ゲート長の大きなソースドレイン対称構造を有する高耐圧ＭＩＳＦＥＴ型のＮチャネル高耐圧対称ＭＯＳ型コンデンサＣＨＳＭ１、ＣＨＳＭ２を使用するのが好適である。
次に、図３のＥＳＤ保護回路部（ＥＳＤ）の詳細を図５に示す。図５に示すように、高圧電源電位と接地電位の間には、たとえば、ポリシリコン抵抗Ｒ１とコンデンサＣＨＳＭ３（たとえば、Ｎチャネル高耐圧対称ＭＯＳ型コンデンサＣＨＳＭ１、ＣＨＳＭ２等と同様の構造を有するもの）の直列接続回路、この直列接続回路の中間点の電位を受ける複数のソースドレイン非対称高耐圧ＭＩＳＦＥＴ対から構成された高耐圧非対称低Ｖｔｈ型ＣＭＩＳＦＥＴインバータ群ＩＮＶＡＬＧ（直列接続多連インバータ群）、高耐圧非対称低Ｖｔｈ型ＣＭＩＳＦＥＴインバータ群ＩＮＶＡＬＧの出力によって、高圧電源電位と接地電位の間を短絡するＮチャネル高耐圧非対称低Ｖｔｈ型ＭＩＳＦＥＴ（ＱＮＨＡＬ４）、ＥＳＤ保護Ｄ１等が接続されている。このＥＳＤ保護回路部（ＥＳＤ）は、正常に電源電圧が印加されている状態では、ポリシリコン抵抗Ｒ１とコンデンサＣＨＳＭ３の中間点の電位は、Ｈｉｇｈであり、その結果、直列接続多連インバータ群ＩＮＶＡＬＧの出力は、Ｌｏｗとなっており、シャントＭＩＳＦＥＴ（ＱＮＨＡＬ４）は、オフ状態である。一方、高電圧電源端子Ｖｃｃ側に、正の高電圧のサージ電圧（接地電位Ｇｎｄとの間に）が印加された場合を想定すると、当初、ポリシリコン抵抗Ｒ１とコンデンサＣＨＳＭ３の中間点の電位は、Ｌｏｗとなっており、その結果、シャントＭＩＳＦＥＴ（ＱＮＨＡＬ４）は、オン状態であり、サージ電圧を逃がす働きをする。ポリシリコン抵抗Ｒ１とコンデンサＣＨＳＭ３で決まる時定数は、十分に大きいので、シャントＭＩＳＦＥＴ（ＱＮＨＡＬ４）のオン状態の時間も十分に長い。前記のように、ＥＳＤ保護回路部（ＥＳＤ）には、ＣＭＩＳインバータが設けられており、このＣＭＩＳインバータは、たとえば、コアロジック回路部５を構成するＮチャネル型ＭＩＳＦＥＴ（Ｐチャネル型ＭＩＳＦＥＴ）よりも動作電圧が高い、第３のＮチャネル型ＭＩＳＦＥＴ（第３のＰチャネル型ＭＩＳＦＥＴ）で構成されている。
ここで、ＥＳＤ保護Ｄ１は、正常に電源電圧が印加されている状態では、オフ状態である。一方、接地端子Ｇｎｄを基準として、電源端子Ｖｃｃに正のサージ電圧が印加された場合は、順方向動作して、サージ電圧を逃がす働きをする。
高耐圧非対称低Ｖｔｈ型ＣＭＩＳＦＥＴインバータ群ＩＮＶＡＬＧは、Ｎチャネル高耐圧非対称低Ｖｔｈ型ＭＩＳＦＥＴ（ＱＮＨＡＬ１、ＱＮＨＡＬ２、ＱＮＨＡＬ３）およびＰチャネル高耐圧非対称低Ｖｔｈ型ＭＩＳＦＥＴ（ＱＰＨＡＬ１、ＱＰＨＡＬ２、ＱＰＨＡＬ３）で構成するのが好適である。ＥＳＤ保護回路部ＥＳＤでは、できるだけ早くオンして、保護動作を開始する必要があるので、比較的閾値電圧が低いＭＩＳＦＥＴを使用するのが有効である。
このようにＥＳＤ保護回路部では、一般に局所的な電荷の集中を防ぐため、前記のように、多段のインバータＩＮＶＡＬＧと大面積のＮチャネルＭＩＳＦＥＴを用いるのが、これらのＭＩＳＦＥＴの多くを比較的ゲート長の短い非対称高耐圧ＭＩＳＦＥＴとすることにより、インターフェース回路部４（またはＥＳＤ保護回路部）の占有面積を大幅に削減することができる。
次に、図３の降圧回路部８の詳細を図６に示す。図６に示すように、たとえば、Ｐチャネル高耐圧非対称高Ｖｔｈ型ＭＩＳＦＥＴ（ＱＰＨＡＨ３）の出力を基準電圧Ｖｒ（たとえば１．２ボルト）とともに作動アンプＡＤに入力することにより、高電圧電源電位Ｖｃｃを低電圧電源電位Ｖｄｄに変換している。ここで、ディカップリングコンデンサＣ１，Ｃ２は、先と同様に、電源電圧の変動による障害を防止するために挿入されている。なお、いうまでもないことであるが、この回路は、Ｐチャネル高耐圧非対称高Ｖｔｈ型ＭＩＳＦＥＴ（ＱＰＨＡＨ３）の代わりに、Ｎチャネル高耐圧非対称高Ｖｔｈ型ＭＩＳＦＥＴで構成することもできる。ここで、比較的閾値電圧が高いＭＩＳＦＥＴを使用するのは、不要な電流を抑制したいからである。
次に、図３の信号出力バッファ回路部ＢＦの詳細を図７に基づいて説明する。図７に示すように、高圧電源電位Ｖｃｃと接地電位Ｇｎｄの間には、たとえば、コアロジック回路部からの出力信号ＳＣおよび制御信号ＳＤを受けて動作する出力制御回路ＣＣ、これに制御されるプッシュプル出力バッファＢＰＰ、プッシュプル出力バッファＢＰＰの出力端子と信号出力端子Ｔに挿入されたポリシリコン抵抗等のＥＳＤ保護抵抗Ｒ２等が接続されている。また、高圧電源電位Ｖｃｃと信号出力端子Ｔの間および信号出力端子Ｔと接地電位Ｇｎｄの間には、それぞれＥＳＤ保護ダイオードＤ２およびＥＳＤ保護ダイオードＤ３が接続されている。
ここで、出力制御回路ＣＣおよびプッシュプル出力バッファＢＰＰは、高圧電源電位Ｖｃｃによって駆動されており、高耐圧対称ＣＭＩＳＦＥＴ−ＮＯＲゲート（ＮＯＲＳ）および高耐圧対称ＣＭＩＳＦＥＴ−ＮＡＮＤゲート（ＮＡＮＤＳ）は、双方向動作が必要であるため、ソースドレイン対称構造を有する高耐圧対称ＭＩＳＦＥＴで構成するのが好適であるが、その他については、デバイス面積縮小のため、たとえば、Ｎチャネル高耐圧非対称高Ｖｔｈ型ＭＩＳＦＥＴ（ＱＮＨＡＨ１、ＱＮＨＡＨ２）およびＰチャネル高耐圧非対称高Ｖｔｈ型ＭＩＳＦＥＴ（ＱＰＨＡＨ１、ＱＰＨＡＨ２）のように、ソースドレイン非対称構造を有する高耐圧非対称ＭＩＳＦＥＴで構成するのが好適である。高耐圧対称ＣＭＩＳＦＥＴ−ＮＯＲゲート（ＮＯＲＳ）および高耐圧対称ＣＭＩＳＦＥＴ−ＮＡＮＤゲート（ＮＡＮＤＳ）を高耐圧非対称ＣＭＩＳＦＥＴで構成しないのは、ソースとドレイン間の電流方向が入れ替わる可能性があることと、レイアウトの関係で比較的ゲート長の短い高耐圧非対称ＣＭＩＳＦＥＴを用いても、逆にレイアウト面積が増加する傾向があるためである。一方、インバータ等の場合は、ソースとドレイン間の電流方向が入れ替わる可能性がなく、レイアウト面積が確実に減少するので、高耐圧非対称ＣＭＩＳＦＥＴを使用することが好適となる。
ここで、出力制御回路ＣＣおよびプッシュプル出力バッファＢＰＰに比較的閾値電圧の高いＭＩＳＦＥＴを用いているのは、信号出力時は常時動作している回路であるため、消費電力をできるだけ節約する必要があるからである。
この回路は、駆動能力可変の出力回路であり、その動作の概要は以下のとおりである。すなわち、制御信号ＳＤが「１」のときは、プッシュプル出力バッファＢＰＰを構成する一対のインバータ群は、並列動作して、高い駆動能力の状態で動作する。一方、制御信号ＳＤが「０」のときは、プッシュプル出力バッファＢＰＰを構成する一対のインバータ群のうちの一方のインバータ（Ｎチャネル高耐圧非対称高Ｖｔｈ型ＭＩＳＦＥＴ（ＱＮＨＡＨ２）およびＰチャネル高耐圧非対称高Ｖｔｈ型ＭＩＳＦＥＴ（ＱＰＨＡＨ２）で構成されるもの）は、高インピーダンス状態に保持されるので、駆動能力が低い状態で動作することとなる。
次に、図７の高耐圧対称ＣＭＩＳＦＥＴ−ＮＯＲゲート（ＮＯＲＳ）および高耐圧対称ＣＭＩＳＦＥＴ−ＮＡＮＤゲート（ＮＡＮＤＳ）の詳細をそれぞれ図８及び図９に示す。図８及び図９に示すように、これらのＣＭＩＳ論理ゲート（多入力論理ゲート）は、たとえば、ソースドレイン対称構造を有するＮチャネル高耐圧対称ＭＩＳＦＥＴ（ＱＮＨＳ１、ＱＮＨＳ２）およびＰチャネル高耐圧対称ＭＩＳＦＥＴ（ＱＰＨＳ１、ＱＰＨＳ２）で構成するのが好適である。
（３）各回路ブロック等を構成するデバイス等の説明（主に図１０から図１３）
ここでは、これまでに説明した各種のＭＩＳＦＥＴ、キャパシタ、ダイオード等の具体的断面構造の一例を模式的に説明する。
Ｎチャネル型高耐圧ソースドレイン非対称ＭＩＳＦＥＴおよびPチャネル型高耐圧ソースドレイン非対称ＭＩＳＦＥＴの模式的断面構造を図１０に示す（具体的詳細構造は図１を参照）。なお、Ｎチャネル型高耐圧ソースドレイン非対称ＭＩＳＦＥＴは、すでに、図１において、詳しく説明しているので（Ｐ型パンチスルーストッパ領域１８ｐがない以外ほぼ同一）、ここでは、Ｐチャネル型高耐圧ソースドレイン非対称ＭＩＳＦＥＴの各種の不純物ドープ領域についてのみ説明する。
図１０に示すように、Ｐチャネル型高耐圧非対称ＭＩＳＦＥＴは、たとえば、Ｐ型単結晶シリコン基板（最終製品においては、半導体チップ２であり、製造工程中においては、半導体ウエハ１であり、半導体チップ２および半導体ウエハ１の裏面側は、もともとの基板部分１ｓである）の非対称高耐圧ＭＩＳＦＥＴ領域２１（図１参照）の表面１ａ（裏面１ｂの反対の面）側（具体的には、表面、表面上、および表面内）に形成されている。非対称高耐圧ＭＩＳＦＥＴ領域２１（正確には、Ｐチャネル型非対称高耐圧ＭＩＳＦＥＴ領域）は、半導体チップ２の表面１ａ領域において、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）絶縁膜２３等の素子分離領域によって囲まれている。この囲まれた領域をアクティブ領域という。アクティブ領域上には、ゲート絶縁膜１５ｈ（高耐圧部ゲート絶縁膜）を介して、ゲート電極１６が設けられており、これらの周辺には、サイドウォールスペーサ絶縁膜１７が設けられている。半導体チップ２の表面１ａ内には、アクティブ領域（Ｐチャネル型非対称高耐圧ＭＩＳＦＥＴのアクティブ領域）の全体にわたって、比較的深い高耐圧部Ｎウエル領域１１ｎｈが設けられている。
次に、ドレイン側の不純物ドープ領域について説明する。ドレイン側の半導体チップ２の表面１ａ内の高耐圧部Ｎウエル領域１１ｎｈ内には、比較的浅いＰ型高濃度ドレイン領域１４ｐおよび、それを取り囲むような形状であってＰ型高濃度ドレイン領域１４ｐよりも不純物濃度が低く、それよりも深い非対称Ｐ型ドレインエクステンション領域１２ｐｈａ（必ずしも、相対的に深い必要はないが、深い方が電界緩和の効果が大きい）が設けられている。このドレインエクステンション領域１２ｐｈａは、いわゆるＤＤＤ領域であり、ＬＤＤ領域とすることもできるが、その場合は、先に説明したように、電界緩和の効果が小さくなる。
一方、ソース側の半導体チップ２の表面１ａ内の高耐圧部Ｎウエル領域１１ｎｈ内（表面近傍）には、比較的浅いＰ型高濃度ソース領域１４ｐ、および、これからゲート電極側に突出し、これよりも濃度が低く、深さが同等か、それよりも浅いＰ型ソースエクステンション領域２０ｐｈａが設けられている。
更に、ソース側の半導体チップ２の表面１ａ内の高耐圧部Ｎウエル領域１１ｎｈ内には、Ｐ型ソースエクステンション領域２０ｐｈａを取り囲むように、それよりも深く、且つ、高耐圧部Ｎウエル領域１１ｎｈと同一の導電型を有し、これよりも高濃度の高耐圧ソース部のＮ型ハロー領域１９ｎｈが設けられている。また、ソース側の半導体チップ２の表面１ａ内には、Ｎ型ハロー領域１９ｎｈを取り囲むように、それよりも深く、それよりも不純物濃度の低いＮ型パンチスルーストッパ領域１８ｎ（なお、濃度的には、高耐圧部Ｎウエル領域１１ｎｈより濃度が高い）が設けられている。
次に、Ｎチャネル高耐圧対称ＭＩＳＦＥＴ（ＱＮＨＳ）およびＰチャネル高耐圧対称ＭＩＳＦＥＴ（ＱＰＨＳ）の模式的断面構造を図１１に示す。なお、半導体基板２、素子分離構造、半導体基板２の表面１ａ上の構造等は、この説明の精度においては同一であるので、説明は繰り返さない。
図１１に示すように、Ｎチャネル高耐圧対称ＭＩＳＦＥＴ（ＱＮＨＳ）のアクティブ領域に当たる半導体チップ２の表面１ａ内には比較的深い高耐圧部Ｐウエル領域１１ｐｈが形成されており、ゲート電極１６（第２のゲート電極）の両側の半導体チップ２の表面１ａ内には、比較的浅いＮ型高濃度ソースドレイン領域１４ｎ（第２のＮ型高濃度ソース領域、第２のＮ型高濃度ドレイン領域）および、これよりも不純物濃度が低く、深さの深い対称Ｎ型ソースドレインエクステンション領域１２ｎｈｓ（第２のＮ型ソースエクステンション領域、第２のＮ型ドレインエクステンション領域）が設けられている。
一方、Ｐチャネル高耐圧対称ＭＩＳＦＥＴ（ＱＰＨＳ）のアクティブ領域に当たる半導体チップ２の表面１ａ内には比較的深い高耐圧部Ｎウエル領域１１ｎｈが形成されており、ゲート電極１６の両側の半導体チップ２の表面１ａ内には、比較的浅いＰ型高濃度ソースドレイン領域１４ｐおよび、これよりも不純物濃度が低く、深さの深い対称Ｐ型ソースドレインエクステンション領域１２ｐｈｓが設けられている。
次に、コアロジック回路部５におけるＮチャネル型低耐圧コアＭＩＳＦＥＴ（ＱＮＣ）およびＰチャネル型低耐圧コアＭＩＳＦＥＴ（ＱＰＣ）の模式的断面構造を図１２に示す。なお、半導体基板２、素子分離構造等は、この説明の精度においては同一であるので、説明は繰り返さない。
図１２に示すように、両アクティブ領域の半導体チップ２の表面１ａには、それぞれ、コアロジック部ゲート絶縁膜１５ｃ（高耐圧部ゲート絶縁膜１５ｈよりも薄い）を介してゲート電極１６が形成されており、それらの周囲には、サイドウォールスペーサ絶縁膜１７が形成されている。
また、Ｎチャネル型低耐圧コアＭＩＳＦＥＴ（ＱＮＣ）のアクティブ領域に当たる半導体チップ２の表面１ａ内には比較的深いコアロジック部Ｐウエル領域１１ｐｃが形成されており、ゲート電極１６の両側の半導体チップ２の表面１ａ内には、比較的浅いＮ型高濃度ソースドレイン領域１４ｎおよび、これよりも不純物濃度が低く、深さが浅いコア部Ｎ型ソースドレインエクステンション領域１２ｎｃが設けられている。コア部Ｎ型ソースドレインエクステンション領域１２ｎｃは、いわゆるＬＤＤ構造である。なお、これはＤＤＤ構造とすることもできる。ただし、ＤＤＤ構造の方が、ショートチャネル効果が顕著になりやすい傾向がある。
一方、Ｐチャネル型低耐圧コアＭＩＳＦＥＴ（ＱＰＣ）のアクティブ領域に当たる半導体チップ２の表面１ａ内には比較的深いコアロジック部Ｎウエル領域１１ｎｃが形成されており、ゲート電極１６の両側の半導体チップ２の表面１ａ内には、比較的浅いＰ型高濃度ソースドレイン領域１４ｐおよび、これよりも不純物濃度が低く、深さが浅いコア部Ｐ型ソースドレインエクステンション領域１２ｐｃが設けられている。先と同様に、コア部Ｐ型ソースドレインエクステンション領域１２ｐｃいわゆるＬＤＤ構造である。なお、これはＤＤＤ構造とすることもできる。ただし、ＤＤＤ構造の方が、ショートチャネル効果が顕著になりやすい傾向がある。
次に、ＥＳＤ保護ダイオードＤ１、Ｄ２、Ｄ３の模式的断面構造を図１３に示す。なお、半導体基板２、素子分離構造等は、この説明の精度においては同一であるので、説明は繰り返さない。
図１３に示すように、ＥＳＤ保護ダイオードＤ１、Ｄ３のアクティブ領域に当たる半導体チップ２の表面１ａ内には比較的深い高耐圧部Ｐウエル領域１１ｐｈ（ダイオードのＰ型アノード領域として作用する）が形成されており、その表面領域内には、比較的浅いＮ型高濃度カソード領域１４ｎ（高耐圧ＭＯＳＦＥＴのＮ型高濃度ソースドレイン領域１４ｎと同一の属性を有する不純物領域）が設けられている。
一方、ＥＳＤ保護ダイオードＤ２のアクティブ領域に当たる半導体チップ２の表面１ａ内には比較的深い高耐圧部Ｎウエル領域１１ｎｈ（ダイオードのＮ型カソード領域として作用する）が形成されており、その表面領域内には、比較的浅いＰ型高濃度アノード領域１４ｐ（高耐圧ＭＯＳＦＥＴのＰ型高濃度ソースドレイン領域１４ｐと同一の属性を有する不純物領域）が設けられている。
３．本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部の説明（主に図１４から図２７）
以下のプロセスでは、前記の理由により、コアロジック回路部５（低耐圧部）、対称高耐圧ＭＩＳＦＥＴ領域２２（高耐圧部）、非対称高耐圧ＭＩＳＦＥＴ領域２１（高耐圧部）（図１４等）等の各領域について、原則としてＮチャネル型デバイス領域についてのみ説明する。
図１４は本願の一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（素子分離領域形成工程）である。図１５は本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（低耐圧コアロジック回路部のＰウエル導入工程）である。図１６は本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（高耐圧部のＰウエル導入工程）である。図１７は本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（Ｐ型パンチスルーストッパ領域導入工程）である。図１８は本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（高耐圧部のゲート絶縁膜形成工程）である。図１９は本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（低耐圧部のゲート絶縁膜除去工程）である。図２０は本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（低耐圧部のゲート絶縁膜形成工程）である。図２１は本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（ゲート電極膜成膜工程）である。図２２は本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（ゲート電極パターニング工程）である。図２３は本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（対称Ｎ型ソースドレインエクステンション領域導入工程）である。図２４は本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（非対称Ｎ型ドレインエクステンション領域導入工程）である。図２５は本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（Ｎ型ソースエクステンション領域およびＰ型ハロー領域導入工程）である。図２６は本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（低耐圧部のＮ型エクステンション領域導入工程）である。図２７は本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明するためのウエハ部分断面図（各部に共通な高濃度Ｎ型ソースドレイン領域導入工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置および、その製造方法に関するウエハプロセス（基本プロセス）主要部を説明する。
先ず、図１４に示すように、たとえば、Ｐ型の単結晶シリコンウエハ１（１ｓ）等の表面１ａのコアロジック回路部５（低耐圧部）、対称高耐圧ＭＩＳＦＥＴ領域２２（高耐圧部）、非対称高耐圧ＭＩＳＦＥＴ領域２１（高耐圧部）等に対応して、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の素子分離２３を形成する。
次に、図１５に示すように、たとえば、コアロジック部Ｐウエル領域導入用レジスト膜２４をイオン注入マスクとして、イオン注入等により、コアロジック回路部５（低耐圧部）にコアロジック部Ｐウエル領域１１ｐｃを導入する。ここで、Ｎチャネル型ＭＩＳＦＥＴ部等への打ち込み条件としては、たとえば、イオン種：ボロン、打ち込みエネルギ：２００ｋｅＶから４００ｋｅＶ、ドーズ量：１ｘ１０１２/ｃｍ２から１ｘ１０１３/ｃｍ２程度、打ち込み方式：垂直打ち込み等を好適なものとして例示することができる。
次に、図１６に示すように、たとえば、高耐圧部Ｐウエル領域導入用レジスト膜２５をイオン注入マスクとして、イオン注入等により、対称高耐圧ＭＩＳＦＥＴ領域２２（高耐圧部）および非対称高耐圧ＭＩＳＦＥＴ領域２１（高耐圧部）に高耐圧部Ｐウエル領域１１ｐｈを導入する。ここで、Ｎチャネル型ＭＩＳＦＥＴ部等への打ち込み条件としては、たとえば、イオン種：ボロン、打ち込みエネルギ：２００ｋｅＶから４００ｋｅＶ、ドーズ量：１ｘ１０１２/ｃｍ２から１ｘ１０１３/ｃｍ２程度、打ち込み方式：垂直打ち込み等を好適なものとして例示することができる。
次に、図１７に示すように、たとえば、Ｐ型パンチスルーストッパ領域導入用レジスト膜２６をイオン注入マスクとして、イオン注入等により、非対称高耐圧ＭＩＳＦＥＴ領域２１（高耐圧部）のソース側にＰ型パンチスルーストッパ領域１８ｐを導入する。ここで、Ｎチャネル型ＭＩＳＦＥＴ部等への打ち込み条件としては、たとえば、イオン種：ボロン、打ち込みエネルギ：６０ｋｅＶ程度、ドーズ量：１ｘ１０１２/ｃｍ２から１ｘ１０１３/ｃｍ２程度（閾値電圧を過剰に上げないように設定）、打ち込み方式：垂直打ち込み等を好適なものとして例示することができる。
次に、図１８に示すように、たとえば、熱酸化等（ＣＶＤでも良い）により、半導体ウエハ１の表面１ａのシリコン面に高耐圧部ゲート絶縁膜１５ｈを成膜する。厚さは、５ボルト系を想定すると、１５ｎｍ程度を好適なものとして例示することができる。
次に、図１９に示すように、ゲート絶縁膜除去用レジスト膜２７をマスクとして、たとえば、弗酸系エッチング液等を用いて、コアロジック回路部５のゲート絶縁膜１５ｈを除去する。
次に、図２０に示すように、たとえば、熱酸化等（ＣＶＤでも良い）により、コアロジック回路部５の半導体ウエハ１の表面１ａのシリコン面に、高耐圧部ゲート絶縁膜１５ｈよりも薄いコアロジック部ゲート絶縁膜１５ｃを成膜する。厚さは、１．２ボルト系を想定すると、２ｎｍから３ｎｍ程度を好適なものとして例示することができる。
次に、図２１に示すように、半導体ウエハ１の表面１ａ側に、ゲート電極材料膜１６を成膜する。
次に、図２２に示すように、通常のリソグラフィにより、ゲート電極材料膜１６をパターニングすることによって、コアＭＩＳＦＥＴ、高耐圧ソースドレイン対称ＭＩＳＦＥＴ、および高耐圧ソースドレイン非対称ＭＩＳＦＥＴの各ゲート電極１６を形成する。各ゲート電極のゲート長は、６５ｎｍテクノロジノードを例にとると、たとえばコアＭＩＳＦＥＴ：６５ｎｍ程度、高耐圧ソースドレイン対称ＭＩＳＦＥＴ：１マイクロメートル程度、高耐圧ソースドレイン非対称ＭＩＳＦＥＴ：０．４マイクロメートル程度から０．６マイクロメートル程度を好適なものとして例示することができる。
次に、図２３に示すように、たとえば、対称Ｎ型ソースドレインエクステンション領域導入用レジスト膜２８をイオン注入マスクとして、イオン注入等により、対称Ｎ型ソースドレインエクステンション領域１２ｎｈｓを導入する。ここで、Ｎチャネル型ＭＩＳＦＥＴ部等への打ち込み条件としては、たとえば、イオン種：リン、打ち込みエネルギ：５０ｋｅＶから７０ｋｅＶ程度、ドーズ量：１ｘ１０１４/ｃｍ２から１ｘ１０１５/ｃｍ２程度、打ち込み方式：傾斜打ち込み（傾斜角：たとえば３０から４５度程度）等を好適なものとして例示することができる。
次に、図２４に示すように、たとえば、非対称Ｎ型ドレインエクステンション領域導入用レジスト膜をイオン注入マスクとして、イオン注入等により、非対称高耐圧ＭＩＳＦＥＴ領域２１のドレイン側にのみ非対称Ｎ型ドレインエクステンション領域１２ｎｈａを導入する。ここで、Ｎチャネル型ＭＩＳＦＥＴ部等への打ち込み条件としては、たとえば、イオン種：リン、打ち込みエネルギ：５０ｋｅＶから７０ｋｅＶ程度、ドーズ量：１ｘ１０１４/ｃｍ２から１ｘ１０１５/ｃｍ２程度、打ち込み方式：傾斜打ち込み（傾斜角：たとえば３０から４５度程度）等を好適なものとして例示することができる。
次に、図２５に示すように、たとえば、Ｎ型ソースエクステンション領域およびＰ型ハロー領域導入用レジスト膜３１をイオン注入マスクとして、イオン注入等により、高耐圧ソース部のＰ型Ｈａｌｏ領域１９ｐｈおよびＮ型ソースエクステンション領域２０ｎｈａを導入する。ここで、Ｎチャネル型ＭＩＳＦＥＴ部のソース側のＰ型Ｈａｌｏ領域１９ｐｈの打ち込み条件としては、たとえば、イオン種：ボロン、打ち込みエネルギ：１０ｋｅＶから１５ｋｅＶ程度、ドーズ量：５ｘ１０１２/ｃｍ２から５ｘ１０１３/ｃｍ２程度、打ち込み方式：傾斜打ち込み（傾斜角：たとえば３０から４５度程度）等を好適なものとして例示することができる。
また、Ｎチャネル型ＭＩＳＦＥＴ部のソース側のＮ型ソースエクステンション領域２０ｎｈａの打ち込み条件としては、たとえば、イオン種：砒素、打ち込みエネルギ：２０ｋｅＶ程度、ドーズ量：１ｘ１０１３/ｃｍ２から２ｘ１０１３/ｃｍ２程度、打ち込み方式：垂直打ち込み等を好適なものとして例示することができる。
次に、図２６に示すように、たとえば、コア部ソースドレインエクステンション領域導入用レジスト膜３２をイオン注入マスクとして、イオン注入等により、コア部Ｎ型ソースドレインエクステンション領域１２ｎｃを導入する。Ｎチャネル型ＭＩＳＦＥＴ部のコア部Ｎ型ソースドレインエクステンション領域１２ｎｃの打ち込み条件としては、たとえば、イオン種：砒素、打ち込みエネルギ：５ｋｅＶから１０ｋｅＶ程度、ドーズ量：１ｘ１０１４/ｃｍ２から２ｘ１０１５/ｃｍ２程度、打ち込み方式：垂直打ち込み等を好適なものとして例示することができる。
次に、図２７に示すように、たとえば、イオン注入等により、コアロジック回路部５、対称高耐圧ＭＩＳＦＥＴ領域２２、および非対称高耐圧ＭＩＳＦＥＴ領域２１の各Ｎチャネル型ＭＩＳＦＥＴ部にＮ型高濃度ソースドレイン領域１４ｎを導入する。この打ち込み条件としては、たとえば、イオン種：砒素、打ち込みエネルギ：５ｋｅＶから１０ｋｅＶ程度、ドーズ量：１ｘ１０１５/ｃｍ２から１ｘ１０１６/ｃｍ２程度、打ち込み方式：垂直打ち込み等を好適なものとして例示することができる。
４．高耐圧非対称ＭＩＳＦＥＴ（基本構造）に対するデバイス変形例１（パンチスルーストッパ省略構造）の説明（主に図２８、および図１４から図２７の内の図１７以外を参照）
この例は、不純物ドープ構造としては、図２７とほぼ同じであるが、非対称高耐圧ＭＩＳＦＥＴ領域２１において、Ｎチャネル型ＭＩＳＦＥＴ部を例にとると、Ｐ型パンチスルーストッパ領域１８ｐが省略されている点が特徴となっている。従って、Ｐチャネル型ＭＩＳＦＥＴ部のＮ型パンチスルーストッパ領域も省略されている。
図２８は図２７に対応するデバイス変形例１（パンチスルーストッパ省略構造）のウエハ部分断面図（各部に共通な高濃度Ｎ型ソースドレイン領域導入工程）である。これに基づいて、高耐圧非対称ＭＩＳＦＥＴ（基本構造）に対するデバイス変形例１（パンチスルーストッパ省略構造）を説明する。
プロセス的には、図２８に示すように、図１４から図２７において、図１７のステップを省略すればよい。
５．基本プロセスに対するプロセス変形例１（パンチスルーストッパ＆ソース導入共通化プロセス）の説明（主に図２９、および図１４から図２７の内の図１７、図２５以外を参照）
この例も、不純物ドープ構造としては、図２７とほぼ同じであるが、非対称高耐圧ＭＩＳＦＥＴ領域２１において、Ｎチャネル型ＭＩＳＦＥＴ部を例にとると、Ｐ型パンチスルーストッパ領域１８ｐがＮ型ソースエクステンション領域およびＰ型ハロー領域導入用レジスト膜３１をイオン注入マスクとしている点が特徴となっている。
図２９は図２５に対応するプロセス変形例１（パンチスルーストッパ＆ソース導入共通化プロセス）のウエハ部分断面図（Ｐ型パンチスルーストッパ領域、Ｎ型ソースエクステンション領域およびＰ型ハロー領域導入工程）である。これに基づいて、基本プロセスに対するプロセス変形例１（パンチスルーストッパ＆ソース導入共通化プロセス）を説明する。
プロセス的には、図２９に示すように、図１４から図２７において、図１７のステップをスキップして、図２５のステップで、パンチスルーストッパを導入することとなる。
６．基本プロセスに対するプロセス変形例２（高耐圧対称ＭＩＳＦＥＴのソースドレインの導入を非対称ＭＩＳＦＥＴのドレインエクステンションと共通化するプロセス）の説明（主に図３０、および図１４から図２７の内の図２３、図２４以外を参照）
この例は、Ｎチャネル型ＭＩＳＦＥＴ部を例にとって説明すると、対称高耐圧ＭＩＳＦＥＴ領域２２の対称Ｎ型ソースドレインエクステンション領域１２ｎｈｓと非対称高耐圧ＭＩＳＦＥＴ領域２２１の非対称Ｎ型ドレインエクステンション領域１２ｎｈａの導入を共通化したものである。
図３０は図２４に対応するプロセス変形例２（高耐圧対称ＭＩＳＦＥＴのソースドレインの導入を非対称ＭＩＳＦＥＴのドレインエクステンションと共通化するプロセス）のウエハ部分断面図（対称Ｎ型ソースドレインエクステンション領域および非対称Ｎ型ドレインエクステンション領域導入工程）である。これに基づいて、基本プロセスに対するプロセス変形例２（高耐圧対称ＭＩＳＦＥＴのソースドレインの導入を非対称ＭＩＳＦＥＴのドレインエクステンションと共通化するプロセス）を説明する。
プロセス的には、図３０に示すように、たとえば図１４から図２７において、図２３のステップをスキップし、図２４のステップにおいて、非対称Ｎ型ドレインエクステンション領域導入用レジスト膜２９を図３０のように変更すればよい。
７．基本プロセス（マルチＶｔｈ）におけるパンチスルーストッパ導入工程（図１７）の詳細説明（主に図３１から図３３、および図１４から図２７を参照）
この説明は、図１７のステップの詳細説明に当たる。図１７の説明では、非対称高耐圧ＭＩＳＦＥＴの閾値電圧は、単一であるかのように説明したが、現実には、マルチＶｔｈとなることが多い。
図３１は基本プロセスにおけるパンチスルーストッパ導入工程（図１７）の詳細を説明するためのＮチャネル型高耐圧非対称ＭＩＳＦＥＴ（低Ｖｔｈ）の拡大断面図である。図３２は基本プロセスにおけるパンチスルーストッパ導入工程（図１７）の詳細を説明するためのＮチャネル型高耐圧非対称ＭＩＳＦＥＴ（標準Ｖｔｈ）の拡大断面図である。図３３は基本プロセスにおけるパンチスルーストッパ導入工程（図１７）の詳細を説明するためのＮチャネル型高耐圧非対称ＭＩＳＦＥＴ（高Ｖｔｈ）の拡大断面図である。これらに基づいて、基本プロセス（マルチＶｔｈ）におけるパンチスルーストッパ導入工程（図１７）の詳細を説明する。
実際に、対象となる非対称高耐圧ＭＩＳＦＥＴの閾値電圧を個々に変更するには、Ｎチャネル型ＭＩＳＦＥＴ部を例にとって説明すると、たとえば図１７のステップにおいて、図３１から図３３に示すように、Ｐ型パンチスルーストッパ領域導入用レジスト膜２６の開口の幅をここに変更してやればよい。
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記の実施の形態では、主に、電源回路、出力回路等のＥＳＤ回路等を中心に具体的に説明したが、本願発明はそれに限定されるものではなく、入力回路、Ｉ/Ｏ回路、レベルシフト回路その他の信号処理回路等にも適用できることは言うまでもない。
１ ウエハ（半導体基板）
１ａ ウエハの表面（第１の主面）
１ｂ ウエハの裏面
１ｓ ウエハの基板部（Ｐ型単結晶シリコン基板）
２ 半導体チップ又はチップ領域
３ 外部電源
４ インターフェース回路部
５ コアロジック回路部
６ メモリ回路部
７ ボンディングパッド（チップ上の端子電極）
８ 降圧回路部
９ ソース側
１０ ドレイン側
１１ｎｃ コアロジック部Ｎウエル領域
１１ｎｈ 高耐圧部Ｎウエル領域
１１ｐｃ コアロジック部Ｐウエル領域
１１ｐｈ 高耐圧部Ｐウエル領域
１２ｎｈａ 非対称Ｎ型ドレインエクステンション領域
１２ｎｃ コア部Ｎ型ソースドレインエクステンション領域
１２ｎｈｓ 対称Ｎ型ソースドレインエクステンション領域
１２ｐｃ コア部Ｐ型ソースドレインエクステンション領域
１２ｐｈａ 非対称Ｐ型ドレインエクステンション領域
１２ｐｈｓ 対称Ｐ型ソースドレインエクステンション領域
１４ｎ Ｎ型高濃度ソースドレイン領域（Ｎ型高濃度カソード領域）
１４ｐ Ｐ型高濃度ソースドレイン領域（P型高濃度カソード領域）
１５ｃ コアロジック部ゲート絶縁膜
１５ｈ 高耐圧部ゲート絶縁膜
１６ ゲート電極（ゲート電極材料膜）
１７ サイドウォールスペーサ絶縁膜
１８ｎ Ｎ型パンチスルーストッパ領域
１８ｐ Ｐ型パンチスルーストッパ領域
１９ｎｈ 高耐圧ソース部のＮ型Ｈａｌｏ領域
１９ｐｈ 高耐圧ソース部のＰ型Ｈａｌｏ領域
２０ｎｈａ Ｎ型ソースエクステンション領域
２０ｐｈａ Ｐ型ソースエクステンション領域
２１ 非対称高耐圧ＭＩＳＦＥＴ領域
２２ 対称高耐圧ＭＩＳＦＥＴ領域
２３ ＳＴＩ絶縁膜
２４ コアロジック部Ｐウエル領域導入用レジスト膜
２５ 高耐圧部Ｐウエル領域導入用レジスト膜
２６ Ｐ型パンチスルーストッパ領域導入用レジスト膜
２７ ゲート絶縁膜除去用レジスト膜
２８ 対称Ｎ型ソースドレインエクステンション領域導入用レジスト膜
２９ 非対称Ｎ型ドレインエクステンション領域導入用レジスト膜
３１ Ｎ型ソースエクステンション領域およびＰ型ハロー領域導入用レジスト膜
３２ コア部ソースドレインエクステンション領域導入用レジスト膜
ＡＤ 差動アンプ
ＢＦ 信号出力バッファ回路部
ＢＰＰ プッシュプル出力バッファ
Ｃ１，Ｃ２ ディカップリングコンデンサ
ＣＨＳＭ１、ＣＨＳＭ２、ＣＨＳＭ３ Ｎチャネル高耐圧対称ＭＯＳ型コンデンサ
ＣＣ 出力制御回路
Ｄ１、Ｄ２、Ｄ３ ＥＳＤ保護ダイオード
ＤＣ ディカップリングコンデンサ部
ＥＳＤ ＥＳＤ保護回路部
ＩＮＶＡＨＧ 高耐圧非対称高Ｖｔｈ型ＣＭＩＳＦＥＴインバータ群
ＩＮＶＡＬＧ 高耐圧非対称低Ｖｔｈ型ＣＭＩＳＦＥＴインバータ群
Ｇｎｄ 接地端子（または接地電位）
ＮＡＮＤＳ 高耐圧対称ＣＭＩＳＦＥＴ−ＮＡＮＤゲート
ＮＯＲＳ 高耐圧対称ＣＭＩＳＦＥＴ−ＮＯＲゲート
ＱＮＣ Ｎチャネル型低耐圧コアＭＩＳＦＥＴ
ＱＮＨＡＨ、ＱＮＨＡＨ１、ＱＮＨＡＨ２ Ｎチャネル高耐圧非対称高Ｖｔｈ型ＭＩＳＦＥＴ
ＱＮＨＳ、ＱＮＨＳ１、ＱＮＨＳ２ Ｎチャネル高耐圧対称ＭＩＳＦＥＴ
ＱＮＨＡＬ、ＱＮＨＡＬ１、ＱＮＨＡＬ２、ＱＮＨＡＬ３、ＱＮＨＡＬ４ Ｎチャネル高耐圧非対称低Ｖｔｈ型ＭＩＳＦＥＴ
ＱＰＣ Ｐチャネル型低耐圧コアＭＩＳＦＥＴ
ＱＰＨＡＨ、ＱＰＨＡＨ１、ＱＰＨＡＨ２、ＱＰＨＡＨ３ Ｐチャネル高耐圧非対称高Ｖｔｈ型ＭＩＳＦＥＴ
ＱＰＨＡＬ、ＱＰＨＡＬ１、ＱＰＨＡＬ２、ＱＰＨＡＬ３ Ｐチャネル高耐圧非対称低Ｖｔｈ型ＭＩＳＦＥＴ
ＱＰＨＳ、ＱＰＨＳ１、ＱＰＨＳ２ Ｐチャネル高耐圧対称ＭＩＳＦＥＴ
Ｒ１，Ｒ２ ポリシリコン抵抗（ＥＳＤ保護抵抗）
ＳＣ コアロジック回路部からの出力信号
ＳＤ 制御信号
Ｔ 信号出力端子
Ｖｃｃ 高電圧電源端子（または高電圧電源電位）
Ｖｄｄ 低電圧電源端子（または低電圧電源電位）
Ｖｒ 基準電圧（１．２ボルト）

Claims (12)

  1. 以下を含む半導体集積回路装置：
    （ａ）第１の主面を有する半導体チップ；
    （ｂ）前記半導体チップの前記第１の主面上のコアロジック回路部に設けられたＣＭＩＳ論理ゲート；
    （ｃ）前記ＣＭＩＳ論理ゲートを構成する第１のＮチャネル型ＭＩＳＦＥＴ；
    （ｄ）前記ＣＭＩＳ論理ゲートを構成する第１のＰチャネル型ＭＩＳＦＥＴ；
    （ｅ）前記半導体チップの前記第１の主面上の信号出力バッファ回路部に設けられたＣＭＩＳバッファ；
    （ｆ）前記ＣＭＩＳバッファを構成し、前記第１のＮチャネル型ＭＩＳＦＥＴよりも動作電圧が高い第２のＮチャネル型ＭＩＳＦＥＴ；
    （ｇ）前記ＣＭＩＳバッファを構成し、前記第１のＰチャネル型ＭＩＳＦＥＴよりも動作電圧が高い第２のＰチャネル型ＭＩＳＦＥＴ；
    （ｈ）前記半導体チップの前記第１の主面上のＥＳＤ保護回路部に設けられたＣＭＩＳインバータ；
    （ｉ）前記ＣＭＩＳインバータを構成し、前記第１のＮチャネル型ＭＩＳＦＥＴよりも動作電圧が高い第３のＮチャネル型ＭＩＳＦＥＴ；
    （ｊ）前記ＣＭＩＳインバータを構成し、前記第１のＰチャネル型ＭＩＳＦＥＴよりも動作電圧が高い第３のＰチャネル型ＭＩＳＦＥＴ、
    ここで、前記第３のＮチャネル型ＭＩＳＦＥＴおよび前記第３のＰチャネル型ＭＩＳＦＥＴのそれぞれは、ソース側にのみハロー領域を有するソースドレイン非対称構造を有する。
  2. 前記１項の半導体集積回路装置において、前記第３のＮチャネル型ＭＩＳＦＥＴおよび前記第３のＰチャネル型ＭＩＳＦＥＴのそれぞれは、更に、以下を含む：
    （ｘ１）高濃度ドレイン領域；
    （ｘ２）前記高濃度ドレイン領域よりも深く、かつ、ドレイン側からゲート電極の下方に亘って延在するドレインエクステンション領域。
  3. 前記２項の半導体集積回路装置において、前記第３のＮチャネル型ＭＩＳＦＥＴおよび前記第３のＰチャネル型ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、それぞれ前記第１のＮチャネル型ＭＩＳＦＥＴおよび前記第１のＰチャネル型ＭＩＳＦＥＴのゲート絶縁膜の膜厚よりも厚い。
  4. 前記３項の半導体集積回路装置において、前記第２のＮチャネル型ＭＩＳＦＥＴおよび前記第２のＰチャネル型ＭＩＳＦＥＴのそれぞれは、ソース側にのみハロー領域を有するソースドレイン非対称構造を有する。
  5. 前記４項の半導体集積回路装置において、前記第３のＮチャネル型ＭＩＳＦＥＴおよび前記第３のＰチャネル型ＭＩＳＦＥＴの閾値電圧は、それぞれ前記第２のＮチャネル型ＭＩＳＦＥＴおよび前記第２のＰチャネル型ＭＩＳＦＥＴの閾値電圧よりも低い。
  6. 前記５項の半導体集積回路装置において、前記第３のＮチャネル型ＭＩＳＦＥＴおよび前記第３のＰチャネル型ＭＩＳＦＥＴのそれぞれは、更に、以下を含む：
    （ｘ１）ソース側に設けられ、前記ハロー領域よりも深いパンチスルーストッパ領域。
  7. 以下を含む半導体集積回路装置：
    （ａ）第１の主面を有する半導体チップ；
    （ｂ）前記半導体チップの前記第１の主面に設けられたソースドレイン非対称構造を有するＮチャネル型ＭＩＳＦＥＴ、
    ここで、前記Ｎチャネル型ＭＩＳＦＥＴは、以下を有する：
    （ｂ１）前記半導体チップの前記第１の主面内に、ゲート電極を挟んで形成されたＮ型高濃度ソース領域およびＮ型高濃度ドレイン領域；
    （ｂ２）前記Ｎ型高濃度ソース領域の前記ゲート電極側の端部に設けられたＮ型ソースエクステンション領域；
    （ｂ３）前記Ｎ型ソースエクステンション領域を囲むように設けられ、それよりも深いＰ型ハロー領域。
  8. 前記７項の半導体集積回路装置において、前記Ｎチャネル型ＭＩＳＦＥＴは、更に以下を有する：
    （ｂ４）前記高濃度ドレイン領域よりも深く、かつ、ドレイン側からゲート電極の下方に亘って延在するＮ型ドレインエクステンション領域。
  9. 前記８項の半導体集積回路装置において、前記Ｎチャネル型ＭＩＳＦＥＴは、更に以下を有する：
    （ｂ５）ソース側に設けられ、前記Ｐ型ハロー領域よりも深いＰ型パンチスルーストッパ領域。
  10. （ａ）第１の主面を有する半導体チップ；
    （ｂ）前記半導体チップの前記第１の主面に設けられたソースドレイン非対称Ｎチャネル型ＭＩＳＦＥＴ、
    を有する半導体集積回路装置の製造方法であって、前記ソースドレイン非対称Ｎチャネル型ＭＩＳＦＥＴは：
    （ｂ１）前記半導体チップの前記第１の主面内に、第１のゲート電極を挟んで形成された第１のＮ型高濃度ソース領域および第１のＮ型高濃度ドレイン領域；
    （ｂ２）前記第１のＮ型高濃度ソース領域の前記ゲート電極側の端部に設けられた第１のＮ型ソースエクステンション領域；
    （ｂ３）前記第１のＮ型ソースエクステンション領域を囲むように設けられ、それよりも深いＰ型ハロー領域；
    （ｂ４）ソース側に設けられ、前記Ｐ型ハロー領域よりも深いＰ型パンチスルーストッパ領域を有し、
    ここで、前記半導体集積回路装置の製造方法は、以下の工程を含む：
    （ｘ）前記Ｐ型パンチスルーストッパ領域および前記Ｐ型ハロー領域を同一のイオン注入マスクを用いて導入する工程。
  11. 前記１０項の半導体集積回路装置の製造方法において、前記ソースドレイン非対称Ｎチャネル型ＭＩＳＦＥＴは、更に以下を有する：
    （ｂ５）前記第１の高濃度ドレイン領域よりも深く、かつ、ドレイン側から第１のゲート電極の下方に亘って延在する第１のＮ型ドレインエクステンション領域。
  12. 前記１１項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は更に：
    （ｃ）前記半導体チップの前記第１の主面に設けられたソースドレイン対称Ｎチャネル型ＭＩＳＦＥＴを含み、前記ソースドレイン対称Ｎチャネル型ＭＩＳＦＥＴは：
    （ｃ１）前記半導体チップの前記第１の主面内に、第２のゲート電極を挟んで形成された第２のＮ型高濃度ソース領域および第２のＮ型高濃度ドレイン領域；
    （ｃ２）前記第２の高濃度ドレイン領域よりも深い第２のＮ型ドレインエクステンション領域；
    （ｃ３）前記第２の高濃度ソース領域よりも深い第２のＮ型ソースエクステンション領域を有し、
    ここで、前記半導体集積回路装置の製造方法は、以下の工程を含む：
    （ｙ）前記第１のＮ型ドレインエクステンション領域および前記第２のＮ型ソースエクステンション領域を同一のイオン注入マスクを用いて導入する工程。
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