KR102256226B1 - 낮은 소스-드레인 저항을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

낮은 소스-드레인 저항을 갖는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 본 발명의 실시 예에 따른 반도체 소자는, 반도체 기판에 P형의 반도체 영역과 P형의 반도체 영역보다 농도가 높은 P형의 웰 영역이 형성된다. 그리고 P형의 웰 영역에 LDD 영역 및 드레인 영역이 형성된다. P형의 반도체 영역에는 소스 영역만 형성되어 비대칭 구조를 이룬다. 그리고 P형의 반도체 영역과 웰 영역 상에 게이트 절연막 및 게이트 전극이 형성된다. 그리고 게이트 전극은 P형의 웰 영역과 일부만 중첩되는 특징을 가지고 있다.

Description

낮은 소스-드레인 저항을 갖는 반도체 소자 및 그 제조 방법{Semiconductor Device Having Low Rdson and Manufacturing Method Thereof}
본 발명은 낮은 온 상태의 소스-드레인 저항(Rdson)을 갖는 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 비대칭 LDD(lightly doped drain) 영역 및 비대칭 웰 영역을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 칩은 칩 크기(Chip size)가 줄어들면서 회로를 구성하고 있는 트랜지스터 크기도 줄어들어야 하는 것을 요구받고 있다. 반도체 소자는 크기가 줄어들면서도 성능은 유지 또는 더욱 향상시켜야 경쟁력을 갖추게 된다.
이에 따라, 비대칭(asymmetric) 또는 하이브리드(Hybrid) 소자가 개발되고 있다. 종래의 하이브리드 반도체 소자는 제1 소스 드레인과 드레인쪽의 LDD 깊이가 서로 다른 것을 볼 수 있다. 예를 들어 제1 소스 드레인에 깊이가 얕은(shallow) LDD 공정을 적용하고, 제2 소스 드레인에 깊은 LDD 공정을 적용할 수 있다.
하지만, 이러한 다양한 깊이를 갖는 하이브리드 소자를 제조하기 위해서, 많은 마스크를 필요로 한다. 그만큼 마스크 비용이 늘어나고, 반도체 소자의 제조 시간(TAT)이 길어지는 단점이 있다. 또한 원하는 만큼의 Rdson(온 상태의 소스-드레인 사이의 저항)을 얻을 수 없는 문제점이 있다.
미국 등록특허 US 8,912,597 (2014.12.16.) 미국 공개특허 US 2012-0061761 (2012.03.15.) 미국 등록특허 US 8,084,317 (2011.12.27.) 미국 공개특허 US 2009-0090980 (2009.04.09.) 미국 등록특허 US 7,447,082 (2008.11.04.)
본 발명의 실시 예들은 비대칭 LDD 구조 및 웰 구조를 사용함으로써, 온 상태의 소스-드레인 사이의 저항(Rdson) 성능을 개선할 수 있는 반도체 소자 구조를 제공하고자 한다.
또한, 본 발명의 실시 예들은 게이트 공정 이후에 웰 영역과 LDD 영역을 동일한 비대칭 마스크 패턴을 통해 형성함으로써, 반도체 소자에 사용되는 마스크 개수를 줄여서, 저비용으로 반도체 소자 제조 방법을 제공하고자 한다.
본 발명의 실시 예들은 웰 영역 또는 소스 드레인 영역을 조절함으로써, 유효 채널 길이를 줄여서 문턱 전압을 감소시키고 래치-업 특성을 향상시킬 수 있는, 반도체 소자 구조를 제공하고자 한다.
본 발명의 실시 예들은 드레인에 할로 영역을 추가함으로써, 펀치 쑤르를 방지할 수 있는, 반도체 소자 구조를 제공하고자 한다.
본 발명의 실시 예들은 소스 및 벌크를 접합(butting)시킴으로써, 소스와 벌크-탭 사이의 아이솔레이션이 필요하지 않아 소자의 길이 및 피치 사이즈를 감소시킬 수 있는, 반도체 소자 구조를 제공하고자 한다.
본 발명의 실시 예들은 웰 영역 및 LDD 영역을 소스 영역에 추가로 형성하거나, 소스 영역 및 드레인 영역을 하나의 웰 영역에 형성함으로써, 채널 길이를 더욱 줄일 수 있는, 반도체 소자 구조를 제공하고자 한다.
본 발명의 실시 예들은 고전압(HV, high voltage) 소자와 같이, Ld(폴리 에지(Poly edge) 부분부터 N+/P+ 영역 사이의 거리)가 있는 구조를 추가하거나 확장하여, 소자의 내압(breakdown voltage)을 증가시키고 다양한 동작전압으로 이용할 수 있는, 반도체 소자 구조를 제공하고자 한다.
본 발명의 실시 예에 따르면, 반도체 기판에 형성된 P형의 반도체 영역; 상기 P형의 반도체 영역에 형성된 소스 영역; 상기 P형의 반도체 영역과 접하여 형성되고, 상기 P형의 반도체 영역보다 농도가 높은 P형의 제2 웰 영역; 상기 P형의 제2 웰 영역에 형성된 제2 LDD 영역 및 드레인 영역; 및 상기 제2 웰 영역 상에 형성된 게이트 절연막 및 게이트 전극;을 포함하고, 상기 게이트 전극은 상기 P형의 제2 웰 영역과 일부만 중첩되는 반도체 소자가 제공될 수 있다.
상기 소스 영역과 상기 P형의 제2 웰 영역은 서로 떨어져 형성될 수 있다.
상기 P형의 제2 웰 영역은 상기 게이트 전극 길이의 절반을 초과하여, 상기 소스 영역 방향으로 연장되어 형성될 수 있다.
상기 P형의 제2 웰 영역은 상기 게이트 전극 길이의 50% 내지 90%가 중첩되도록 형성될 수 있다.
상기 소스 영역 근처에 상기 제2 LDD 영역과 대칭되는 같은 도전형의 LDD 영역이 존재하지 않을 수 있다.
상기 반도체 소자는, 상기 게이트 전극의 제1 영역 상에 형성되고, 상기 게이트 전극과 상기 드레인 영역 사이에 형성된 실라사이드 블로킹 절연층; 및 상기 게이트 전극의 제2 영역 상에 형성된 실라사이드;를 더 포함할 수 있다.
상기 드레인 영역은 상기 게이트 전극과 중첩되지 않고 떨어져 형성될 수 있다.
상기 반도체 소자는, 상기 기판에 형성되고, 상기 P형의 제2 웰 영역과 서로 떨어져 형성된 P형의 제1 웰 영역;을 더 포함할 수 있다.
상기 P형의 제1 웰 영역은 상기 소스 영역과 중첩될 수 있다.
상기 반도체 소자는, 상기 제1 웰 영역과 상기 제2 웰 영역 사이에 형성된 N형의 제3 웰 영역; 및 상기 N형의 제3 웰 영역에 형성된 P형의 제1 LDD 영역;을 더 포함할 수 있다.
상기 반도체 소자는, 상기 드레인 영역에 형성된 제2 할로(Halo) 영역;을 더 포함할 수 있다.
상기 반도체 소자는, 상기 P형의 제1 웰 영역에 형성되는 P형의 제1 벌크 영역; 및 상기 P형의 제2 웰 영역 안에 형성되는 P형의 제2 벌크 영역;을 더 포함할 수 있다.
상기 P형의 제1 벌크 영역과 상기 소스 영역은 서로 접하여 형성될 수 있다.
상기 반도체 소자는, 상기 기판에 형성되고, 상기 소스 영역 아래에 형성된 P형의 제1 웰 영역;을 더 포함하고, 상기 P형의 제1 웰 영역과 P형의 제2 웰 영역은 상기 N형의 제3 웰 영역 아래에서 서로 컨택할 수 있다.
본 발명의 실시 예들은 비대칭 LDD 구조 및 웰 구조를 사용함으로써, 온 상태의 소스-드레인 사이의 저항(Rdson)을 더 감소 시킬 수 있다.
또한, 본 발명의 실시 예들은 게이트 공정 이후에 웰 영역과 LDD 영역을 동일한 마스크 패턴을 통해 형성함으로써, 반도체 소자에 사용되는 마스크 개수를 줄여서, 저비용으로 반도체 소자를 제조할 수 있다.
본 발명의 실시 예들은 반도체 소자 제작에 필요한 마스크 중에서, 2개의 마스크를 사용하지 않아도 되기 때문에, 기존에 필요로 하는 이온 주입 공정을 생략할 수 있다. 이에 따라 반도체 소자의 제조 비용이 획기적으로 감소한다.
본 발명의 실시 예들은 웰 영역 또는 소스 드레인 영역을 조절함으로써, 유효 채널 길이를 줄여서 문턱 전압을 감소시킬 수 있고, 소스 드레인 영역 아래의 웰 농도를 강화시켜 래치-업 특성을 향상시킬 수 있다.
본 발명의 실시 예들은 드레인에 할로 영역을 추가함으로써, 펀치 쑤르를 방지할 수 있다.
본 발명의 실시 예들은 소스 및 벌크를 접합(butting)시킴으로써, 소스와 벌크-탭 사이의 아이솔레이션이 필요하지 않아 소자의 길이 및 피치 사이즈를 감소시킬 수 있다.
본 발명의 실시 예들은 웰 영역 및 LDD 영역을 소스 영역에 추가로 형성하거나, 소스 영역 및 드레인 영역을 하나의 웰 영역에 형성함으로써, 채널 길이를 더욱 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 NMOS 반도체 소자의 평면구조를 나타낸 도면이다.
도 2는 도 1에서 2-2'의 단면의 일 실시예로서, 본 발명의 실시 예에 따른 NMOS 반도체 소자의 단면구조를 나타낸 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 NMOS 반도체 소자의 단면구조를 나타낸 도면이다. 도 2와 마찬가지로 도 1에서 2-2'단면의 다른 실시 예이다.
도 4는 본 발명의 다른 실시 예에 따른 NMOS 반도체 소자의 단면구조를 나타낸 도면이다.
도 5는 본 발명의 다른 실시 예에 따른 NMOS 반도체 소자의 단면구조를 나타낸 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 NMOS 반도체 소자의 단면구조를 나타낸 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 NMOS 반도체 소자의 단면구조를 나타낸 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 NMOS 반도체 소자의 평면구조를 나타낸 도면이다.
도 9는 도 8의 8-8' 단면에 대한 본 발명의 일 실시예를 나타낸 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 실리사이드 블라킹 물질을 패터닝 한 후의 NMOS 반도체 소자의 단면구조를 나타낸 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 컨택 플러그를 포함한 NMOS 반도체 소자의 평면 구조를 나타낸 도면이다.
도 12 내지 도 14는 본 발명의 실시 예에 따른 반도체 소자에서의 특성을 비교한 도면이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다. 본 발명의 실시 예를 설명하면서, 본 발명이 속하는 기술 분야에 익히 알려졌고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 동일한 참조부호를 부여할 수도 있다. 그러나 이와 같은 경우라 하더라도 해당 구성 요소가 실시 예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 실시 예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시 예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.
이하, 더욱 다양하고 여러 효과를 가지는 본 발명의 실시 예들에 대해서 도 1 내지 도 14를 참조하여 설명하기로 한다. 도 1 내지 도 14는 N형의 대표적인 구조로 도시되어 있다. P형의 경우에는 반대로 마스크를 매칭시키면 된다.
도 1은 본 발명의 실시 예에 따른 NMOS 반도체 소자의 평면구조를 나타낸 도면이다.
본 발명의 실시 예에 따른 NMOS 반도체 소자는, 반도체 기판(10)에 형성된 P형의 반도체 영역(15), P형의 제1 웰 영역(131)과 P형의 제2 웰 영역(132), P형의 반도체 영역(15)에 형성된 소스 영역(151), P형의 제2 웰 영역(132)에 형성된 드레인 영역(152) 및 제2 웰 영역(132)에 상에 형성된 게이트 전극(120)을 포함한다. 여기서, 도 1에서 보듯이 게이트 전극(120)의 일부 영역은 P형의 제2 웰 영역(132)과 중첩된다. 그리고 게이트 전극(120)의 나머지 영역은 P형의 반도체 영역(15)과 중첩된다. 소스 영역(151)과 P형의 제2 웰 영역(132)은 서로 떨어져 형성된다. P형의 제2 웰 영역(132)은 게이트 전극(120) 길이의 절반을 초과하여, 소스 영역(151) 방향으로 연장되어 형성된다. P형의 제2 웰 영역(132)과 게이트 전극(120) 길이의 50-90%가 중첩 되도록 형성된다. 그리고 NMOS 반도체 소자는, P형의 제1 벌크 영역(161) 및 P형의 제2 웰 영역(132) 안에 형성된 P형의 제2 벌크 영역(162)을 더 포함한다. 그리고 NMOS 반도체 소자는, P형의 제1 벌크 영역(161)과 컨택하는 웰 컨택(181), 소스 영역(151)과 컨택하는 소스 컨택(182), 드레인 영역(152)과 컨택하는 드레인 컨택(183) 및 게이트 전극(120)과 연결되는 게이트 컨택(184)을 더 포함한다. 그리고 NMOS 반도체 소자는, 소스 영역(151)과 접촉하여 형성되는 제1 트렌치(111) 및 드레인 영역(152)과 접촉하여 형성되고 제2 웰 영역(132)에 형성되는 제2 트렌치(112)를 더 포함한다.
도 1에서 드레인 영역(152)의 면적과 소스 영역(151)의 면적은 서로 똑같거나 유사하게 형성된다. 드레인 영역(152)과 소스 영역(151)은 면적으로 보면, 서로 대칭적인 면적을 갖는다. 그리고 P형의 반도체 영역(15)은 기판(10)의 농도와 동일한 농도를 갖는다. P형의 반도체 영역(15)은 기판(10)의 일부분이다. 여기서 기판(10)은 P형의 도전형을 갖는 기판이다.
도 2는 도 1에서 2-2'의 단면의 일 실시예로서, 본 발명의 실시 예에 따른 NMOS 반도체 소자의 단면구조를 나타낸 도면이다.
도 2에 도시된 바와 같이, 본 발명의 실시 예에 따른 NMOS 반도체 소자는, 반도체 기판(10)에 서로 떨어져 형성된 P형의 제1 웰 영역(131)과 제2 웰 영역(132), P형의 제1 웰 영역(131)과 제2 웰 영역(132) 사이에 형성된 소스 영역(151), P형의 제2 웰 영역(132)에 형성된 제2 LDD 영역(142) 및 드레인 영역(152) 및 제2 웰 영역(132)에 상에 형성된 게이트 절연막(121) 및 게이트 전극(120)을 포함한다. 게이트 전극(120) 측벽에 각각 제1 및 제2 스페이서(171 및 172)가 형성된다. 게이트 전극(120)은 P형의 제2 웰 영역(132)과 일부만 중첩된다. 소스 영역(151)과 P형의 제2 웰 영역(132)은 서로 떨어져 형성된다. P형의 제2 웰 영역(132)은 게이트 전극(120) 길이의 절반을 초과하여, 소스 영역(151) 방향으로 연장되어 형성된다. P형의 제2 웰 영역(132)과 게이트 전극(120) 길이의 50-90%가 중첩 되도록 형성된다. 소스 영역(151) 근처에 제2 LDD 영역(142)과 대칭되는 같은 도전형의 LDD 영역이 존재하지 않는다. NMOS 반도체 소자는, P형의 제1 웰 영역(131)에 형성된 P형의 제1 벌크 영역(161) 및 P형의 제2 웰 영역(132) 안에 형성된 P형의 제2 벌크 영역(162)을 더 포함한다. NMOS 반도체 소자는, 드레인 영역(152)에 형성된 제2 할로(Halo) 영역(148)을 더 포함한다.
조금 더 부연 설명을 하면, 게이트 절연막(121) 및 게이트 전극(120)은 기판(10) 상에 형성된다. N형의 소스 영역(151) 및 드레인 영역(152)은 게이트 전극(120) 옆에 각각 형성된다. N형의 제2 LDD 영역(142)인 비대칭 LDD 영역(142)은 드레인 영역(152)으로부터 연장되어 형성된다. 게이트 전극(120)의 하부에 형성된 비대칭의 P형의 제2 웰 영역(132)은 N형의 드레인 영역(152) 및 비대칭 LDD 영역(142)을 감싼다. 소스 영역(151)은 P형의 반도체 영역(15)에 접촉한다. 비대칭의 P형의 제2 웰 영역(132)은 소스 영역(151)보다 드레인 영역(152)으로 치우쳐 형성된다.
그리고 도 2에 도시된 바와 같이, 게이트 전극(120)의 길이를 Lg로 정의한다. 그리고 게이트 전극(120)과 중첩되는 P형의 제2 웰 영역(132)의 길이를 Lpw로 정의한다. 다시 말해서, Lpw는 중첩 길이에 해당된다. 중첩 비율은 Lpw/Lg*100 이 된다. 즉, 게이트 전극(120)의 길이 대비 게이트 전극(120)과 중첩되는 제2 웰 영역(132)의 길이를 나타낸다. 일례로, 중첩 비율은 50% 내지 90%가 유지될 수 있고, 특정 비율로 한정되지 않는다. 중첩 비율이 50%인 경우, 게이트 전극(120)의 길이(Lg)가 0.35um이면, 중첩 길이(Lpw)는 0.175um이 된다. 게이트 전극(120)의 길이(Lg)가 10um이면, 중첩 길이(Lpw)는 5um이 된다.
이러한 실시 예에서 유효 채널 길이(Effective channel length)가 절반으로 줄어 들게 되어 문턱전압(Vth)이 감소하고, 드레인 전류(Idsat)가 증가하게 된다. 중첩 비율이 낮아지면, 웰-저항의 크기가 작아지기 때문에 특정 온 저항(specific ON resistance)을 가리키는 Rdson도 감소하게 된다. 채널을 형성하고 문턱 전압(Vth)을 결정하는 요인은 웰의 농도이다. 중첩 값이 작아질수록 제2 웰 영역(132)이 작아진다. 중첩이 작아질수록 제2 웰 영역(132)의 농도가 작아지므로, N+형의 드레인 영역(152)이 더 커지는 효과가 발생한다. 실제로는 마치 유효 채널 길이가 줄어드는 효과가 얻어진다.
도 2에 도시된 바와 같이, 할로(Halo) 영역(148)은 드레인 영역(152)에 대한 할로 이온 주입(Halo implant)을 통해 드레인 영역(152)에 형성된다. 할로 영역(148)을 형성하기 위해, 추가적인 마스크가 필요 없다. 제2 웰 영역(132)이 형성되고, N형의 비대칭 LDD 영역(142)은 LDD 이온주입을 통해 드레인 영역(152)으로부터 연장되어 형성된다. 이후, 할로 이온주입 단계(Halo implant step)가 추가되어 할로 영역(148)이 형성된다. 할로 이온주입 단계는 동일한 마스크에서 진행하는 것으로, 마스크의 개수 및 비용 증가가 전혀 없다. 할로 영역(148)은 채널 길이가 일반 트랜지스터보다 줄어 들면서 발생할 수 있는 펀치 쑤르를 방지해준다.
도 3은 본 발명의 다른 실시 예에 따른 NMOS 반도체 소자의 단면구조를 나타낸 도면이다. 도 2와 마찬가지로 도 1에서 2-2'단면의 다른 실시 예이다.
도 3에는 소스 영역(151), 드레인 영역(152) 및 P형의 제2 웰 영역(132)의 길이(Lpw)가 조정될 수 있음을 보여 준다. 먼저 P형의 제2 웰 영역(132)의 길이(Lpw)가 게이트 전극(120)의 길이(Lg) 대비 약 90%를 차지하고 있다. 소스 영역(151) 쪽으로 더 확장 또는 연장된 구조이다. 소스 영역(151) 쪽으로 다가갈수록 게이트 전극(120)과 중첩되는 제2 웰 영역(132)의 면적은 커진다. 게이트 전극(120) 아래의 제2 웰 영역(132)의 면적이 많아질수록, 전자의 드리프트 저항이 증대된다. 그럼으로써 Idsat 값이 감소한다. P형 기판(10)의 농도보다 P형의 제2 웰 영역(132)의 농도가 높기 때문에 전자가 이동하기 위해서는 그 만큼 더 많은 에너지가 필요하다. 반대로 P형의 제2 웰 영역(132)이 차지하는 면적이 적을수록 Vt는 감소하고, Rdson 도 감소하고, Idsat 값은 증가한다.
그리고 도 3에서 보듯이, 소스 영역(151) 및 드레인 영역(152)이 동시에 확장되거나, 어느 한쪽만 확장될 수 있다. 소스 영역(151)의 길이(SA), 드레인 영역(152)의 길이(SB)에 따라서 반도체 소자 특성이 달라질 수 있다. SA 및 SB의 길이에 따라서 Vth, Idsat 등에 영향을 준다. 이는 SA, SB에 따라 소스 및 드레인 영역(152) 사이의 저항 값이 변하기 때문이다. 한편, 전기적 특성에 대한 목표치가 미세하게 달라질 때, 이온주입(implant) 농도를 바꿔주는 대신 SA 및 SB의 길이를 조정하는 방법이 편리하다. 즉, 이온주입 농도를 바꿔주는 작업은 부수적인 효과(side effect)가 생기거나 다른 소자에도 영향이 미칠 수 있기 때문이다. 일반 로직 트랜지스터에서는 소스 영역(151) 및 드레인 영역(152)이 동일한 영향을 갖는다. 로직 트랜지스터에서는 소스 영역(151) 및 드레인 영역(152) 중에서 어느 쪽이나 전압 인가가 가능하다. 하지만, 비대칭 소자에서는 드레인 영역(152)에만 전압이 인가되기 때문에, 소스 영역(151)이 커지는 경우에는 드레인 영역(152)에 비해 큰 영향이 없게 된다.
도 3에 도시된 바와 같이, 드레인 영역(152)은 SB(Drain area)로 표시된다. 드레인에 해당하는 액티브 영역은 더욱 크고 길게 형성된다. 바이어스(Bias)되는 영역이 넓어지면, 전류 밀도(current density)가 완화되어 BV가 좋아진다. 이와 같이, 드레인 영역(152)에 대한 SB에 따라 반도체 소자의 특성이 달라진다. 여기서, SB는 제2 스페이서(172) 에지(spacer edge)에서 액티브 에지까지의 너비 또는 길이를 의미한다. 즉, SB는 제2 스페이서(172) 에지부터 드레인 영역(152)의 에지까지의 너비 또는 길이를 의미한다.
도 4는 본 발명의 다른 실시 예에 따른 NMOS 반도체 소자의 단면구조를 나타낸 도면이다. 도 2와 마찬가지로 도 1에서 2-2'단면의 다른 실시 예이다.
도 4에서 P형의 제1 웰 영역(131)은 소스 영역(151)과 중첩되어 형성된다. P형의 제1 웰 영역(131)은 상기 확장된 소스 영역(151)의 하부와 중첩된다. 이때, 제1 웰 영역(131)의 너비가 조절될 수 있다. 제1 웰 영역(131)의 일부 영역은 소스 영역(151)의 하부와 중첩된다. 중첩되는 영역이 조절될 수 있다. 이에 따라, 웰 영역이 강화되어 래치-업(Latch-up) 특성이 향상된다. 여기서, 회로에서 트랜지스터가 ON 상태일 때 과도한 전류가 들어오게 되면, 소자가 버티지 못하고 터진다. 이러한 특성을 래치-업 특성이라고 한다. 소스 영역(151) 쪽으로 제1 웰 영역(131)이 확장되면, 웰 영역이 강화되어 스냅백 항복전압(Snapback BV) 등이 강화된다. 래치-업 특성도 향상된다.
도 5는 본 발명의 다른 실시 예에 따른 NMOS 반도체 소자의 단면구조를 나타낸 도면이다.
도 5에 도시된 바와 같이, P형의 제1 벌크 영역(161)은 N형의 소스 영역(151)과 접촉하여 형성된다. 즉, 제1 벌크 영역(161)과 소스 영역(151)이 접합(butting)된다. 또한, 제1 벌크 영역(161)은 P형의 제1 웰 영역(131) 안에 형성된다. 제2 트렌치(112)는 드레인 영역(152)과 접촉하여 형성되고, 제2 웰 영역(132)에 형성된다. 여기서, 소스 영역(151)과 벌크-탭(bulk-tap) 사이의 아이솔레이션(Isolation)이 필요 없어지기 때문에, 길이가 줄어든다. 또한, 이러한 구조는 반도체 소자의 피치 사이즈가 감소하므로, 칩 축소(chip shrink)에 유리하게 된다.
도 6은 본 발명의 다른 실시 예에 따른 NMOS 반도체 소자의 단면구조를 나타낸 도면이다.
도 6에 도시된 바와 같이, 반도체 소자는 N형의 제3 웰 영역(138) 및 P형의 제1 LDD 영역(149)을 더 포함한다. 여기서 N형의 제3 웰 영역(138)은 제1 웰 영역(131)과 제2 웰 영역(132) 사이에 형성된다. 그리고 P형의 제1 LDD 영역(149)은 N형의 제3 웰 영역(138)에 형성된다. N형의 제3 웰 영역(138)은 채널 길이를 줄여주는 효과를 줄 수 있다. 원래는 P형의 웰 영역이 형성될 영역인데, N형의 웰 영역이 형성되어서 더 빨리 소자가 턴온(turn-on)이 된다. 그래서 채널이 짧아지는 효과를 낼 수 있다. 그리고 P형의 제1 LDD 영역(149)은 B+ 이온을 주입하여 형성된다. P형의 제1 LDD 영역(149)을 형성하지 않고, N형의 웰 영역만 적용하면 바로 펀치쓰루(punch-through)가 발생할 수 있다. 그래서 가급적 N형의 웰 영역을 배치할 경우, P형의 제1 LDD 영역(149)을 형성하는 것이 바람직하다. NMOS인 경우, N형의 제3 웰 영역(138) 및 P형의 제1 LDD 영역(149)이 형성된다. 반대로 PMOS인 경우, P형의 제3 웰 영역(138) 및 N형의 LDD 영역이 형성된다. 제3 웰 영역(138)은 제2 웰 영역(132)과 떨어져서 형성된다. 저비용 공정에서는 드라이브-인-어닐링(Drive-in-annealing) 공정을 실시하지 않기 때문에, 제3 웰 영역(138)은 제2 웰 영역(132)과 서로 떨어져 형성된다. 그러나 열 공정이 삽입될 경우, 제3 웰 영역(138)은 제2 웰 영역(132)과 도펀트 확산에 의해 서로 접하여 형성될 수도 있다. 본 발명의 실시 예에서는 저비용 반도체 구조를 원하기 때문에, 제3 웰 영역(138)은 제2 웰 영역(132)과 서로 떨어져 형성된다. P형의 제1 LDD 영역(149)은 소스 영역(151)으로부터 연장되어 형성된다. N형의 제3 웰 영역(138)은 N형의 소스 영역(151) 및 P형의 제1 LDD 영역(149)을 감싼다. 이러한 구조는 웰 도핑(Well doping)시, 공정 환경에 따라 마스크가 시프트(shift) 또는 중첩(overlap)될 경우가 방지될 수 있다. 소스 영역(151)에 P형의 제1 LDD 영역(149)이 맞닿아 형성된다.
도 7은 본 발명의 다른 실시 예에 따른 NMOS 반도체 소자의 단면구조를 나타낸 도면이다.
도 7에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자는 도 6과 다르게, N형의 제3 웰 영역(138)이 제1 및 제2 P형의 웰 영역(131, 132)에 의해 둘러 싸여 있다. P형의 제1 웰 영역(131)이 기판(10)에 형성되면서, 동시에 소스 영역(151) 아래에도 형성된다. 그리고 P형의 제2 웰 영역(132)도 제1 웰 영역(131)이 기판(10)에 형성되면서, 드레인 영역(152)을 감싸면서 형성된다. 그리고 P형의 제1 웰 영역(131)과 P형의 제2 웰 영역(132)은 N형의 제3 웰 영역(138) 아래에서 서로 컨택하고 있다. 그리고 N형의 제3 웰 영역(138)에 형성된 N형의 소스 영역(151)과 P형의 제1 LDD 영역(149)이 형성된다. P형의 제2 웰 영역(132)에 N형의 드레인 영역(152)과 제2 LDD 영역(142)이 형성된다. P형의 제2 웰 영역(132) 및 N형의 제3 웰 영역(138) 상에 게이트 절연막(121) 및 게이트 전극(120)이 형성된다.
도 8은 본 발명의 다른 실시 예에 따른 NMOS 반도체 소자의 평면구조를 나타낸 도면이다.
도 1에 도시된 실시 예와 다르게, 도 8에 도시된 실시예의 평면 구조는 드레인 영역(152)의 면적이 소스 영역(151)의 면적보다 크게 형성된 것이다. 서로 비대칭 면적을 갖는다. 이러한 구조는 저전압 소자보다, 중전압 소자에 사용하기 위함이다. 예를 들면, 이러한 구조는 드레인 전압이 4V 내지 20V 등의 다양한 제품 및 기술에 활용 가능하다.
NMOS 반도체 소자는, 반도체 기판(10)에 형성된 P형의 제1 웰 영역(131)과 제2 웰 영역(132), 기판에 형성된 소스 영역(151), P형의 제2 웰 영역(132)에 형성된 드레인 영역(152) 및 제2 웰 영역(132)에 상에 형성된 게이트 전극(120)을 포함한다. 여기서, 도 8에서 보듯이 게이트 전극(120)의 일부 영역은 P형의 제2 웰 영역(132)과 중첩된다. 그리고 게이트 전극(120)의 나머지 영역은 P형의 반도체 영역(15)과 중첩된다. 소스 영역(151)과 P형의 제2 웰 영역(132)은 서로 떨어져 형성된다. P형의 제2 웰 영역(132)은 게이트 전극(120) 길이의 절반을 초과하여, 소스 영역(151) 방향으로 연장되어 형성된다. P형의 제2 웰 영역(132)은 게이트 전극(120) 길이의 50-90%가 중첩 되도록 형성된다. 그리고 NMOS 반도체 소자는, P형의 제1 벌크 영역(161)과 P형의 제2 웰 영역(132) 안에 형성된 P형의 제2 벌크 영역(162)을 더 포함한다. 그리고 NMOS 반도체 소자는, 소스 영역(151)과 접촉하여 형성되는 제1 트렌치(111) 및 드레인 영역(152)과 접촉하여 형성되고 제2 웰 영역(132)에 형성되는 제2 트렌치(112)를 더 포함한다.
도 8에 도시된 바와 같이, 또한 실리사이드 블라킹 마스크(191)가 추가된다. 실리사이드 블라킹 마스크(191)는 실리사이드 형성을 막기 위한 마스크이다. 드레인과 게이트 전극(120) 사이의 저항을 높이기 위함이다. 그래서 소스-드레인 사이의 항복 전압을 크게 할 수 있다.
도 8에 도시된 바와 같이, N+ 소스 및 드레인 영역(151, 152)을 형성하기 위해 N+ 소스-드레인 마스크(152M)가 형성될 수 있다.
도 9는 도 8의 8-8'단면에 대한 본 발명의 일 실시예를 나타낸 도면이다. 도 9에 도시되었듯이, 실리사이드 블라킹 마스크(191)가 드레인 영역(152)과 게이트 전극(120) 사이에 형성된다. 이는 소스-드레인 사이의 항복 전압을 크게 하기 위함이다. 실리사이드 블라킹 마스크(191)는 게이트 전극(120) 상의 일부 영역까지 증착된다. 그래서 게이트 전극(120) 상의 일부 영역은 실리사이드가 형성되지 않는다. 그리고 제2 LDD 영역(142) 표면 상에도 실리사이드 물질이 형성되지 않는다. 그리고 실리사이드 블라킹 마스크(191)가 형성되지 않은, 드레인 영역(152)에는 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 물질이 형성되는 것이다. 도시되지 않았지만, 실리사이드 블라킹 마스크(191)는 형성하기 전에, 실리사이드 블라킹 물질을 증착한 후, 실리사이드 블라킹 마스크(191)가 형성된다. 그래서 실리사이드 블라킹 마스크(191)를 마스크로 해서 실리사이드 블라킹 물질을 패터닝하는 것이다. 그 결과가 도 10에 도시되어 있다.
도 10은 본 발명의 다른 실시 예에 따른 실리사이드 블라킹 물질을 패터닝 한 후의 NMOS 반도체 소자의 단면구조를 나타낸 도면이다.
도 10에 도시된 바와 같이, 드레인 영역(152)은 게이트 전극(120)과 중첩되지 않고 떨어져 형성된다. NMOS 반도체 소자에는, 실라사이드 블로킹 절연층(192)이 형성되는데, 제2 스페이서(172) 및 제2 LDD 영역(142)을 덮도록 형성된다. 그리고 실라사이드 블로킹 절연층(192)은 게이트 전극(120) 상의 일부 영역(제1 영역)까지 연장되어 형성된다. 그리고 실라사이드(193) 물질이 게이트 전극(120) 상의 나머지 영역(제2 영역)에 형성된다. 실리사이드 블라킹 마스크(191)가 형성된 부분 아래에는 실리사이드 블로킹 절연층(Silicide blocking insulating layer)이 형성된다. 실리사이드 블라킹 마스크(191)가 형성되지 않은 부분에는 실리사이드(Silicide) 물질이 형성된다. 그리고 NMOS 반도체 소자는, 추가로, P형의 제1 웰 영역(131)과 컨택하는 웰 컨택(181), 소스 영역(151)과 컨택하는 소스 컨택(182), 드레인 영역(152)과 컨택하는 드레인 컨택(183) 및 게이트 전극(120)과 연결되는 게이트 컨택(184)을 더 포함한다. 게이트 전극(120) 측벽에 각각 제1 및 제2 스페이서(171 및 172)가 형성된다.
그리고, 드레인 영역(152)은 고전압(HV, High voltage) 소자와 같이 Ld를 갖는다. 여기서, Ld는 게이트 전극(120)의 에지부터 드레인 영역(152)까지의 거리를 나타낸다. 이러한 구조로 인해, 비대칭(LAT) 소자의 드레인-소스 항복 전압(BVDSS, breakdown voltage drain-source substrate)이 증가하며, 드레인 영역(152)에 인가할 수 있는 동작 전압(Vop)의 영역이 더 높아지고 많아진다. 예를 들면, 이러한 구조는 드레인 전압이 5V 내지 7V 등의 다양한 제품 및 기술에 활용 가능하다.
도 11은 본 발명의 다른 실시 예에 따른 컨택 플러그를 포함한 NMOS 반도체 소자의 평면 구조를 나타낸 도면이다.
도 11은 앞서 설명한 도 8과 유사하다. 추가로 컨택 플러그를 표시한 것이다. NMOS 반도체 소자는, P형의 제1 웰 영역(131)과 컨택하는 웰 컨택(181), 소스 영역(151)과 컨택하는 소스 컨택(182), 드레인 영역(152)과 컨택하는 드레인 컨택(183) 및 게이트 전극(120)과 연결되는 게이트 컨택(184)을 더 포함한다. 나머지 설명은 도 8과 유사하다.
도 12 내지 도 14는 본 발명의 실시 예에 따른 반도체 소자에서의 특성을 비교한 도면이다.
중첩 비율(Lpw/Lg*100)이 각각 50%, 90%로 유지되는 반도체 소자의 특성을 비교한 결과가 도 12 내지 도 14에 도시되어 있다. 도 12 내지 도 14의 결과를 참조하면, 중첩 비율에 따라 반도체 소자의 선형 문턱전압(Vt . lin), Rdson, 드레인 전류(Idsat)가 변하게 되는 것을 볼 수 있다. 중첩 비율이 낮을수록 선형 문턱 전압 및 Rdson은 떨어지고, 드레인 전류(Idsat)는 증가한다.
이상에서 설명한 실시 예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 반도체 기판
15: 반도체 영역
111 및 112: 제1 및 제2 트렌치
120: 게이트 전극
121: 게이트 절연막
131 및 132: 제1 및 제2 웰 영역
138: 제3 웰 영역
142: 제2 LDD 영역
148: 할로 영역
149: 제1 LDD 영역
151 및 152: 소스 및 드레인 영역
161 및 162: 제1 및 제2 벌크 영역
171 및 172: 제1 및 제2 스페이서
181: 웰 컨택
182 및 183: 소스 및 드레인 컨택
184: 게이트 컨택
191: 실리사이드 블라킹 마스크
192: 실리사이드 블로킹 절연층
193: 실리사이드

Claims (19)

  1. 반도체 기판에 형성된 P형의 반도체 영역;
    상기 P형의 반도체 영역에 형성된 소스 영역;
    상기 P형의 반도체 영역과 접하여 형성되고, 상기 P형의 반도체 영역보다 농도가 높은 P형의 제2 웰 영역;
    상기 P형의 제2 웰 영역에 형성된 제2 LDD 영역 및 드레인 영역; 및
    상기 제2 웰 영역 상에 형성된 게이트 절연막 및 게이트 전극;을 포함하고,
    상기 게이트 전극은 상기 P형의 제2 웰 영역과 일부만 중첩되는 반도체 소자.
  2. 제1항에 있어서,
    상기 소스 영역과 상기 P형의 제2 웰 영역은 서로 떨어져 형성되는 반도체 소자.
  3. 제1항에 있어서,
    상기 P형의 제2 웰 영역은 상기 게이트 전극 길이의 절반을 초과하여, 상기 소스 영역 방향으로 연장되어 형성되는 반도체 소자.
  4. 제1항에 있어서,
    상기 P형의 제2 웰 영역은 상기 게이트 전극 길이의 50% 내지 90%가 중첩되도록 형성되는 반도체 소자.
  5. 제1항에 있어서,
    상기 소스 영역 근처에 상기 제2 LDD 영역과 대칭되는 같은 도전형의 LDD 영역이 존재하지 않는 반도체 소자.
  6. 제1항에 있어서,
    상기 게이트 전극의 제1 영역 상에 형성되고, 상기 게이트 전극과 상기 드레인 영역 사이에 형성된 실라사이드 블로킹 절연층; 및
    상기 게이트 전극의 제2 영역 상에 형성된 실라사이드;를 더 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 드레인 영역은 상기 게이트 전극과 중첩되지 않고 떨어져 형성되는 반도체 소자.
  8. 제1항에 있어서,
    상기 기판에 형성되고, 상기 P형의 제2 웰 영역과 서로 떨어져 형성된 P형의 제1 웰 영역;을 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 P형의 제1 웰 영역은 상기 소스 영역과 중첩되는 반도체 소자.
  10. 제8항에 있어서,
    상기 제1 웰 영역과 상기 제2 웰 영역 사이에 형성된 N형의 제3 웰 영역; 및
    상기 N형의 제3 웰 영역에 형성된 P형의 제1 LDD 영역;을 더 포함하는 반도체 소자.
  11. 제1항에 있어서,
    상기 드레인 영역에 형성된 제2 할로(Halo) 영역;을 더 포함하는 반도체 소자.
  12. 제1항에 있어서,
    상기 P형의 제1 웰 영역에 형성되는 P형의 제1 벌크 영역; 및
    상기 P형의 제2 웰 영역 안에 형성되는 P형의 제2 벌크 영역;을 더 포함하는 반도체 소자.
  13. 제12항에 있어서,
    상기 P형의 제1 벌크 영역과 상기 소스 영역은 서로 접하여 형성되는 반도체 소자.
  14. 제10항에 있어서,
    상기 기판에 형성되고, 상기 소스 영역 아래에 형성된 P형의 제1 웰 영역;을 더 포함하고, 상기 P형의 제1 웰 영역과 P형의 제2 웰 영역은 상기 N형의 제3 웰 영역 아래에서 서로 컨택하는 반도체 소자.
  15. 반도체 기판;
    상기 기판에 서로 이격되어 배치되는 제1 웰 영역 및 제2 웰 영역;
    상기 제1 웰 영역 및 상기 제2 웰 영역 사이에 배치된 제3 웰 영역;
    상기 제2 웰 영역에 배치된 드레인 영역;
    상기 제3 웰 영역에 배치되고, 상기 제2 웰 영역과는 이격되는 소스 영역;
    상기 드레인 영역 근처에 배치된 제2 LDD 영역; 및
    상기 소스 영역 근처에 배치된 제1 LDD 영역을 포함하고,
    상기 제3 웰 영역은 상기 제1 웰 영역과 맞닿아 배치되며, 상기 제2 웰 영역과 서로 떨어져 배치되는 것을 특징으로 하는 반도체 소자.
  16. 제 15항에 있어서,
    상기 제1 웰 영역은 상기 제2 웰 영역과 동일한 도전형을 갖는 반도체 소자.
  17. 반도체 기판;
    상기 기판에 서로 붙어서 배치되며, 동일한 전도성으로 이루어진 제1웰 영역 및 제2 웰 영역;
    상기 기판에 배치되는 제3 웰 영역;
    상기 제1 웰 영역 및 제2 웰 영역에 배치되는 드레인 영역;
    상기 드레인 영역 근처에 배치되는 제2 LDD 영역;
    상기 제3 웰 영역에 배치되는 소스 영역; 및
    상기 소스 영역 근처에 배치되는 제1 LDD 영역을 포함하고,
    상기 제3 웰 영역은 상기 제1 웰 영역 및 상기 제2 웰 영역에 둘러싸여 배치 되는 것을 특징으로 하는 반도체 소자.
  18. 제 17항에 있어서,
    상기 제2 LDD 영역은 상기 드레인 영역의 깊이보다 얕은 깊이를 가지며 상기 드레인 영역과 동일한 도전 형을 갖는 반도체 소자.
  19. 제 17항에 있어서,
    상기 소스 영역은 상기 제1 웰 영역과 이격되어 배치되는 반도체 소자.
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