KR102138385B1 - 저 비용의 반도체 소자 제조방법 - Google Patents

저 비용의 반도체 소자 제조방법 Download PDF

Info

Publication number
KR102138385B1
KR102138385B1 KR1020140026362A KR20140026362A KR102138385B1 KR 102138385 B1 KR102138385 B1 KR 102138385B1 KR 1020140026362 A KR1020140026362 A KR 1020140026362A KR 20140026362 A KR20140026362 A KR 20140026362A KR 102138385 B1 KR102138385 B1 KR 102138385B1
Authority
KR
South Korea
Prior art keywords
region
semiconductor device
low
ion implantation
manufacturing
Prior art date
Application number
KR1020140026362A
Other languages
English (en)
Other versions
KR20150105498A (ko
Inventor
프랑소와 허버트
방연섭
유유신
조성민
김주호
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020140026362A priority Critical patent/KR102138385B1/ko
Priority to US14/518,328 priority patent/US9691893B2/en
Priority to CN201410647719.4A priority patent/CN104900591B/zh
Publication of KR20150105498A publication Critical patent/KR20150105498A/ko
Priority to US15/600,842 priority patent/US10586863B2/en
Application granted granted Critical
Publication of KR102138385B1 publication Critical patent/KR102138385B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Abstract

본 발명은 저 비용의 반도체 소자 제조방법에 관한 것이다.
본 발명은 반도체 기판에 복수의 웰 영역을 형성하는 단계와, 상기 웰 영역에 복수의 게이트 절연막 및 게이트 전극을 형성하는 단계와, 상기 웰 영역에 마스크 없이 저농도 도핑 영역 형성(LDD 영역)을 위해 상기 기판 전면에 블랭킷(Blanket) 이온 주입하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계 및 상기 LDD 영역 근처에 고농도 소오스 영역 및 드레인 영역 형성을 위해 고농도 이온 주입 하는 단계를 포함한다.
본 발명에 따르면, 반도체 소자의 항복 전압(BVdss)이 극대화되고, 온 저항(Rdson)이 최소화되는 동시에 제조 비용이 크게 줄어드는 효과가 있으며, 고농도 소오스 영역 및 드레인 영역 형성 시에 경사와 회전 co-implant를 적용하므로 normal BCD 공정의 LDMOS, DMOS, CMOS에 적용되는 LDD masking operation을 생략할 수 있다.

Description

저 비용의 반도체 소자 제조방법{LOW-COST SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 저비용의 반도체 소자 제조방법에 관한 것이다. 보다 구체적으로, 본 발명은 반도체 소자의 제조 공정에 사용되는 마스킹 공정스텝을 줄여서 제조 비용을 줄일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 하나의 반도체 기판에 여러 개의 반도체 소자를 한꺼번에 제조하는 공정은 막대한 비용이 소요된다. 왜냐하면 각 소자를 만들 때마다 수십 장의 마스크가 투입되고, 그에 따라 수십 번의 포토 리소그래피(photo-lithography) 공정 및 에칭(etching) 공정이 수반된다. 이러한 과정이 반복될수록 제조 단가는 상승한다. 보다 값싼 반도체 소자 또는 칩을 생산하기 위해서는 여러 번의 마스크 스텝을 줄이는 것이 관건이다. 그렇게 함으로써, 저 비용의 제조 공정이 가능하다. 하나의 반도체 기판에 여러 개의 반도체 소자를 한꺼번에 제조하는 공정 중에서, BCD 기술이 이에 해당된다.
문헌 1은 전체적인 BCD 기술을 개시하고 있다. 이 문헌에 따르면, BCD는 바이폴라(Bipolar), 씨모스(CMOS), 디모스 전력 소자(DMOS power devices), 수동 소자(Passive devices), 인터커넥트(Interconnect)의 조합으로 구성된다고 소개하고 있다. 최근에는 이러한 BCD 소자 중의 하나이면서, 많은 응용소자에서 필요로 하는, 완전 격리 구조의 수평(Fully Isolated Lateral) MOSFET 제조 방법이 소개되었다. 구체적인 예로, 이러한 수평 MOSFET의 예로 nLDMOS가 있으며, 문헌 6에 이러한 구조가 개시되어 있다. 그러나 문헌 6에 개시된 LDMOS 소자 제조방법에 따르면, 1Poly-3Metal layers를 형성하기 위하여 22개 이상의 마스킹 단계가 요구되는 것으로 추정된다. 이는 전체적인 제조비용이 매우 상승하는 문제점이 있다.
BCD, BiCMOS 및 CMOS 기술에서, 전체적인 제조비용이 상승하는 문제점을 해결하기 위해서는, 제조 공정에서 반드시 포함되는 마스킹 공정 수를 줄여야 가능하다. CMOS, BiCMOS 및 BCD 기술들에서 일반적으로 전체 제조공정을 세분화하면, 이 들 공정 중에, NLDD 마스크와 PLDD 마스크을 사용하는 제조 공정이 포함된다. NLDD 마스크는 NMOS를 위한 LDD (low doped drain) 영역 형성을 위해 필요하고, PLDD 마스크는 PMOS를 위한 LDD영역 형성을 위해 반드시 필요하다. 그래서 NMOS 및 PMOS의 LDD 형성을 위해 사용되는 이러한 LDD 마스크 수를 줄일 수 있다면, 제조 비용이 줄어들 수 있다.
이상에서 설명한 바와 같이, nLDMOS의 항복 전압(BVdss)은 최대화되어야 하고, 온 저항(Rdson)은 최소화되어야 하며, 그 제조 비용 또한 최소화되어야 하지만, 예를 들어, DC-DC 고전류 컨버터와 같은 전력 소자와 같은 BCD 소자에서 현재까지 이들 요구 조건을 모두 만족하는 BCD 공정 기술은 알려진 바가 없다.
[문헌 1] US 4,325,180 (1982. 04. 20) [문헌 2] US 5,021,851 (1991. 06. 04) [문헌 3] US 5,158,903 (1992. 10. 27) [문헌 4] US 5,217,910 (1993. 06. 08) [문헌 5] US 5,372,957 (1994. 12. 13)
[문헌 6] Kwang-Young Ko etc., "BD180LV-0.18um BCD Technology with Best-in-Class LDMOS from 7V to 30V", 2010, ISPSD 2010 conf., page 71
본 발명은 반도체 소자의 항복 전압(BVdss)을 높이고, 온 저항(Rdson)을 줄이는 동시에 필요한 마스크의 수를 최소화하여 제조 비용을 줄일 수 있는 저 비용의 반도체 소자 제조방법을 제공하는 것을 기술적 과제로 한다. 다시 말해, 본 발명의 기술적 과제는 고 성능의 CMOS 모듈과 함께 제조 되는 LDMOS 등의 MOSFET 구조를 제조하는 공정에 있어서 이 소자들을 저 비용으로 집적할 수 있게 하는 BCD 기술을 제공하는 것이다.
이러한 과제를 해결하기 위한 본 발명에 따른 저 비용의 반도체 소자 제조 방법은 반도체 기판에 복수의 웰 영역을 형성하는 단계와, 상기 웰 영역에 복수의 게이트 절연막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극 옆에 마스크 없이 저농도 도핑 영역 형성을 위해 상기 기판 전면에 블랭킷(Blanket) 이온 주입하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계 및 상기 저농도 도핑 영역 근처에 고농도 소오스 영역 및 드레인 영역 형성을 위해 고농도 이온 주입 하는 단계를 포함한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 반도체 소자는 CMOS소자, BiCMOS 소자, CDMOS, BCD 중에서 어느 하나 이상을 포함한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 반도체 소자는 CMOS 소자와 상기 CMOS 소자보다 높은 문턱 전압을 갖는 고전압 반도체 소자를 포함한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 고전압 반도체 소자는 LDMOS 소자를 포함하되, 상기 LDMOS는 바디 확산 영역을 포함하며, 상기 바디 확산 영역의 도핑 농도는 상기 CMOS 소자의 웰의 도핑 농도보다 높게 해서, 상기 CMOS 소자보다 높은 문턱 전압을 갖도록 한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 반도체 소자는 서로 다른 문턱 전압을 갖는 두 개의 NMOS 반도체 소자를 포함한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 블랭킷 이온 주입하는 단계를 통해서 상기 바디 확산 영역과 상기 소오스 영역 사이에 강한 연결을 형성한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 고농도 이온 주입하는 단계는 제1 및 제 2단계로 이루어진 것을 특징으로 하며, 상기 1단계는, 제1 도즈량을 가진 제1 불순물로 무경사(no-tilted) 방식으로 이온 주입하며, 상기 2단계는, 제1 도즈량보다 낮은 제2 도즈량을 가진 제2 불순물로 경사(tilted) 방식으로 이온 주입하며, 상기 제2 불순물은 상기 제1 불순물과 다른 것을 특징으로 한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 블랭킷 이온 주입하는 단계에서 불순물 이온 주입 에너지는 20-60KeV이고 도즈량은 5E11 - 1E13cm-2를 사용하는 것을 특징으로 한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 복수의 웰 영역은 제1 도전형의 제1 웰 영역, 제2 도전형의 제2 웰 영역, 제2 도전형의 제3 웰 영역을 포함한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 블랭킷 이온 주입하는 단계는 상기 제1웰, 상기 제2 웰과 상기 제3 웰 영역에 동시에 이온 주입하는 것을 특징으로 한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 반도체 기판에 상기 웰 영역을 형성하기 전에, 제1 도전형의 제1 매몰층을 형성하는 단계를 더 포함한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 제1 매몰층 보다 더 깊은 깊이를 갖는 깊은 트렌치 분리막을 더 포함한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 깊은 트렌치 분리막 주변에 얕은 트렌치를 갖되, 상기 얕은 트렌치는 상기 웰의 깊이보다 낮은 깊이를 갖는다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 반도체 기판에 제1 웰 영역과 바디 확산 영역을 포함한 제1 MOSFET 소자를 형성하는 단계와 상기 반도체 기판에 제2 웰 영역을 포함한 제2 MOSFET 소자를 형성하는 단계를 포함한다;
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 제1 MOSFET 소자 및 제2 MOSFET 소자는 저농도 도핑 영역 및 고농도 도핑 영역을 포함하며, 상기 저농도 도핑 영역은 블랭킷 이온 주입 방식으로 형성한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 바디 확산 영역의 농도는 상기 제1 웰 영역 및 제2 웰 영역의 농도보다 높고 상기 고농도 도핑 영역보다 낮은 것을 특징으로 한다.
본 발명에 따른 저 비용의 반도체 소자 제조 방법에 있어서, 상기 고농도 도핑 영역은 제1 도즈량을 가진 제1 불순물과 제2 도즈량을 가진 제2 불순물로 이온 주입하여 형성되며, 상기 제2 불순물은 상기 제1 불순물과 다르고, 상기 블랭킷 이온 주입하는 불순물과 동일한 불순물을 사용한다.
본 발명에 따르면, NLDD, PLDD 마스크를 생략하고 N형 도펀트 블랭킷 이온 주입으로 인하여, 반도체 소자의 항복 전압(BVdss)을 높이고, 온 저항(Rdson)을 줄이는 동시에 필요한 마스크의 수를 최소화하여 제조 비용을 줄일 수 있는 저 비용의 반도체 소자 제조방법이 제공되는 효과가 있다.
즉 본 발명에 따르면, 고 성능의 CMOS 모듈과 함께 제조 되는 LDMOS 등의 MOSFET 구조를 제조하는 공정에 있어서 이 소자들을 저 비용으로 집적할 수 있게 하는 BCD 기술이 제공되는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2 내지 도 5는 본 발명의 일 실시 예에 따른 MOSFET 소자 제조방법을 설명하기 위한 도면이다.
도 7 내지 도 9는 본 발명의 일 실시 예에 따른 MOSFET 소자 제조 방법에서 LDMOS 소자의 제조방법을 설명하기 위한 도면이다.
도11은 저 비용의 제조 방법을 이용하여 제조된, Isolated LV NMOS 소자(도11a)와 LV PMOS 소자(도11b)를 나타내는 도면이다.
도12는 저 비용의 제조 방법을 이용하여 제조된, Vertical Schottky Diode 소자를 나타내는 도면이다.
도13은 저 비용의 제조 방법을 이용하여 제조된, Vertical NPN 소자(a)와 Lateral PNP (b)를 나타내는 도면이다.
이하에서는, 이후 설명할 저비용 단일 반도체 기판에 BCD 기술로 제조되는 여러 소자들 중에서, CMOS, BiCMOS(Bipolar-CMOS), CDMOS(CMOS-DMOS), BCD(Bipolar-CMOS-DMOS) 소자를 예로 들어 설명하고자 한다. 그러므로 BCD 기술로 제조 되는 소자는 CMOS가 포함되는 구조이다. 본 발명에서 언급하는 BCD 기술에는 고성능/고전압 소자인 LDMOS, 아나로그 및 로직 기능을 하기 위한 CMOS, 아나로그 scalable DMOS (N and P channel), bipolar transistors, diode 및 다른 passive devices를 포함한다.
여기서 CMOS 소자는 NMOS, PMOS, Isolated CMOS 등으로 나눌 수 있다. 그리고 LDMOS 소자는 nLDMOS, pLDMOS 로 나눌 수 있는데, nLDMOS는 n채널 수평 확산형 모스 전계 효과 트랜지스터(n-channel Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor, 이하 nLDMOS)를 말한다. pLDMOS는 p채널 수평 확산형 모스 전계 효과 트랜지스터이다. nLDMOS 및 pLDMOS는 DC-DC 고전류 컨버터와 같은 전력 소자의 구현에 필수적인 소자이다. 본 실시 예에 따르면 nLDMOS의 항복 전압(BVdss)이 극대화되고, 온 저항(Rdson)이 최소화되며, 제조비용이 크게 줄어든다.
Bipolar transistors, diode 및 다른 passive devices 에는 Vertical NPN, Lateral PNP, Schottky diode 가 포함될 수 있으며, 이들 소자들은 저비용 BCD 공정을 통하여 단일 반도체 기판에 제조할 수 있다. 본 발명에서는 우선적으로 NMOS, PMOS, LDMOS 소자가 함께 형성되는 MOSFET의 예를 들어 설명하고자 한다. 또한 이들 저비용의 MOSFET과 동시에 형성 가능한, Analog scalable DMOS (N and P channel), bipolar transistors, diode 및 다른 passive devices 가 있는데, 뒷 부분에서 설명하고자 한다.
선행 CMOS 제조 기술 중에, 소오스/드레인을 형성하는 이온주입 과정에서 낮은 도즈량과 일반적으로 높은 에너지를 적용한 경사 이온 주입 방식을 이용하여 LDD를 형성하는 경우도 있다. 소오스와 드레인을 형성하기 위한 마스킹 단계에서 추가적인 이온 주입을 통해 LDD를 형성하면, 사용되는 마스크의 수를 감소시킬 수 있다. 그러나 LDD 형성을 위한 이온 주입은 CMOS 소자에 대해서만 최적화되기 때문에, NLDD 영역이 불완전하게 형성되거나 아예 형성되지 않을 수 있다. 이에 따라, 높은 문턱 전압을 갖는 소자가 같이 형성되는 경우, 그 소자의 성능이 저하될 수 있다. 왜냐하면, 소오스와 채널 영역 사이의 저항이 높아지기 때문이다. 다시 말해, 높은 문턱 전압을 갖는 소자의 경우, 충분한 도펀트가 공급되지 않으면, Rdson 저항 값이 커져서 소자의 성능이 떨어질 수 있기 때문이다.
문헌 2에는 높은 도즈량의 비소(As)와 낮은 도즈량의 인(Phosphorus)을 함께 주입(Co-implantation)하는 방식을 사용해서 소오스/드레인 간의 접합을 단계별로 구현하는 기술이 개시되어 있고, 문헌 3, 문헌 4, 문헌 5에는 소오스/드레인 형성 과정에서 경사 이온 주입을 적용한 기술이 개시되어 있다.
소오스와 드레인을 형성하기 위한 마스킹 단계에서 LDD 형성을 위해 경사 및 회전(tilted and rotated) 방식의 이온 주입을 추가함으로써, NLDD 및 PLDD를 형성하기 위한 마스크를 제거하면, 제조 비용을 저감할 수는 있으나, LDMOS 전력 소자의 성능이 열화되는 문제가 발생한다.
또한 BCD 공정에서 LDD 형성을 위한 이온 주입은 CMOS 소자에 대해서만 최적화되기 때문에, LDMOS를 구성하는 고농도 N형 도핑 소오스와 활성 채널 영역의 연결이 약해진다. 이에 따라 LDMOS의 온 저항(Rdson)이 높아지는 문제가 발생한다. 이는 스페이서 아래에 충분한 양의 N형 불순물이 도핑되지 않기 때문에, 스페이서 아래 영역의 저항이 매우 높아져 소자의 온 저항(Rdson)이 높아지게 된다.
도 1은 본 발명의 일 실시 예에 따른 저비용 제조 방법으로 형성한 제1 문턱 전압(Vt)를 갖는 제1 MOSFET(40), 제2 Vt를 갖는 제2 MOSFET(50) 및 제3 Vt를 갖는 제3 MOSFET (60)이 형성될 수 있다. 제1 MOSFET 소자는 LDMOS (nLDMOS 또는 pLDMOS) 소자가 형성될 수 있으며, 제2 및 제3 MOSFET은 CMOS소자가 형성될 수 있다. 그래서 제2 MOSFET이 NMOS 라고 하면, 제3 MOSFET은 PMOS 를 배치할 수 있다.
여기서 제1 MOSFET 소자는 20V 이상의 동작전압(Vop)을 갖는 반도체 소자가 배치될 수 있다. 반면에 제2 및 제3 MOSFET 소자는 그 보다 낮은 5 - 6 V 동작전압을 갖는 소자가 배치 될 수 있다. 그리고 제1 Vt 는 예를 들어, 0.8 V ≤ Vt ≤ 1.2 V를 가지며, 제2 Vt 및 제3Vt는 예를 들어 0.6 - 0.8V를 가질 수 있다. 그러므로 제 1 MOSFET이 제2 MOSFET 또는 제3 MOSFET의 문턱 전압보다 높은 문턱 전압을 가진(High Vt) 소자라 할 수 있겠다. 높은 문턱 전압을 갖기 위해서는 채널 영역에 고농도의 P형 도핑 바디 확산 영역 (PBODY) 영역이 형성될 수 있다.
그러므로 도1은 CMOS 소자와 최소한 1개 이상의 높은 문턱 전압을 가진 N-channel 또는 P-channel 소자(LDMOS)가 배치되거나, CMOS 소자와 고전압 소자가 함께 배치된 것이라고 이해될 수 있다. 반대로, 높은 문턱 전압을 갖는 소자 대신에 NMOS 소자(50)의 문턱 전압 보다 낮은 문턱 전압을 갖는 소자(Low Vt Device, 40)가 배치될 수 있다. 그럴 경우, 도1은 서로 다른 문턱 전압을 갖는 NMOS 소자가 배치되었다고 볼 수 있다.
각 MOSFET 소자 영역에는 소자 동작 전압 또는 문턱 전압에 맞게, 복수의 웰이 형성된다. 복수의 웰은 적어도 2개 또는 3개 이상의 웰을 의미한다. 제1 웰 영역(123), 제2 웰 영역(124), 제3 웰 영역(122) 이 배치된다. 웰의 깊이는 서로 다를 수 있다. 고전압 소자일수록 웰의 깊이가 더 깊을 수 있다. 도1에서는 웰과 웰이 서로 접한 것처럼 그렸지만, NMOS, PMOS, LDMOS 소자의 분리를 위해서 웰과 웰 사이에 반대 도전형의 웰 영역을 추가로 형성할 수있다. 예를 들어, 같은 도전형을 사용하는 제1 웰 영역(123)과 제2웰 영역(124) 사이에 다른 도전형의 웰 영역을 추가하는 것이다. 그렇게 함으로써 각각 다른 동작전압에서 소자를 동작시킬 수 있다.
또는 웰의 깊이보다 더 깊은 deep trench isolation (DTI, 도시되지 않음)구조가 형성될 수 있다. 그리고 더 깊은 트렌치 주변에 낮은 깊은 갖는 얕은 트렌치(shallow trench isolation, STI, 도시되지 않음)를 가질 수 있다. DTI 주변을 감싸는 복수의 STI 구조가 형성될 수 있으며, 그 깊이는 웰(123,124,122)의 깊이보다 작을 수 있다. 그리고 소자간의 분리를 위해 정션 아이소레이션 웰(junction isolation well, 126)을 배치할 수 있다.
그리고 높은 문턱 전압을 갖기 위해서는 표면에서의 게이트 전극의 아래에 형성된 웰 농도가 낮은 문턱 전압을 갖는 소자에 비해 높게 설정된다. 그래서 LDMOS 소자(40)의 경우에는 상기 제1 웰 영역(123) 영역 대신 CMOS 소자의 PWELL 영역(124)의 농도보다 높은 도핑 농도를 갖는 제2 도전형 바디 확산 영역(PBODY) 영역을 채널 영역에 추가할 수 있다.
웰 영역 위에 게이트 절연막(174A, 174B, 174C) 및 게이트 전극(170A, 170B, 170C)이 배치된다. 여기서 서로 다른 동작전압에서 동작할 수 있도록, 게이트 절연막의 두께를 서로 다르게 할 수 있다. 그리고 게이트 전극 양 측면에 스페이서(172A, 172B, 172C)와 고농도 소오스/드레인 영역(122C, 123C, 124C)을 포함하여 구성된다.
그리고 스페이서(172) 아래에 저농도 도핑 영역인 LDD 영역(123B, 124B, 122B)이 배치된다. 블랭킷(Blanket) 이온 주입 방식으로 게이트(170A, 170B, 170C)와 중첩되도록 상기 기판에 제1 도전형의 LDD 영역(123B, 124B, 122B)을 형성한다. 게이트(170)의 측벽에 형성된 스페이서(172)의 아래에는 높은 저항을 가진 LDD 영역이 있는데, 고농도 소오스/드레인 영역과 채널 영역 사이가 낮은 저항으로 연결되어야 한다. 그래서 스페이서 형성 전에, 블랭킷 LDD 이온 주입을 함으로써, 스페이서(172)의 아래에 존재하던 고저항 영역이 충분히 낮은 저항을 갖는 LDD 영역으로 바뀌는 것이다. 종래에는 LDD 영역을 형성하기 위하여 NM LDD 마스크와 PM LDD 마스크를 사용하였으나, 본 실시 예에 따르면 이 마스크 없이 블랭킷 이온주입으로 LDD 영역을 형성한다. 그리하여 저비용의 반도체 소자 제조가 가능하다. nLDMOS, Isolated CMOS, nDMOS, pDMOS, Vertical NPN, Lateral PNP, Schottky diode 등도 이와 같은 블랭킷 LDD 이온 주입 방법을 사용하여 제조된다. 이들 구조는 뒤쪽에서 설명하고자 한다.
여기서 제1 도전형 대신 제2 도전형으로 블랭킷 이온 주입으로 LDD 영역을 형성할 수 있다. 블랭킷 PLDD 이온 주입을 할 경우, 쇼트키 다이오드의 경우, 상부의 실리콘층에 P형 반도체층이 형성됨으로 말미암아, 특성이 열악한 쇼트키 다이오드 구조 (poor Schottky diode structure)가 형성된다. 그래서 되도록 본 발명에서는 제1 도전형의 블랭킷 이온 주입 방식을 사용하였다.
도 2 내지 도 6은 본 발명의 일 실시 예에 따른 복수의 MOSFET 반도체 소자 제조방법을 설명하기 위한 도면이다. 도 2 내지 도 6은 반도체 기판에 복수의 웰 영역을 형성하는 단계; 상기 웰 영역에 복수의 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극 옆에 마스크 없이 저농도 도핑 영역(LDD 영역) 형성을 위해 상기 기판 전면에 블랭킷(Blanket) 이온 주입하는 단계; 상기 게이트 전극 측벽에 스페이서를 형성하는 단계; 및 상기 LDD 영역 근처에 고농도 소오스 영역 및 드레인 영역 형성을 위해 고농도 이온 주입 하는 단계를 포함하여 반도체 소자를 제조하는 저 비용의 반도체 소자 제조방법을 나타낸다.
도2 내지 도6에서는 3개의 MOSFET 소자를 한번에 제조하는 예를 도시하였지만, 그 외에도, 하나의 반도체 기판에는 다양한 MOSFET 소자들이 동시에 제조되거나. MOSFET 소자와 Schottky diode 가 동시에 제조되거나, MOSFET 소자와 바이폴라 졍션 트렌지스터(BJT)가 동시에 제조 될 수 있다. 또는 MOSFET 소자와 passive 소자가 동시에 제조될 수 있다. 본 발명에서 MOSFET 소자는 nLDMOS, Isolated CMOS, nDMOS, pDMOS 등을 포함할 수 있으며, BJT 소자로는 Vertical NPN, Lateral PNP가 포함될 수 있다. 그리고 Diode로는 Schottky diode 를 포함할 수 있다. 위와 같은 여러 소자들이 서로 조합해서 동시에 제조될 수 있다. 본 실시 예에서는 이 소자들 중에서, 3개의 MOSFET 소자에 초점을 맞추어 설명한다. 이하의 설명에서, 제1 도전형은 n형이고, 제2 도전형은 p형이다.
도 2를 참조하면, 제2 도전형인 P형 불순물이 저농도로 도핑된 반도체 기판(10)을 준비한다. 여기서 반도체 기판은 도7에 도시된 것처럼, P형 반도체 기판(100)에 P형 에피층(112)을 포함한 기판일 수 있다. 여기서 P형 대신 N형을 사용할 수 있다. P형 반도체 기판(100)에 에피층을 사용하는 경우라면, P형 반도체 기판(100)에 고농도의 제1 도전형의 도펀트를 이온 주입하여, 제1 도전형의 매몰층(110)을 형성할 수 있다(도7 참조). 그리고 매몰층이 형성된 다음, P형 반도체 기판(100)에 에피층(112)을 형성할 수 있다. 고온에서 에피층이 형성되기 때문에 제1 매몰층(110)이 에피층으로도 확산되어 제1 매몰층(110)은 P형 반도체 기판과 에피층 사이에 걸쳐 있게 된다(도7 참조). 매몰층(110)의 역할은 P형 반도체 기판과 매몰층 위에 형성될 여러 반도체 활성 영역과 분리를 위해서 필요하다.
다시 도2를 참조하면, 복수의 MOSFET 소자를 형성하기 위해서, 에피층(112)이 포함된 반도체 기판(10)에, 높은 문턱 전압 및 고전압 동작 전압을 가진 제1 MOSFET 소자(40)를 위한 제2 도전형의 제1 웰 영역(123), 낮은 문턱 전압을 가진 제2 MOSFET 소자(50)를 위한 제2 도전형의 제2 웰 영역(PWELL, 124/126)과, 낮은 문턱 전압을 가진 제3 MOSFET 소자(60)를 위한 제1 도전형의 웰 영역(NWELL, 122)이 형성한다. 여기서 제1 MOSFET이 높은 문턱 전압(high Vt)를 가지기 위해서 기판 표면에서의 제1 웰 영역(123)의 농도가 제2 웰 영역(124)의 농도보다 높아야 한다. 예를 들어 0.8V의 높은 문턱 전압을 갖게 하기 위해 nLDMOS의 경우, 채널 영역에 P형 바디 확산 영역(PBODY) 영역을 추가로 형성할 수 있다. 또는 제1 게이트 절연막(174A)의 두께가 제2 게이트 절연막(174B)의 두께 보다 높게 설정해도 된다.
반대의 경우, 제1 웰 영역(123)이 고전압 MOSFET 대신에 0.6V 이하의 낮은 문턱 전압(low Vt)를 갖는 저전압 MOSFET 소자가 형성될 수 있다. 그 경우에, 제1 게이트 절연막(174A)의 두께가 제2 게이트 절연막(174B)의 두께 보다 작은 것이 바람직하다.
그래서 제1 웰 영역(NWELL, 123)은 높은 문턱 전압을 갖는 웰 영역이 되고, 제2 웰 영역(PWELL, 124)은 NMOS 소자(50)의 웰 영역이 된다. 제1 웰 영역(123) 및 제2 웰 영역(124/126), 제3 웰 영역(122)을 형성할 때 도펀트 확산을 위해 1000 ℃ 이상의 고온에서 드라이브 인 (Drive-in annealing) 이 수행될 수 있다. 그리고 소자간의 분리를 위해 LOCOS, STI 또는 DTI 또는 이들을 조합한 분리막(isolation layer, 160)이 형성된다. 그리고 반도체 기판 상에 게이트 절연막(174A, 174B, 174C)을 증착하고, 게이트 전극용 도전막, 예를 들어, 폴리실리콘을 증착한다. 그리고 게이트 전극용 마스크를 이용하여 게이트 전극(170A, 170B, 170C)을 각각 형성한다.
도 3을 참조하면, 게이트를 마스크로 해서, 반도체 기판 전면에 제1 도전형의 도펀트를 사용해서, 반도체 기판의 표면에 수직한 방향으로 블랭킷(Blanket) 이온 주입한다. 이온 주입시, 틸트 또는 로테이션 (rotation) 을 줄 수도 있다. 그래서 게이트 측면에 제1 반도체 영역인, 제1 도전형의 LDD (Low Doped Drain) 영역(123B, 124B, 122B)을 형성한다. 제1 웰 영역, 제2 웰 영역, 제3 웰 영역에 모두 LDD 영역(123B, 124B, 122B)이 형성된다. PMOS 소자(60)가 형성되는 NWELL 영역(122)에도 제1 도전형의 N-type 도펀트가 이온 주입되어 LDD 영역(122B) 이 형성된다.
제1 반도체 영역인, LDD 영역을 형성하기 위한 블랭킷 이온 주입의 에너지는 10-60KeV이고 n형 불순물인 인(Ph)을 도즈량 1E11cm-2 내지 1E13cm-2로 설정하여 주입될 수 있다. 도즈량은 1E12 - 5E12cm-2인 것이 더욱 바람직하다. 에너지 및 도즈 량에 따라 스페이서 아래의 반도체 영역의 Rsp 값이 달라진다. 본 발명에서는 위의 조건으로 LDD 영역을 형성 할 경우, Rsp 값이 15 mohm/mm2 이하로 떨어질 수 있다.
그리고 도 4를 참조하면, 게이트 전극(170A, 170B, 170C)의 측벽에 스페이서(172A, 172B, 172C)를 형성한다. 그리고 제3 Vt를 갖는 제3 MOSFET에는 감광성 물질을 덮어서 이온 주입이 되지 않도록 막는다. 제1 MOSFET(40) 및 제2 MOSFET (50) 소자 영역에 제1 도전형의 고농도 불순물을 이온 주입하여 제1 도전형의 고농도 소오스/드레인 영역(123C, 124C)을 형성한다. 이 단계에서는 블랭킷 이온 주입 방식으로 형성된 저농도 도핑 영역인 LDD 영역에 조금 더 많은 N-type의 도펀트가 도핑되도록 하기 위하여, 틸트(tilt) 및 로테이션(rotation) 등의 이온 주입방식이 사용될 수 있다. 이를 위해 1단계 및 2단계의 이온 주입 방식을 필요로 한다. 1단계와 2단계의 순서는 서로 변경될 수 있다.
1단계에서는, 높은 도즈량을 가지고, 무경사(no-tilted) 방식으로 1차 이온 주입한다. 무경사 방식의 1차 주입되는 불순물은 비소(Arsenic)이고 도즈량은 LDD 이온 주입보다 도즈량이 높은, 1E15cm-2 내지 1E16cm-2이다. 고농도 도즈량에 의해 고농도 소오스/드레인 영역(제2 반도체 영역)을 형성한다.
2단계에서는 1단계보다 낮은 도즈량을 가지고, 경사(tilted) 방식으로 2차 이온 주입한다. 경사 방식의 2차 주입되는 불순물은 1차 이온 주입되는 불순물과 다른, 인(Phosphorus) 도펀트를 사용한다. LDD 블랭킷 이온 주입 단계에서 사용하는 도펀트와 같은 도펀트 물질을 사용한다. 이온 주입 에너지는 10-100KeV이고, 도즈량은 블랭킷 이온 주입 할 때 도즈량보다는 같거나 크고, 1단계 도즈량 보다는 작은 중간 (medium) 도즈량을 사용한다. 그래서 도즈량은 1E12cm-2 내지 1E14cm-2이고 경사각은 7-15도로 설정될 수 있다. 경사 방식으로 이온 주입하는 이유는 블랭킷 LDD 이온 주입에 의해 형성된 제1 반도체 영역(LDD 영역)에 더 많은 같은 도전형의 도펀트를 보충하기 위함이다. LDD 블랭킷 이온 주입 단계에서 사용하는 도펀트와 같은 도펀트 물질을 사용했기 때문에 가능하다. 그래서 Rsp 값이 더 떨어진다. 본 발명에서는 Rsp 값이 15 mohm/mm2 이하로 떨어질 수 있다.
다시 정리하면, 상기 고농도 이온 주입하는 단계는 제1 및 제 2단계로 이루어진 것을 특징으로 하며, 1단계는, 제1 도즈량을 가진 제1 불순물로 무경사(no-tilted) 방식으로 이온 주입하며, 2단계는, 제1 도즈량보다 낮은 제2 도즈량을 가진 제2 불순물로 경사(tilted) 방식으로 이온 주입한다. 그리고 상기 제2 불순물은 상기 제1 불순물과 다며 블랭킷 LDD 이온 주입하는 불순물과는 동일한 것을 특징으로 한다.
그리고 이어서 도5에서 보듯이, PMOS소자(60)에 이온 주입을 하기 위해, 제1 MOSFET 및 제2 MOSFET 소자 영역은 마스크(133)를 하고, 제2 도전형 고농도 불순물을 이온 주입한다. 앞의 저전압 NMOS 소자 제조 방법과 마찬가지로, 2단계로 이온 주입 방식을 행한다. 1단계에서는, 무경사 방식(No tilt)이며 BF2 또는 B11 불순물을 사용하여 1차 이온 주입한다. 도즈량은 1E15cm-2 내지 1E16cm-2이다. 이 단계에서는 이미 형성된 제1 도전형 LDD 영역을 제2 도전형으로 전환시킬 수 있도록 충분한 도펀트를 이온 주입해야 한다.
2단계에서는 Quad and rotation (4 x rotation) 뿐만 아니라, 반도체 기판의 표면을 기준으로 약간 기울어진 각도 이온 주입하는 경사 방식으로 2차 이온 주입되며, 보론(Boron) 불순물을 사용한다. 이온 주입 에너지는 10-100KeV이고 도즈량은 1E12cm-2-1E14cm-2이고 경사각은 반도체 기판 표면을 기준으로 7-15도 기울어진 각도를 갖도록 한다. 그래서 제2 도전형의 고농도 소오스/드레인 영역(122C)이 형성된다.
이후 마스크를 제거하고, 도펀트 확산 및 활성화를 위해 고온 어닐링을 통해 도 6과 같은 소자가 만들어진다. 그리고 고농도 소스/드레인 영역 및 바디 컨택 영역 및 게이트 전극 위에 실리사이드를 추가로 형성할 수 있다. 이와 같이 저비용의 제조 방법을 통해 하나의 기판에 CMOS 소자(50,60)와 최소한 1개 이상의 높은 문턱 전압을 가진 N-channel 소자(LDMOS, 40)가 형성된다. 또는 CMOS 소자(50,60)와 고전압 소자(40)가 함께 형성된다. 또는 높은 문턱 전압을 갖는 소자 대신에 NMOS 소자(50)의 문턱 전압 보다 낮은 문턱 전압을 갖는 소자(Low Vt Device, 40)가 함께 형성된다. 결국 서로 다른 문턱 전압을 갖는 NMOS 소자(40,50)가 형성된 것이다.
도2 내지 도6에서 NMOS, PMOS와 함께 LDMOS 소자가 동시에 형성되는 과정을 설명하였는데, LDMOS 소자의 일부 제조 과정을 다시 설명하고자 한다. 왜냐하면 도2 내지 도6에서 LDMOS 소자(40)의 대략적인 모양만 나타나 있기 때문이다. 그래서 도7 내지 도9에 CMOS 소자와 동시에 형성되는 nLDMOS 소자의 제조 공정에 대해 설명하고자 한다. 앞의 도2 내지 도6 에서 언급한대로 LDMOS 소자는 저비용의 공정으로 형성되는데, 블랭킷 LDD 이온 주입과 경사/회전을 사용하는 소오스/드레인 이온 주입을 사용한다.
우선 도7을 보면, 앞에서 설명한 것처럼, 반도체 기판(10)에 제1 도전형의 매몰층(110)을 형성하고, 제1 도전형의 웰 영역(NWELL, 121, 122)과 제2 도전형의 웰 영역(PWELL, 123 내지 126)을 형성한다. 여기서 반도체 기판(10)은 P형 반도체 기판(100)에 P형 에피층(112)을 증착한 기판일 수 있다. 그리고 NWELL, PWELL 은 앞에서 설명한 CMOS 소자를 형성할 때 같이 형성되는 구조이다. 그리고 제1 도전형의 매몰층(110) 상에 제2 도전형의 매몰층(PBL, 150)을 형성한다. 그리고 제2 도전형의 매몰층(150) 상에 제1 도전형의 드리프트 영역(n-DRIFT, 140)을 형성한다. 상기 드리프트 영역(140)의 상부에 게이트 절연막(174) 및 게이트 전극(170)를 형성한다. 제2 도전형의 매몰층(150)에 의해 상/하 영역에 PN 정션 영역이 형성된다.
그리고 제2 도전형의 매몰층(150)과 연결되도록 제2 도전형의 바디 영역(PBODY, 123A)을 형성한다. 제2 도전형의 매몰층(150)과 제2 도전형의 바디 영역(123A)이 서로 연결되어야 제2 도전형의 바디 영역(PBODY, 123A)을 통해 제2 도전형의 매몰층(PBL, 150)에 전압을 가할 수 있다. 채널 영역(C)에 높은 농도를 가진 바디 영역에 의해 높은 문턱 전압을 갖는 MOSFET 소자 형성이 가능하다.
위에서 PWELL(123)의 역할은 PBODY(123A)와 PBL(150) 사이가 서로 떨어지지 않도록 서로 연결시키는 것이다. PBODY(123A), PWELL(123), PBL(150)가 모두 서로 붙어있는 것이다. 서로 떨어져 있으면 플로팅(floating) 되어서 각각의 역할을 제대로 수행할 수 없다.
제2 도전형의 바디 영역(123A)의 농도는 제2 도전형의 웰 영역(123)의 농도보다 높다. PWELL(123) 및 NWELL(121, 122)은 아래 P형 기판까지 확산하기 위해 고온의 장시간 웰 어닐링(well anneal)을 하기 때문에 농도가 낮다. 제2 도전형의 매몰층(PBL, 150)의 역할은 소자 동작에서 발생할 수 있는 기생(parasitic) BJT(Vertical 및 Lateral)동작을 감소시키는 것이다. 이런 구조를 Fully isolated (FISO) 구조라고 부른다. 그래서 이러한 기생 BJT 동작을 막기 위해서는 제2 도전형의 매몰층(PBL, 150)의 농도가 제2 도전형의 바디 영역(PBODY, 123A) 및 제2 도전형의 웰 영역(PWELL, 123) 보다 높게 설계되어야 한다.
이어서 CMOS 소자 제조 공정과 동일하게, 도8과 같이, 블랭킷(Blanket) 이온 주입 방식으로 게이트 전극(170D)과 중첩되도록 상기 반도체층에 제1 도전형의 LDD 영역(121B)을 형성한다. 앞의 CMOS 소자에서 설명한바와 같이 CMOS 소자, DMOS 소자가 동시에 블랭킷 이온 주입을 맞게 된다. 그리고 게이트(170)의 측벽에 스페이서(172)를 형성한다.
그리고 도9와 같이, 스페이서(172)가 형성된 상태에서 반도체층에 제1 도전형의 고농도 불순물을 이온 주입하여 고농도 소오스 영역(176)과 고농도 드레인 영역(178)을 형성한다. 이온 주입 조건은 앞의 MOSFET 소자 제조 공정과 동일 하다. 즉, 틸트(tilt) 및 로테이션(rotation) 등의 이온 주입방식이 사용된다. 그래서 블랭킷 이온 주입 방식으로 형성된 LDD 영역에 조금 더 많은 N-type의 도펀트가 도핑되도록 하는 것이다. 그리고 이어서 반도체층에 제2 도전형 고농도 불순물을 이온 주입하여 고농도 바디 컨택영역(174)을 형성하여 nLDMOS 소자를 형성한다. 고농도 바디 컨택 영역(174) 및 고농도 소오스 영역(176)과 고농도 드레인 영역(178) 등은 기생 저항을 줄이기 위해, PBDOY 영역(123A)의 도핑 농도보다 높게 설정된다.
나머지 영역 중 고농도 N형 도핑 영역(122C), 또는 P형 도핑 영역(124C, 125C, 126C), 다른 PBODY 영역(126A, 124A, 125A)은 설명이 생략되었는데, 고농도 소오스/드레인 영역 또는 PBODY 형성할 때 같이 형성하는 것으로 보면 된다. 그리고 고농도 소스/드레인 영역 및 바디 컨택 영역 및 게이트 전극 위에 실리사이드를 추가로 형성할 수 있다.
다시 정리하면, 저 비용의 반도체 소자 제조 방법은 반도체 기판에 제1 웰 영역과 바디 확산 영역을 포함한 제1 MOSFET 소자를 형성하는 단계와 상기 반도체 기판에 제2 웰 영역을 포함한 제2 MOSFET 소자를 형성하는 단계를 포함한다. 추가로 반도체 기판에 제3 웰 영역을 포함한 제3 MOSFET 소자를 형성하는 단계를 포함할 수 있다. 그리고 제1 MOSFET 소자 및 제2 MOSFET 소자는 저농도 도핑 영역 및 고농도 도핑 영역을 포함하며, 저농도 도핑 영역은 블랭킷 이온 주입 방식으로 형성한다. 그런데 여기서, 바디 확산 영역의 농도는 제1 웰 영역 및 제2 웰 영역의 농도보다 높고 고농도 도핑 영역보다 낮다는 것이며, 고농도 도핑 영역은 제1 도즈량을 가진 제1 불순물과 제2 도즈량을 가진 제2 불순물로 이온 주입하여 형성된다. 그리고 제2 불순물은 상기 제1 불순물과 다르고, 상기 블랭킷 이온 주입하는 불순물과 동일한 불순물을 사용하는 것을 특징으로 한다.
앞에서 언급한대로, 저비용의 공정을 CMOS, DMOS 소자 제조에 사용될 뿐만 아니라, BCD 소자 제종 공정 전반으로 확대할 수 있다. BCD 소자에는 앞에서 설명한 nDLMOS 뿐만 아니라, isolated CMOS, nDMOS, pDMOS, Vertical NPN, Lateral PNP, BJT, Schottky Diode 를 포함할 수 있다. 즉, 앞에서 설명한 제1 MOSFET, 제2 MOSFET, 제3 MOSFET 중에서 어느 하나를 isolated CMOS, nDMOS, pDMOS, Vertical NPN, Lateral PNP, BJT, Schottky Diode 로 대치가능하다. 이하 도면에서 위에서 언급한 소자들에 대한 도면을 예시하였다.
도10은 블랭킷 LDD 이온 주입과 경사/로테이션 등을 이용하여 2-step 방법으로 제조된 고농도 소오스/드레인 영역을 형성하는 저 비용의 제조 방법을 이용하여 제조된, N-channel scalable DMOS 소자(도 10의 (a))와 P-channel scalable DMOS 소자(도 10의 (b))를 나타낸다. 도면에서 화살표는 중요한 스페이싱(critical spacing)을 표시한 것으로, 적절히 그 공간을 조정하여 반도체 소자의 Voltage rating 을 변화시킬 수 있다.
도11은 블랭킷 LDD 이온 주입과 경사/로테이션 등을 이용하여 2-step 방법으로 제조된 고농도 소오스/드레인 영역을 형성하는 저 비용의 제조 방법을 이용하여 제조된, Isolated LV NMOS 소자(도11의 (a))와 LV PMOS 소자(도11의 (b))를 나타낸다. 앞에서도 언급했듯이, 도면에서 화살표는 중요한 스페이싱(critical spacing)을 표시한 것으로, 적절히 그 공간을 조정하여 반도체 소자의 Voltage rating 을 변화시킬 수 있다.
도12는 블랭킷 LDD 이온 주입과 경사/로테이션 등을 이용하여 2-step 방법으로 제조된 고농도 소오스/드레인 영역을 형성하는 저 비용의 제조 방법을 이용하여 제조된, Vertical Schottky Diode 소자를 나타낸다. Anode 전극인 실리사이드(Silicide, 179) 영역 주변에 고농도 P형 도핑 Guard ring(182, 183)이 형성되어 있고, 실리사이드 아래 영역에 NWELL영역(120)이 Cathode 영역을 형성한다. 그리고 NWELL 위에 고농도 N형 도핑 영역(183)이 cathode 전극을 형성한다. 그리고 저농도 NWELL 영역(120)아래에 고농도의 N형 매립 도핑 층(NBL, 110)을 형성하여 NWELL 의 저항 감소를 막아준다. 그리고 NWELL 영역(12) 양 옆에는 다른 소자와 분리를 위해, Isolated Ring (123, 124)을 형성하는데, 고농도 P형 도핑영역(191,193), PBODY(123A, 124A), PWELL 영역(123,124)로 이루어져 있다. Schottky Diode 에서도 블랭킷 LDD 이온 주입을 하게 되는데, 반도체 기판의 Silicide Schottky contact 영역(179) 바로 아래의 NWELL 영역(127)에 형성된다. 그리고 Schottky contact 형성을 위해서 농도 1E18 atoms/cm3 이하가 되도록 낮은 도즈로 블랭킷 LDD 이온주입 한다. 도즈량은 앞에서 설명한 조건과 동일하다.
도13은 블랭킷 LDD 이온 주입과 경사/로테이션 등을 이용하여 2-step 방법으로 제조된 고농도 소오스/드레인 영역을 형성하는 저 비용의 제조 방법을 이용하여 제조된, Vertical NPN 소자(a)와 Lateral PNP (b)를 나타낸다. 먼저 Vertical NPN 소자 구조(도13a)는, 게이트 전극 사이에 고농도 N형 도핑 영역(282)이 에미터 역할을 한다. PBODY(225) 및 고농도 P형 도핑 영역(281)이 베이스 역할을 하며, 에미터 영역을 둘러싸고 있다. 그리고 NWELL(220), NBL(210), 고농도 N형 도핑 영역(293)이 컬렉터 역할을 한다. 그리고 Lateral PNP 구조(도13b)에서는 PBODY 영역(332)이 에미터 및 컬렉터 역할을 동시에 수행한다. PBODY 사이에 존재하는 NWELL 영역(322, 323)이 존재하여, NWELL 이 베이스 역할을 한다, 그리고 게이트 전극이 Poly Field plate 역할을 한다.
이상에서 상세히 설명한 바와 같이, 본 발명의 블랭킷 LDD 이온 주입과 경사/로테이션 등을 이용하여 2-step 방법으로 제조된 고농도 소오스/드레인 영역을 형성하는 저 비용의 제조 방법을 이용하여 제조된, 반도체 소자 제조 방법에 따르면, 필요한 마스크의 수를 최소화하여 제조 비용을 줄일 수 있는 효과가 있다. LDD 영역을 형성하기 위하여 종래에는 추가적인 NM 및 PM LDD 마스크를 사용하였으나, 본 발명에 따르면 이 마스크들을 생략하는 대신에, 블랭킷 이온 주입 방식을 적용함으로써 LDD 영역을 형성하기 위한 공정을 단순화할 수 있다.
또한 고농도 N형 도핑 소오스/드레인과 고농도 P형 도핑 소오스/드레인에 틸트(tilt) 및 로테이션(rotation) 이온 주입방식을 이용한 불순물 주입이 추가된다. 즉, 블랭킷 이온 주입 방식으로 형성된 LDD 영역에 조금 더 많은 N-type의 도펀트가 도핑되도록 하기 위하여, 틸트(tilt) 및 로테이션(rotation) 등의 이온 주입 방식을 이용한 불순물 주입이 추가된다.
이렇게 블랭킷 LDD 이온 주입과 경사/회전 고온도 소오스/드레인 이온 주입을 함으로써, 고농도 N형 도핑 소오스 영역과 채널 영역에서 낮은 저항을 가진 경로(link)가 형성된다. 고전압 소자의 소오스와 활성 채널(active channel) 영역 사이에 저저항 링크를 형성하기 위해 블랭킷 LDD 마스크를 적용함으로써, 공정을 단순화할 수 있다. 보다 구체적으로, 게이트의 측벽에 형성된 스페이서의 아래에는 높은 저항을 가진 영역이 있는데, 소오스 영역과 채널 영역(바디 영역) 사이가 낮은 저항으로 연결되어야 한다. 본 발명에 따르면, 블랭킷 이온 주입되어 형성된 LDD 영역이 낮은 저항을 유도하게 되며, 스페이서의 아래에 존재하던 고저항 영역이 충분히 낮은 저항을 갖는 영역으로 바뀌는 것이다. 이러한 LDD 영역을 형성하기 위하여 종래에는 추가적인 NM 및 PM LDD 마스크를 사용하였으나, 본 발명에 따르면 이 마스크들을 생략하는 대신에, 블랭킷 이온주입을 적용함으로써 LDD 영역을 형성하기 위한 공정을 단순화할 수 있다.
이상에서 본 발명에 대한 기술사상을 첨부된 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술 분야의 통상의 지식을 가진 자라면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
10: 반도체 기판
100: 제2 도전형의 반도체 기판
110: 제1 도전형의 매몰층(N-type buried layer)
112: 제2 도전형의 에피층(epi-layer)
121, 122: 제1 도전형의 웰 영역
123, 124: 제2 도전형의 웰 영역
123A, 124A, 125A, 126A: 제2 도전형의 바디(body) 영역
122B, 123B, 124B, 125B, 126B, 140B: 제1 도전형의 저농도 도핑 영역(LDD 영역)
125, 126: 제2 도전형의 외측 웰 영역
140: 드리프트 영역(drift region)
150: 제2 도전형의 매몰층
160: 필드 산화막 또는 STI 산화막
170, 170A, 170B, 170C, 170D: 게이트 전극
172, 172A, 172B, 172C: 스페이서(spacer)
174: 고농도 바디 컨택영역
176: 고농도 소오스 영역
178: 고농도 드레인 영역
123C, 124C: 제1 도전형의 고농도 소오스 또는 고농도 드레인 영역
122C, 125C, 126C: 제1 도전형의 고농도 소오스 및 드레인 영역
179: 실리사이드막(silicide layer)

Claims (14)

  1. 반도체 기판에 복수의 웰 영역을 형성하는 단계;
    상기 복수의 웰 영역에 복수의 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극 옆에 마스크 없이 제2 도전형의 저농도 도핑(LDD) 영역 형성을 위해 상기 기판 전면에 블랭킷(Blanket) 이온 주입하는 단계;
    상기 게이트 전극 측벽에 스페이서를 형성하는 단계; 및
    상기 제2 도전형의 LDD 도핑 영역 근처에 제2 도전형의 소스/드레인 영역 형성을 위해, 경사(tilted) 및 로테이션(rotation) 방식으로 소스-드레인 이온 주입하는 단계를 포함하며,
    상기 블랭킷 이온 주입하는 단계와 상기 소스-드레인 이온 주입하는 단계를 통하여 상기 소스/드레인 영역과 채널 영역 사이에 낮은 저항 연결(low-resistance link)을 형성하는 것을 특징으로 하는 반도체 소자를 제조하는 저 비용의 반도체 소자 제조방법.
  2. 제1 항에 있어서,
    상기 반도체 소자는 CMOS소자, BiCMOS 소자, CDMOS, BCD 중에서 어느 하나 이상을 포함하는 저 비용의 반도체 소자 제조 방법.
  3. 제1 항에 있어서,
    상기 반도체 소자는 CMOS 소자와 상기 CMOS 소자보다 높은 문턱 전압을 갖는 고전압 반도체 소자를 포함하는 저 비용의 반도체 소자 제조 방법.
  4. 제3 항에 있어서,
    상기 고전압 반도체 소자는 LDMOS 소자를 포함하되, 상기 LDMOS는 바디 확산 영역을 포함하며, 상기 바디 확산 영역의 도핑 농도는 상기 CMOS 소자의 웰의 도핑 농도보다 높게 해서, 상기 CMOS 소자보다 높은 문턱 전압을 갖도록 하는 저 비용의 반도체 소자 제조 방법.
  5. 제1 항에 있어서,
    상기 반도체 소자는 서로 다른 문턱 전압을 갖는 두 개의 NMOS 반도체 소자를 포함하는 저 비용의 반도체 소자 제조 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 소스-드레인 이온 주입하는 단계는 제1 및 제 2단계로 이루어진 것을 특징으로 하며,
    상기 1단계는, 제1 도즈량을 가진 제1 불순물로 무경사(no-tilted) 방식으로 이온 주입하며,
    상기 2단계는, 제1 도즈량보다 낮은 제2 도즈량을 가진 제2 불순물로 상기 경사(tilted) 및 로테이션 방식으로 이온 주입하며;
    상기 제2 불순물은 상기 제1 불순물과 다른 것을 특징으로 하는 저 비용의 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 블랭킷 이온 주입하는 단계에서 불순물 이온 주입 에너지는 20-60KeV이고 도즈량은 5E11 - 1E13cm-2를 사용하는 것을 특징으로 하는, 저 비용의 반도체 소자 제조방법.
  9. 제1 항에 있어서,
    상기 복수의 웰 영역은 제1 도전형의 제1 웰 영역, 제1 도전형의 제2 웰 영역, 제2 도전형의 제3 웰 영역을 포함하는 저 비용의 반도체 소자 제조 방법.
  10. 제9 항에 있어서,
    상기 블랭킷 이온 주입하는 단계는 상기 제1웰, 상기 제2 웰과 상기 제3 웰 영역에 동시에 이온 주입하는 것을 특징으로 하는 저 비용의 반도체 소자 제조 방법.
  11. 제 1항에 있어서,
    상기 반도체 기판에 상기 복수의 웰 영역을 형성하기 전에, 제1 도전형의 제1 매몰층을 형성하는 단계를 더 포함하는 저 비용의 반도체 소자 제조 방법.
  12. 삭제
  13. 삭제
  14. 삭제
KR1020140026362A 2014-03-06 2014-03-06 저 비용의 반도체 소자 제조방법 KR102138385B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020140026362A KR102138385B1 (ko) 2014-03-06 2014-03-06 저 비용의 반도체 소자 제조방법
US14/518,328 US9691893B2 (en) 2014-03-06 2014-10-20 Low-cost semiconductor device manufacturing method
CN201410647719.4A CN104900591B (zh) 2014-03-06 2014-11-14 低成本半导体器件制造方法
US15/600,842 US10586863B2 (en) 2014-03-06 2017-05-22 Low-cost semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140026362A KR102138385B1 (ko) 2014-03-06 2014-03-06 저 비용의 반도체 소자 제조방법

Publications (2)

Publication Number Publication Date
KR20150105498A KR20150105498A (ko) 2015-09-17
KR102138385B1 true KR102138385B1 (ko) 2020-07-28

Family

ID=54018217

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140026362A KR102138385B1 (ko) 2014-03-06 2014-03-06 저 비용의 반도체 소자 제조방법

Country Status (3)

Country Link
US (2) US9691893B2 (ko)
KR (1) KR102138385B1 (ko)
CN (1) CN104900591B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793153B2 (en) * 2011-09-20 2017-10-17 Alpha And Omega Semiconductor Incorporated Low cost and mask reduction method for high voltage devices
CN105990331B (zh) * 2015-02-02 2019-04-09 中芯国际集成电路制造(上海)有限公司 一种静电放电保护结构和电子装置
US20190081044A1 (en) * 2016-04-01 2019-03-14 Intel Corporation Semiconductor device having sub regions to define threshold voltages
US10886405B2 (en) * 2016-12-07 2021-01-05 Macronix International Co., Ltd. Semiconductor structure
CN117174755A (zh) 2017-01-25 2023-12-05 罗姆股份有限公司 半导体装置
CN108470680B (zh) * 2017-02-23 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构的制作方法
KR102227666B1 (ko) * 2017-05-31 2021-03-12 주식회사 키 파운드리 고전압 반도체 소자
CN109148606B (zh) * 2017-06-28 2022-04-12 联华电子股份有限公司 高压元件
KR101955098B1 (ko) * 2017-07-03 2019-05-30 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법
KR102256226B1 (ko) * 2017-08-02 2021-05-25 매그나칩 반도체 유한회사 낮은 소스-드레인 저항을 갖는 반도체 소자 및 그 제조 방법
CN111223768B (zh) * 2018-11-27 2024-04-05 上海先进半导体制造有限公司 低压cmos器件的制作方法
KR102224364B1 (ko) 2019-10-02 2021-03-05 주식회사 키 파운드리 고전압 반도체 소자 및 그 제조 방법
TWI761712B (zh) * 2019-10-16 2022-04-21 通嘉科技股份有限公司 可阻擋逆電流之金氧半電晶體
KR102274813B1 (ko) 2020-02-27 2021-07-07 주식회사 키 파운드리 게이트 전극 통과 이온 주입을 이용한 반도체 소자 제조방법
CN111383997A (zh) * 2020-03-02 2020-07-07 上海华虹宏力半导体制造有限公司 用于高压bcd平台互补金属氧化物半导体的制作方法
CN113948567A (zh) * 2020-07-17 2022-01-18 和舰芯片制造(苏州)股份有限公司 改善ldmos高压侧击穿电压的装置及其制备方法
CN111883484B (zh) * 2020-08-14 2023-10-20 上海华虹宏力半导体制造有限公司 开关ldmos器件的制造方法
CN112151618B (zh) * 2020-09-27 2022-09-20 杰华特微电子股份有限公司 横向超结结构的制造方法
CN113035937A (zh) * 2021-03-12 2021-06-25 电子科技大学 一种高侧功率管的esd保护结构
CN113921591A (zh) * 2021-09-24 2022-01-11 上海华虹宏力半导体制造有限公司 Ldmos器件及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481850B1 (ko) * 2002-05-22 2005-04-13 삼성전자주식회사 수직형 디모스 소자 및 그 제조방법
KR100718776B1 (ko) * 2005-11-24 2007-05-16 매그나칩 반도체 유한회사 시모스 이미지센서 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4325180A (en) 1979-02-15 1982-04-20 Texas Instruments Incorporated Process for monolithic integration of logic, control, and high voltage interface circuitry
US5021851A (en) 1988-05-03 1991-06-04 Texas Instruments Incorporated NMOS source/drain doping with both P and As
US5158903A (en) 1989-11-01 1992-10-27 Matsushita Electric Industrial Co., Ltd. Method for producing a field-effect type semiconductor device
KR940004446B1 (ko) 1990-11-05 1994-05-25 미쓰비시뎅끼 가부시끼가이샤 반도체장치의 제조방법
US5372957A (en) 1993-07-22 1994-12-13 Taiwan Semiconductor Manufacturing Company Multiple tilted angle ion implantation MOSFET method
KR100264211B1 (ko) * 1998-06-12 2000-09-01 김영환 반도체장치의 제조 방법
US6599782B1 (en) * 2000-01-20 2003-07-29 Sanyo Electric Co., Ltd. Semiconductor device and method of fabricating thereof
US6528850B1 (en) * 2000-05-03 2003-03-04 Linear Technology Corporation High voltage MOS transistor with up-retro well
WO2003017349A2 (de) * 2001-08-17 2003-02-27 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Dmos-transistor
SE0104164L (sv) * 2001-12-11 2003-06-12 Ericsson Telefon Ab L M Högspännings-mos-transistor
US6677210B1 (en) * 2002-02-28 2004-01-13 Linear Technology Corporation High voltage transistors with graded extension
US7569873B2 (en) * 2005-10-28 2009-08-04 Dsm Solutions, Inc. Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys
US7602037B2 (en) * 2007-03-28 2009-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage semiconductor devices and methods for fabricating the same
CN101350300A (zh) * 2007-07-20 2009-01-21 中芯国际集成电路制造(上海)有限公司 轻掺杂源漏极离子注入方法
US7851314B2 (en) * 2008-04-30 2010-12-14 Alpha And Omega Semiconductor Incorporated Short channel lateral MOSFET and method
US20100244152A1 (en) * 2009-03-27 2010-09-30 Bahl Sandeep R Configuration and fabrication of semiconductor structure having extended-drain field-effect transistor
IT1393781B1 (it) * 2009-04-23 2012-05-08 St Microelectronics Rousset Fotodiodo operante in modalita' geiger con resistore di soppressione integrato e controllabile ad effetto jfet, schiera di fotodiodi e relativo procedimento di fabbricazione
SG164319A1 (en) * 2009-07-10 2010-09-29 Chartered Semiconductor Mfg High voltage device
CN102376581A (zh) * 2010-08-24 2012-03-14 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
JP5605134B2 (ja) * 2010-09-30 2014-10-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5605241B2 (ja) * 2011-01-27 2014-10-15 富士通セミコンダクター株式会社 Ｍｏｓトランジスタおよび半導体集積回路装置の製造方法
US8686502B2 (en) * 2012-03-19 2014-04-01 Texas Instruments Incorporated Schottky diode integrated into LDMOS

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481850B1 (ko) * 2002-05-22 2005-04-13 삼성전자주식회사 수직형 디모스 소자 및 그 제조방법
KR100718776B1 (ko) * 2005-11-24 2007-05-16 매그나칩 반도체 유한회사 시모스 이미지센서 제조 방법

Also Published As

Publication number Publication date
US20150255595A1 (en) 2015-09-10
US9691893B2 (en) 2017-06-27
CN104900591B (zh) 2020-06-05
US10586863B2 (en) 2020-03-10
KR20150105498A (ko) 2015-09-17
US20170263762A1 (en) 2017-09-14
CN104900591A (zh) 2015-09-09

Similar Documents

Publication Publication Date Title
KR102138385B1 (ko) 저 비용의 반도체 소자 제조방법
US11239312B2 (en) Semiconductor chip integrating high and low voltage devices
CN104867976B (zh) 垂直双极结型晶体管及其制造方法
US7125777B2 (en) Asymmetric hetero-doped high-voltage MOSFET (AH2MOS)
CN106847894B (zh) 具有与栅极自对准的体扩散的ldmos器件
US7187033B2 (en) Drain-extended MOS transistors with diode clamp and methods for making the same
CN110998842B (zh) 具有梯形jfet、底栅及镇流漂移的集成电路、ldmos和制造方法
US8304303B2 (en) Drain extended PMOS transistors and methods for making the same
US20150279969A1 (en) Double-Resurf LDMOS With Drift And PSURF Implants Self-Aligned To A Stacked Gate "BUMP" Structure
US11152505B2 (en) Drain extended transistor
US8841718B2 (en) Pseudo self aligned radhard MOSFET and process of manufacture
US20130069154A1 (en) Semiconductor chip integrating high and low voltage devices
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
US8828827B2 (en) Manufacturing method of anti punch-through leakage current metal-oxide-semiconductor transistor
JP7279393B2 (ja) 半導体集積回路の製造方法
JP2006319096A (ja) ショットキーバリアダイオード

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant