CN111223768B - 低压cmos器件的制作方法 - Google Patents

低压cmos器件的制作方法 Download PDF

Info

Publication number
CN111223768B
CN111223768B CN201811426432.3A CN201811426432A CN111223768B CN 111223768 B CN111223768 B CN 111223768B CN 201811426432 A CN201811426432 A CN 201811426432A CN 111223768 B CN111223768 B CN 111223768B
Authority
CN
China
Prior art keywords
low
ions
cmos device
manufacturing
voltage cmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811426432.3A
Other languages
English (en)
Other versions
CN111223768A (zh
Inventor
林威
刘建华
吴晓丽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SHANGHAI ADVANCED SEMICONDUCTO
Original Assignee
SHANGHAI ADVANCED SEMICONDUCTO
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SHANGHAI ADVANCED SEMICONDUCTO filed Critical SHANGHAI ADVANCED SEMICONDUCTO
Priority to CN201811426432.3A priority Critical patent/CN111223768B/zh
Publication of CN111223768A publication Critical patent/CN111223768A/zh
Application granted granted Critical
Publication of CN111223768B publication Critical patent/CN111223768B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种低压CMOS器件的制作方法，包括以下步骤：在半导体基片上形成衬底区；在半导体基片上制作STI；在衬底区的上表面制作闸极；在半导体基片的上表面设置光胶，以形成透射区和阻挡区，透射区与低压阱的位置相对应；低能量注入第一掺杂离子，以在衬底区形成表面超导层；大角度注入第二掺杂离子，以在衬底区形成低压LDD晕环；高能量注入第二掺杂离子，使第二掺杂离子穿透闸极和STI，以在衬底区形成低压阱。本发明采用Halo注入结合高能注入，使用同一光罩实现低压阱和LDD晕环的制作，减少了光罩的数量，节省了成本。

Description

低压CMOS器件的制作方法
技术领域
本发明属于半导体器件制造技术领域，尤其涉及一种低压CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)器件的制作方法。
背景技术
Halo注入(晕环注入，一种半导体器件制造工艺)广泛应用于0.18微米低压(例如，1.8伏)CMOS器件的制作，主要原理是在LDD(轻掺杂漏区)注入中加入相反类型的掺杂以抑制短沟道效应。
在采用Halo注入工艺制作低压CMOS器件的过程中，以图1所示的低压CMOS器件为例，为了制作低压p阱101和第一LDD晕环103，需要分别设置相对应的光罩。同样地，为了制作低压n阱102和第二LDD晕环104，也需要分别设置对应的光罩。
图2-6示出了制造图1所示的低压CMOS器件的部分结构的制作流程。如图2所示，在半导体基片上形成p型衬底11，并制作STI(浅沟槽隔离)12。然后，如图3所示，沿箭头所示方向向p型衬底中注入杂质离子，形成低压p阱101。其中第一光胶13用于阻挡硼注入。该步骤需要设置阱光罩。然后，如图4所示，形成氧化层14和闸极15。接下来，参照图5，低能量注入杂质离子，形成表面超导层17，然后，沿箭头所示方向大角度注入杂质离子，形成第一LDD晕环103。该步骤中需要设置LDD光罩。低压n阱102、第二LDD晕环104等结构的制作也类似，在此不再赘述。
而每一块光罩都需要较高的成本。现有技术的低压CMOS器件的制造流程中，需要分别设置阱光罩和LDD光罩，以图1所示的低压CMOS器件为例，为制作低压p阱、第一LDD晕环、低压n阱、第二LDD晕环，需要4块光罩，成本较高。
发明内容
本发明要解决的技术问题是克服现有技术中的低压CMOS器件的制造流程中，需要分别设置阱光罩和LDD光罩，成本较高的缺陷，提供一种能够减少光罩数量进而降低成本的低压CMOS器件的制作方法。
本发明通过以下技术方案解决上述技术问题：
本发明提供了一种低压CMOS器件的制作方法，包括以下步骤：
在半导体基片上形成衬底区；
在半导体基片上制作STI；
在衬底区的上表面制作闸极；
在半导体基片的上表面设置光胶，以形成透射区和阻挡区，透射区与低压阱的位置相对应；
低能量注入第一掺杂离子，以在衬底区形成表面超导层；
大角度注入第二掺杂离子，以在衬底区形成低压LDD晕环；
高能量注入第二掺杂离子，使第二掺杂离子穿透闸极和STI，以在衬底区形成低压阱。
较佳地，光胶的厚度与低压阱的深度相适应。
较佳地，第二掺杂离子为硼离子。
较佳地，在大角度注入第二掺杂离子的步骤中，第二掺杂离子的掺杂浓度为1.8E13/立方厘米～2.4E13/立方厘米，注入深度为0.15～0.21微米。
较佳地，在高能量注入第二掺杂离子的步骤中，第二掺杂离子的掺杂浓度为3.8E12/立方厘米～4.2E12/立方厘米，注入深度为0.8～1.2微米。
较佳地，第一掺杂离子为砷离子。
较佳地，砷离子的掺杂浓度为5.5E14/立方厘米～6.1E14/立方厘米，注入深度为0.021～0.031微米。
较佳地，在大角度注入第二掺杂离子的步骤中，注入角度为27～33度。
较佳地，在高能量注入第二掺杂离子的步骤中，注入角度为5～9度。
本发明的积极进步效果在于：本发明采用Halo注入结合高能注入，使用同一光罩实现低压阱和LDD晕环的制作，减少了光罩的数量，降低了成本。
附图说明
图1为现有技术的一种低压CMOS器件的结构示意图。
图2为现有技术的一种低压CMOS器件的制造流程中制作STI的步骤的示意图。
图3为现有技术的一种低压CMOS器件的制造流程中制作低压p阱的步骤的示意图。
图4为现有技术的一种低压CMOS器件的制造流程中制作闸极的步骤的示意图。
图5为现有技术的一种低压CMOS器件的制造流程中制作第一LDD晕环的步骤的示意图。
图6为本发明的一较佳实施例的低压CMOS器件的制作方法的流程图。
图7为本发明的一较佳实施例的低压CMOS器件的制作方法的制作STI的步骤的示意图。
图8为本发明的一较佳实施例的低压CMOS器件的制作方法的制作闸极的步骤的示意图。
图9为本发明的一较佳实施例的低压CMOS器件的制作方法的设置改进的光胶的步骤的示意图。
图10为本发明的一较佳实施例的低压CMOS器件的制作方法的制作表面超导层的步骤的示意图。
图11为本发明的一较佳实施例的低压CMOS器件的制作方法的制作第一LDD晕环的步骤的示意图。
图12为本发明的一较佳实施例的低压CMOS器件的制作方法的制作改进的低压p阱的步骤的示意图。
图13为本发明的一较佳实施例的低压CMOS器件的制作方法的制作n型重掺杂区并进行电极合金化的步骤的示意图。
图14为本发明的一较佳实施例的低压CMOS器件的制作方法的制作该低压CMOS器件的剩余部分的步骤的示意图。
具体实施方式
下面通过一较佳实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
本实施例提供一种低压CMOS器件的制作方法，参照图6，该制作方法包括以下步骤：
步骤S301、在半导体基片上形成衬底区；在半导体基片上制作STI。具体如图7所示，在半导体基片上形成p型衬底11(衬底区)，并制作STI12。
步骤S302、在衬底区的上表面制作闸极。具体如图8所示，在p型衬底11的上表面形成氧化层14和闸极15。与现有技术不同，本实施例在制作STI之后，直接制作闸极，不进行低压p阱的制作，因此，省略了制作低压p阱所需要的阱光罩，降低了成本；并且省略了根据阱光罩的图形设置光胶的步骤，节省了工时。
步骤S303、在半导体基片的上表面设置光胶，以形成透射区和阻挡区，透射区与低压阱的位置相对应。具体参照图9，根据第一光罩的图形，在半导体基片的上表面设置改进的光胶161，以形成透射区和阻挡区，阻挡区为设置有改进的光胶161的区域。图中以虚线表征了透射区的范围与将要制作的低压p阱的范围相对应。改进的光胶161的厚度D1与将要制作的低压p阱的深度D2相适应，改进的光胶161能够避免杂质离子进入半导体基片中与阻挡区相对应的STI的下方的区域。本领域技术人员根据该低压CMOS器件的性能要求和所采用的光胶的阻挡系数能够对D1与D2的数值进行合理设置。
步骤S304、低能量注入第一掺杂离子，以在衬底区形成表面超导层。如图10所示，沿箭头所示方向p型衬底11低能量注入砷离子(第一掺杂离子)，以在p型衬底11形成表面超导层17。低能量注入是本领域技术术语，本领域技术人员清楚低能量注入所采用的能量范围。在本实施例中，低能量注入砷离子时，掺杂浓度为5.8E14/立方厘米，注入深度为0.025微米，注入角度为7度。在其他可选的实施方式中，在步骤304中，掺杂浓度可选范围为5.5E14/立方厘米～6.1E14/立方厘米，注入深度可选范围为0.021～0.031微米，注入角度可选范围为5～9度。
步骤S305、大角度注入第二掺杂离子，以在衬底区形成低压LDD晕环。具体参照图11，沿箭头所示方向大角度注入硼离子(第二掺杂离子)，形成第一LDD晕环103。大角度注入是本领域技术术语，本领域技术人员清楚大角度注入所采用的角度的范围。在本实施例中，大角度注入硼离子时，掺杂浓度为2.1E13/立方厘米，注入深度为0.18微米，注入角度为30度。在其他可选的实施方式中，在步骤305中，掺杂浓度可选范围为1.8E13/立方厘米～2.4E13/立方厘米，注入深度可选范围为0.15～0.21微米，注入角度可选范围为27～33度。
步骤S306、高能量注入第二掺杂离子，使第二掺杂离子穿透闸极和STI，以在衬底区形成低压阱。参照图12，沿箭头所示方向向p型衬底中注入硼离子，使硼离子穿透闸极15、氧化层14和STI的与透射区相对应的区域，以在p型衬底中形成改进的低压p阱111。高能量注入是本领域技术术语，本领域技术人员清楚高能量注入所采用的能量范围。在本实施例中，高能量注入硼离子时，掺杂浓度为4.0E12/立方厘米，注入深度为1微米，注入角度为7度。在其他可选的实施方式中，在步骤306中，掺杂浓度可选范围为3.8E12/立方厘米～4.2E12/立方厘米，注入深度可选范围为0.8～1.2微米，注入角度可选范围为5～9度。
因为改进的光胶161的厚度D1与将要制作的低压p阱的深度D2相适应，所以，高能量注入硼离子时，硼离子被改进的光胶161阻挡，不会进入半导体基片中与阻挡区相对应的STI的下方的区域，也即，不会进入半导体基片中处于改进的光胶161下方的区域。另外，由于闸极15、氧化层14的阻挡，改进的低压p阱111中与闸极15、氧化层14的区域相对应的区域的深度稍小，但不影响该低压CMOS器件的性能。
然后，参照图13，制作n型重掺杂区18，并进行电极合金化。
在前述步骤中，只需要一块光罩(第一光罩)，即可完成表面超导层17、第一LDD晕环103、改进的低压p阱111的制作。相比于现有技术，省略了一块光罩，降低了成本。
接下来，参照图14，制作该低压CMOS器件的剩余部分，剩余部分包括第二LDD晕环104、改进的低压n阱112。具体制作流程可以参照前述步骤，此处不再赘述。在剩余部分的制作流程中，也能够节省一块光罩，降低成本。
本实施例采用Halo注入结合高能注入，使用同一光罩实现低压阱和LDD晕环的制作，减少了光罩的数量，降低了成本。
本实施例以一个具体的低压CMOS器件为例，对本发明的低压CMOS器件的制作方法进行了说明。但本发明的低压CMOS器件的制作方法并不限于该具体的低压CMOS器件的制造，本发明的低压CMOS器件的制作方法还可以适用于具有类似结构的低压CMOS器件的制造。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (8)

1.一种低压CMOS器件的制作方法，其特征在于，包括以下步骤：
在半导体基片上形成衬底区；
在所述半导体基片上制作STI；
在所述衬底区的上表面制作闸极；
在所述半导体基片的上表面设置光胶，以形成透射区和阻挡区，所述透射区与低压阱的位置相对应；
低能量注入第一掺杂离子，以在所述衬底区形成表面超导层；
大角度注入第二掺杂离子，以在所述衬底区形成低压LDD晕环；
高能量注入所述第二掺杂离子，使所述第二掺杂离子穿透所述闸极和所述STI，以在所述衬底区形成所述低压阱；
其中，所述光胶的厚度与所述低压阱的深度相适应。
2.如权利要求1所述的低压CMOS器件的制作方法，其特征在于，所述第二掺杂离子为硼离子。
3.如权利要求2所述的低压CMOS器件的制作方法，其特征在于，在所述大角度注入第二掺杂离子的步骤中，所述第二掺杂离子的掺杂浓度为1.8E13/立方厘米～2.4E13/立方厘米，注入深度为0.15～0.21微米。
4.如权利要求2所述的低压CMOS器件的制作方法，其特征在于，在所述高能量注入所述第二掺杂离子的步骤中，所述第二掺杂离子的掺杂浓度为3.8E12/立方厘米～4.2E12/立方厘米，注入深度为0.8～1.2微米。
5.如权利要求1所述的低压CMOS器件的制作方法，其特征在于，所述第一掺杂离子为砷离子。
6.如权利要求5所述的低压CMOS器件的制作方法，其特征在于，所述砷离子的掺杂浓度为5.5E14/立方厘米～6.1E14/立方厘米，注入深度为0.021～0.031微米。
7.如权利要求3所述的低压CMOS器件的制作方法，其特征在于，在所述大角度注入第二掺杂离子的步骤中，注入角度为27～33度。
8.如权利要求4所述的低压CMOS器件的制作方法，其特征在于，在所述高能量注入所述第二掺杂离子的步骤中，注入角度为5～9度。
CN201811426432.3A 2018-11-27 2018-11-27 低压cmos器件的制作方法 Active CN111223768B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811426432.3A CN111223768B (zh) 2018-11-27 2018-11-27 低压cmos器件的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811426432.3A CN111223768B (zh) 2018-11-27 2018-11-27 低压cmos器件的制作方法

Publications (2)

Publication Number Publication Date
CN111223768A CN111223768A (zh) 2020-06-02
CN111223768B true CN111223768B (zh) 2024-04-05

Family

ID=70830440

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811426432.3A Active CN111223768B (zh) 2018-11-27 2018-11-27 低压cmos器件的制作方法

Country Status (1)

Country Link
CN (1) CN111223768B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013101A (zh) * 2020-06-12 2021-06-22 上海积塔半导体有限公司 半导体器件的制备方法和半导体器件
CN113506739A (zh) * 2021-06-09 2021-10-15 上海华虹宏力半导体制造有限公司 Core MOS器件及工艺方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0756321A1 (de) * 1995-07-25 1997-01-29 Siemens Aktiengesellschaft Verfahren zur Herstellung komplementärer MOS-Transistoren
KR20010057381A (ko) * 1999-12-22 2001-07-04 박종섭 반도체 소자의 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425582B1 (ko) * 2001-11-22 2004-04-06 한국전자통신연구원 얕은 소오스/드레인 접합 영역을 갖는 모스 트랜지스터의제조방법
US7135373B2 (en) * 2003-09-23 2006-11-14 Texas Instruments Incorporated Reduction of channel hot carrier effects in transistor devices
KR102138385B1 (ko) * 2014-03-06 2020-07-28 매그나칩 반도체 유한회사 저 비용의 반도체 소자 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0756321A1 (de) * 1995-07-25 1997-01-29 Siemens Aktiengesellschaft Verfahren zur Herstellung komplementärer MOS-Transistoren
KR20010057381A (ko) * 1999-12-22 2001-07-04 박종섭 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
CN111223768A (zh) 2020-06-02

Similar Documents

Publication Publication Date Title
US5963799A (en) Blanket well counter doping process for high speed/low power MOSFETs
JP2002033396A (ja) コア・デバイス注入を用いて高特性、高信頼度の入力／出力デバイスおよびアナログと両立する入力／出力およびコア・デバイスの製造法
US8377783B2 (en) Method for reducing punch-through in a transistor device
JPH01101662A (ja) Ｃｍｏｓ集積回路デバイスの製造方法
CN111223768B (zh) 低压cmos器件的制作方法
JPH09129871A (ja) Ｍｏｓトランジスタおよびその製造方法
US6396100B2 (en) Efficient fabrication process for dual well type structures
CN101452884A (zh) 复合器件及其制造方法
CN111370372A (zh) Cmos集成器件的制作方法
EP1142014B1 (en) A method of manufacturing a peripheral transistor of a non-volatile memory
US4987088A (en) Fabrication of CMOS devices with reduced gate length
CN111834221B (zh) Ldmos和其制作方法
CN109166804B (zh) 零阈值电压nmos的制备方法
CN106328590A (zh) Nmos器件及其集成工艺方法
CN108470680A (zh) 半导体结构的制作方法
CN112928068B (zh) Cmos生产工艺中节省轻掺杂光罩数的方法
CN100536112C (zh) 互补式金属氧化物半导体图像传感器及其制造方法
US20180182626A1 (en) Semiconductor device and fabrication method thereof
CN113327846B (zh) 包括高阻电阻和ggnmos esd的模拟电路及其制作方法
CN108598003B (zh) 一种改善mos管应力效应的方法
KR100821091B1 (ko) 반도체 소자의 제조 방법
TW516107B (en) Method for reducing gate length bias
JP2860483B2 (ja) 半導体装置の製造方法
US7101746B2 (en) Method to lower work function of gate electrode through Ge implantation
CN105590863B (zh) 高压mos轻掺杂扩展区的制备工艺

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
CB02 Change of applicant information

Address after: No.385, Hongcao Road, Xuhui District, Shanghai 200233

Applicant after: SHANGHAI ADVANCED SEMICONDUCTO

Address before: No.385, Hongcao Road, Xuhui District, Shanghai 200233

Applicant before: ADVANCED SEMICONDUCTOR MANUFACTURING Co.,Ltd.

CB02 Change of applicant information
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant