JP2008535235A - 相補形非対称高電圧デバイス及びその製造方法 - Google Patents

相補形非対称高電圧デバイス及びその製造方法 Download PDF

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Abstract

非対称半導体デバイス（１０）、及び2.75又は5.5Vの最大動作電圧用に設計されるゲート酸化物の厚さでのプロセスにて25Vデバイスを製造し得る、そのデバイスの製造方法を提供する。デバイスは、ユニットセルのドレイン領域（１８）とゲート領域（２０）との間に誘電体を形成して、高電圧動作を可能にする浅いトレンチ分離（STI）領域（１２）と；ユニットセル内にパターン化したｎ形ウェル（１４）及びｐ形ウェル（２４）とを具える。

Description

本願は、２００５年３月３１日出願の“COMPLEMENTARY ASYMMETRIC HIGH VOLTAGE DEVICES AND METHOD OF FABRICATION”（相補形非対称高電圧デバイス及びその製造方法）と題する同時係属の米国特許出願第６０／６６６，９２３号の優先権を主張し、この内容を参考までにここに組み込む。
本発明は、半導体デバイスの構造、特に、ドレインとゲートとの間に、誘電体を成す浅いトレンチ分離（shallow trench isolation : STI）領域を有する半導体デバイスの構造に関する。
現在、慣例の横方向拡散金属酸化物半導体デバイス（LDMOS）は、携帯電話の電力管理用集積回路に広く用いられている。このようなデバイスについては、例えば、２０００年５月２２〜２５日に開催された第１２回国際シンポジウム、Power Semiconductor Device and ICs, 2000における議事録第１１〜１８頁のLudikhuize, A.W.による論文“A Review of RESURF Technology”に記載されている。
上記論文では、横方向に拡張したドレイン、即ち、LDMOSデバイス構体に対する現状の技術設計と性能について論じている。これらのデバイスは、専用のプロセスにて製造されるか、又は既存の相補形金属酸化物半導体（CMOS）タイプのプロセスフローに一体化される。これらのデバイスの設計に当たっては、軽度にドープしたドレイン半導体拡張部の上に厚めのフィールド酸化物領域を成長させることによって、ドレイン又はドリフト拡張領域を形成する。厚めのフィールド酸化物領域は、MOSデバイスのチャネル領域上方のゲート酸化物を劣化させることなく、ドレイン‐ゲート印加電圧をサポートするのに用いられる。軽度にドープするドレイン領域におけるドーピングは、最大ドレイン電圧と、順方向の安全動作領域における、過渡最大電圧応力下でのデバイスの頑強制とによって制限される。LDMOSデバイス構体の製造は、製造するデバイスの各タイプ（ｎチャネル及びｐチャネル）に対して、標準のCMOSプロセスフローに、少なくとも２つのマスクレベルを追加することを伴う。ドレインとゲートとの間に厚い熱酸化物層を成長させるのに必要とされる熱量は、同じ集積化のプロセスフローで製造されるCMOSコンポーネントの性能を大幅に制限する。
従って、携帯電話の電力管理用集積回路（PMU）の用途に利用することができる、低コストの技術根拠を提供し得る、改良型のCMOSデバイスに対する需要がある。
本発明は、高電圧構造のものを設計すると言うよりよりもむしろ、ディープサブミクロンのCMOSプロセスフローのプロセスモジュールを用い、且つそれを既存のプロセスフローに統合させるようにして、拡張ドレイン高電圧デバイスを構成する。特に、ディープサブミクロンCMOSの浅いトレンチ分離構造を用いて、高電圧デバイスのドレインとゲートとの間に厚い誘電体領域を形成し、且つCMOSのゲート酸化物とウェル注入領域とを用いて、非対称の非自己整合拡張ドレイン高電圧デバイスを構成する。このようにすることの利点の１つは、追加のマスクを用いることなく、既存のディープサブミクロンのプロセスフロー内で高電圧デバイスを製造し得ることにある。単一の高エネルギー注入マスク（例えば、深いｎ‐ウェル注入層）が、基準のCMOSプロセスフロー加えられて、高電圧デバイスを基板から分離させると共に、降服イオン化パスを形成すべく電荷を空乏化させ、これはいくつかの電源制御の集積回路用途にとって必要である。
既存のCMOSプロセスモジュールを用いて高電圧デバイスを製造するのであるから、慣例の手法によるドリフトドーピング層及び厚いフィールド酸化物領域を追加するプロセスの複雑性がなくなる。これは、基準のディープサブミクロンのプロセスが高電圧コンポーネントを構成するのに不安定にならないので、コスト及び性能の両面で有益である。
第１の態様における本発明は、ユニットセルのドレイン領域とゲート領域との間に誘電体を形成して、高電圧動作を可能にする浅いトレンチ分離（STI）領域と、ユニットセル内にパターン化したｎ形ウェル及びｐ形ウェルとを具えている、非対称のCMOSデバイスを提供する。
第２態様における本発明は、第１タイプの深いウェル注入領域を形成するステップと；前記深いウェル注入領域の上で、且つドレイン領域とゲート領域の一部との下方に、第１タイプの第１のウェル注入領域を形成するステップと；前記第１のウェル注入領域内で、前記ドレイン領域の位置に隣接するゲート位置の一部分の下方に浅いトレンチ分離（STI）領域を形成するステップと；ソース領域の下方に第２タイプの第２のウェル注入領域を形成するステップと；を具える、非対称CMOSデバイスの製造方法を提供する。
第３の態様における本発明は、エピタキシャル層及び基板層の上に、第１タイプの深いウェル注入領域を形成するステップと；ドレイン領域とゲート領域の一部との下方にパターン化した第１タイプの第１のウェル注入領域を形成するステップと；ソース領域の下方にパターン化した第２タイプの第２のウェル注入領域を形成するステップと；ドレイン領域とゲート領域との間の前記第１のウェル注入領域内に、高電圧動作を可能にする浅いトレンチ分離（STI）領域を形成するステップと；を具え、且つ前記デバイスは、
約12.3〜15.0nmの厚さのゲート酸化物を使用し、且つ前記第１及び第２のウェル注入領域が、それぞれ高電圧ｎ‐ウェル注入領域及び高電圧ｐ‐ウェル注入領域を具えるようにする、５ボルトの基準CMOSプロセスフローと、
約5.0〜5.4nmの厚さのゲート酸化物を使用し、且つ前記第１及び第２ウェル注入層が、それぞれｎ形のウェル（NW）及びｐ形のウェル（PW）を具えるようにする、2.5ボルトの基準CMOSプロセスフローと、
から成る群から選択される、基準のCMOSのプロセスフローを用いて製造する、非対称CMOSデバイスの製造方法を提供する。
本発明の特徴は、STI領域をCMOSの分離用だけに用いると云うよりもむしろ、STI領域をトランジスタの能動ユニットセル内に組み込むことができると云うことにある。追加の新たな識見は、縮尺CMOSプロセスモジュールを用いることにより、プロセスに追加のマスクを加えることなく、かなり高電圧のトランジスタのチャネル及び拡張ドレイン領域を形成することができる、と云うことにある。高電圧設計の２Dレイアウトは、高電圧性能をしっかりしたものとし、CMOS基準のSTIモジュールの特定レイアウト設計及び最適化には、かなりの量の知的財産が存在する。相補形の高電圧デバイスは、NMOS及びPMOSの基準CMOSプロセスモジュールを用い、それぞれのしきい値電圧特性を整合させることにより容易に得ることができる。
本発明のこれら及び他の特徴を、添付図面を参照しての本発明の様々な態様についての以下の詳細な説明から明らかにする。
ここでは、高電圧CMOSの分野における新規の半導体デバイス、即ち、拡張ドレイン高電圧デバイスの実施例につき説明する。設計及びプロセス技法は、デバイスのゲートとドレインとの間に厚い誘電体領域を設けることによって、相補形のNMOS及びPMOSデバイスの降服電圧を大幅に高めることに特定される。誘電体領域は、浅いトレンチ分離（Shallow Trench Isolation : STI）プロセスモジュールを用いるから、追加のプロセス工程なしで加えられる。その結果、製造過程でゲート酸化物の厚さを2.75又は5.5Vの最大動作電圧用に設計して、降服電圧が25Vよりも大きなデバイスを製造することができることになる。これは、携帯電話の電力管理用集積回路（PMU）アプリケーションのような用途に利用できる低コストの技術根拠を成す。
図１は、浅いトレンチ分離（STI）領域１２をデバイス構体のユニットセル内に形成するようにして製造される、拡張ドレインｎ‐チャネルデバイス（EDNMOS）１０の断面を示す。STI１２は、ドレイン領域１８とゲート領域２０との間の厚い誘電体領域を成し、この誘電体領域は、基準のCMOSプロセスフローによって設計されるものよりも遥かに高い電圧をサポートすることができる。
図示のデバイス１０は、DNウェル（深いｎ‐ウェル注入）層２２と、ソース領域１６の下方のHPW（高電圧ｐ‐ウェル注入）層２４と、ドレイン領域１８及びゲート領域２０の一部の下方におけるHNW（高電圧ｎ‐ウェル注入）層１４とを有している。この場合、STI１２は、HNW層１４内にあり、ドレイン領域１８とソース領域１６との間の厚い誘電体領域を形成する。拡張ドレインｐ‐チャネルデバイスは、ウェルを逆にすることにより、即ち、低電圧PMOSのプロセスモジュールを用いて、拡張ドレインPMOS（EDPMOS）を形成するようにして、簡単に実現することができる。DNウェル層２２の下方は、エピタキシャル（EPI）層２１及びP++基板２３である。
現在、高電圧トランジスタを製造するのに利用できる、ウェル及びゲート酸化物の厚さには２通りがある。即ち、
ゲート酸化物１（GO1）＝2.5Vの（レトログレード）ウェル、高電圧ｐ‐ウェル注入層（HPW）及び高電圧ｎ‐ウェル注入層（HNW）を有する約5.0〜5.4nmの厚さ；又は
ゲート酸化物２（GO2）＝5Vの（レトログレード）ウェル、ｐ‐ウェル注入層（PW）及びｎ‐ウェル注入層（NW）を有する約12.3〜15.0nmの厚さ。
図１のデバイス１０は、基準のCMOSプロセスフローの5V CMOSプロセスモジュール（即ち、GO2）を用いて製造される。HPW２４は5V NMOS用にチャネル拡散され、HNW１４は、5V PMOS用にチャネル拡散される。NWを有するHNW１４及びPWを有するHPW２４の代わりに、薄いGO1のゲート酸化物を利用する、2.5Vモジュールを用いることもできる。GO1か、GO2で製造したEDMOSデバイスは、基本設計のトランジスタよりも遥かに高い、25V以上の電圧を阻止することができる。
図から明らかなように、ポリシリコンゲート領域２０はSTI１２の上方に延在し、厚いSTI誘電体にドレイン‐ゲート電圧をサポートさせる。このことは、付与電圧に対するゲート酸化物の厚さについての標準の比例縮小則を破ることになる。拡張ドレインデバイスの降服電圧を規定する、重要な設計パラメータは、STIのエッジ２６上におけるドレイン拡張フォトレジストマスクのオーバラップ部分２８（即ち、HNW１４によって形成される領域）である。HNWの電荷は、重度にドープしたドレイン領域１８を、デバイス領域２４のチャネル領域から引き離す。多くの場合、最適なパーフォーマンスは、オーバラップ距離２８をネガティブ（負）にすることによって得られ、即ち、ドレイン拡張フォトレジストマスクをSTIのエッジ２６から引き離して、注入される（レトログレード）ウェルの電荷の殆どをSTI１２が阻止し、注入物を横方向にそらすだけでドレイン拡張領域のドーズ量を規定するようにする。
デバイスのBVds（降服電圧）を規定する追加の重要なレイアウトパラメータは、次の通りである。EDNMOSデバイス１０に対する、STI１２上のHNW１４のマスクオーバラップ又はアンダーラップ部分“HNW olp STI”２８は、EDPMOSデバイス（図示せず）に対するSTI１２上のHPWと同様に、極めて重要である。ポリシリコンゲート領域２０とHPW２４とのオーバラップ部分“HWP olp PS”３０は、対応するNMOSコンポーネント（PMOSに対してはHNW）と同じオン状態におけるしきい値電圧を与えるのに十分な大きさに設定すべきである。VtoはHPW領域２４における総電荷量によって決定される。HPW領域２４はマスク規定されるから、オーバラップ部分３０は、低電圧ウェルと同じしきい値電圧を取り出すべく十分な表面濃度にするのに十分な大きさとしなければならない。
図２及び図３は、いずれもSTI層１２をゲート領域２０とドレイン領域１８との間に並置した、5Vか、2.5Vの基準のCMOSモジュールで製造した相補形EDMOSデバイスに対する、測定電流／電圧（IV）特性と、阻止電圧特性とを示している。このデバイス構成の追加の利点は、STIの側壁に沿うドレイン抵抗が、デバイス１０に固有の安定化抵抗を提供することによって、デバイス１０の順方向SOA（安全動作領域）及びESD（静電放電）領域の耐久性を改善することにある。
図２から明らかなように、GO2 EDMOSデバイスに対する測定IV特性は、BVds＝25Vを示し、これは順方向の良好な安全動作領域である。同様に、図２から明らかなように、GO1 EDMOSデバイスの測定IV特性は、BVds＝25Vを示し、これは順方向の良好な安全な動作領域である。
図２及び図３は実験結果を示し、この設計技法を用いて、電圧処理能力が十分に高い（25V）デバイスを製造し、基準のCMOSプロセスフローに電力管理機能を含めるようにすることができる。これらの図は、拡張ドレイン構造の最適なレイアウト及び設計を規定するための拡張プロセス及びデバイスのシミュレーションの結果であり、最終的には、コンセプトを立証すべく、集積化のプロセスフロー内にてこれらのデバイスを構成する。これらのデバイスは、拡張ドレインを基板から隔離する、深い追加の注入ウェルNW（DNウェル２２）も含む。これらのデバイスは、横方向の降服電圧が、縦方向の降服電圧よりも低くなるように設計する。
デバイスシミュレーションは、2Dレイアウトがこれらのコンポーネントの動作を完全に規定すること示し、これは、基準の2.5及び5Vコンポーネントのパーフォーマンスを保証しなければならないので、2.5及び5Vのプロセスモジュールを変更することができないことから、レイアウトの自由度がごく僅かに過ぎないからである。
デバイス１０の2D表面レイアウトは、低電圧（<5V）用のみに設計されるプロセスにて、高電圧（即ち、25V）の処理能力を維持するのにも重要である。１つの模範的な例では、トランジスタの表面からの2Dレイアウトをリング状とし、STIの円柱領域における幅を線形領域における幅よりも広くするときに、強固な高電圧パーフォーマンスが得られる。一例を図４に示してあり、ここでは、リング状デバイス４０の左上隅部を示している。右下隅部（即ち、リングの中央）にドレイン領域５０があり、これはポリシリコンゲート領域５２によって包囲されている。リング内にはソース領域５４もある。STI領域５６は、ゲート領域５２の内側部分の下方における丸いリング状のドレイン領域５０を形成する。STI領域５６は線形領域４８及び円柱領域４６を含む。この実施例では、STIの円柱領域４６における幅４２は、STIの線形領域４８における幅４４の約1.5倍とする。これは、円柱領域４６における電界を緩和させ、パンチスルーによる空乏化を回避する。
図５は、線形2Dレイアウトを有するEDNMOSデバイス６０の表面レイアウトの模範的な例を示し、これも高電圧の漏出を低減させる。この場合には、ゲート領域６６をソース領域６２とドレイン領域６４との間に位置させる。デバイス６０では、ｐ+本体の接点（幅６８によって規定される）をゲートの縁部にまで引っ張って、不活性ソース領域６９を形成して、トランジスタの縁部に沿うソース領域６２を不活性にする。このような配置構成とすることにより、優れた高電圧のパーフォーマンスを提供し、即ち、高電圧の漏出及びチャネルパンチスルー電流を低減させる。図５には、ドレイン拡張部に対するSTI７４上のHNW７２のオーバラップ部分７０も示してある。これは正のオーバラップ７０であるが、負のオーバラップの方が良好なパーフォーマンスを与えることができる。
このようなデバイスを形成するための模範的なドーズ量及び材料のパラメータは次の通りである。ｐ++基板２３は、約４μｍ厚のｐ‐‐エピタキシャル層２１（図１）と一緒に製造することができる。約5.0〜5.4nmの厚さのGO1酸化物層又は約12.3〜15nmの厚さのGO2酸化物層を利用することができる。STI１２の深さは約0.35〜0.45μｍとすることができる。図６は、種、ドーズ量及びエネルギーを含む、5V及び2.5Vコンポーネントに対する模範的なレトログレードウェルの表を示している。ｎ形及びｐ形ウェルの双方の注入層を、デバイスユニットセル内でパターン化して、ソース及びドレイン接点を形成する。デバイスは、例えば、基板分離用に燐（31P）を１‐２MeVのエネルギーと５ｅ１２cm−２のドーズ量で注入するDNウェル注入領域と、深いウェル分離用に硼素（11B）を５００‐７００keVのエネルギーと１ｅ１３cm−２のドーズ量で注入するDPウェル注入領域を含むことができる（ここに、31P及び11Bは、注入種であり、即ち、それぞれｎ形及びｐ形ドーピングに対する燐及び硼素である）。
製造プロセスには本来、以下のようなステップが含まれる。即ち、
（１）基板層とエピタキシャル層の上に第１タイプの深いウェル注入領域２２を形成するステップ；
（２）ドレイン領域１８とゲート領域２０の一部との下方にパターン化した第１タイプの第１のウェル注入領域１４を形成するステップ；
（３）ソース領域１６の下方にパターン化した第２タイプの第２のウェル注入領域２４を形成するステップ；
（４）ドレイン領域１８とゲート領域２０との間の第１のウェル注入領域１４内に、高電圧動作を可能にする浅いトレンチ分離（STI）領域を形成するステップ；
が含まれ、且つ
（５）
（ａ）約12.3〜15.0nmの厚さのゲート酸化物を使用し、前記第１及び第２ウェル注入層が、それぞれ高電圧ｎ‐ウェル注入層（１４）及び高電圧ｐ‐ウェル注入層（２４）を具えるようにする、５ボルトの基準CMOSプロセスフローと、
（ｂ）約5.0〜5.4nmの厚さのゲート酸化物を使用し、前記第１及び第２ウェル注入層が、それぞれｎ形のウェル（NW）及びｐ形のウェル（PW）を具えるようにする、2.5ボルトの基準CMOSプロセスフローと、
から成る群から選択される、基準の相補形金属酸化物半導体（CMOS）のプロセスフローを用いてデバイスを製造する。
なお、非対称の相補形デバイスはエンハンスメントモードのデバイスであり、これはゼロのゲート‐ソース電圧では意図的に電流が流れないようにする。これは、ゼロのゲート‐ソース電圧で電流が流れる、空乏モードのデバイスと対比することができる。さらに、空乏モードの構成は、NW及びPW注入層を故意にオーバラップさせて補償チャネル領域を形成するようにして得ることができるのに対し、エンハンスメントモードのデバイスは、チャネル領域におけるNW及びPWのオーバラップを本質的に禁止する。
以上、本発明を例示及び説明目的のために提示したが、本発明はこれらの例のみに限定されるものでなく、幾多の変更が可能である。当業者にとっては明らかな、このような変更も、添付の特許請求の範囲によって規定されるような本発明の範疇に含むべきものとする。
本発明の実施例に従って、ユニットセルのドレインとゲートとの間に形成した浅いトレンチ分離（STI）領域を有する５ボルトのCMOSモジュールに集積化した非対称高電圧デバイスの断面レイアウトを示す図である。 図１のデバイスに対するドレインバイアスの関数としての衝撃イオン化のシミュレーションを示す図である。 5Vか、又は2.5Vの基準CMOSモジュールで作成した相補形EDMOSデバイスに対して測定した電流/電圧（IV）特性及び阻止電圧特性を示す図である。 本発明の実施例による、リング状の構造を有するデバイスの表面レイアウトを示す図である。 本発明の実施例による、線形構造を有するデバイスの表面レイアウトを示す図である。 本発明の実施例による、5V及び2.5Vデバイスのそれぞれに対するレトログレードウェルの表を示す図である。

Claims (20)

  1. ユニットセルのドレイン領域とゲート領域との間に誘電体を形成して、高電圧動作を可能にする浅いトレンチ分離（STI）領域と、
    ユニットセル内にパターン化したｎ形ウェル及びｐ形ウェルと、
    を具えている、非対称の相補形金属酸化物半導体デバイス。
  2. 基板を分離する深いｎ‐ウェル注入領域をさらに具え、当該ｎ‐ウェル注入領域は、燐（31P）を約１−２MeVのエネルギーと５ｅ１２cm-２のドーズ量で注入した領域である、請求項１に記載の非対称半導体デバイス。
  3. 前記ドレイン領域は、前記STI領域の負の拡張ドレインオーバラップ部分を含む、請求項１に記載の非対称半導体デバイス。
  4. 前記デバイスの表面レイアウトをほぼリング状に形成し、該リングの中央にドレイン領域が位置し、且つドレイン領域の周りにSTI領域が位置する、請求項１に記載の非対称半導体デバイス。
  5. 前記STI領域が線形部分及び円柱部分を含み、円柱部分の幅が線形部分の幅の少なくとも1.2倍である、請求項４に記載の非対称半導体デバイス。
  6. 前記デバイスの表面レイアウトが実質上ほぼ線形を成し、該表面レイアウトが、デバイス縁部に沿って配置された不活性ソース領域を含む、請求項１に記載の非対称半導体デバイス。
  7. 前記デバイスは、拡張ドレインｎ形金属酸化物半導体（EDNMOS）デバイスか、拡張ドレインｐ形金属酸化物半導体（EDPMOS）デバイスのいずれかである、請求項１に記載の非対称半導体デバイス。
  8. 前記デバイスは、厚さが約12.3‐15.0 nmのゲート酸化物を用いる、５ボルトの基準相補形金属酸化物半導体（CMOS）プロセスフローを用いて形成され、第１及び第２ウェル注入領域は、高電圧のｐ‐ウェル注入領域及び高電圧のｎ‐ウェル注入領域をそれぞれ具える、請求項１に記載の非対称半導体デバイス。
  9. 前記デバイスは、厚さが約5.0‐5.4 nmのゲート酸化物を用いる、2.5ボルトの基準相補形金属酸化物半導体（CMOS）プロセスフローを用いて形成され、第１及び第２ウェル注入領域は、ｎ形のウェル及びｐ形のウェルを具える、請求項１に記載の非対称半導体デバイス。
  10. 非対称の相補形金属酸化物半導体（ＣＭＯＳ）デバイスの製造方法であって、
    第１タイプの深いウェル注入領域を形成するステップと；
    前記深いウェル注入領域の上で、且つドレイン領域とゲート領域の一部との下方に、第１タイプの第１のウェル注入領域を形成するステップと；
    前記第１のウェル注入領域内で、前記ドレイン領域の位置に隣接するゲート位置の一部分の下方に浅いトレンチ分離（STI）領域を形成するステップと；
    ソース領域の下方に第２タイプの第２のウェル注入領域を形成するステップと；
    を具えている、非対称の相補形金属酸化物半導体デバイスの製造方法。
  11. 前記STI領域の厚さは、約0.35‐0.45μｍとする、請求項１０に記載の方法。
  12. 前記デバイスは、厚さが約12.3‐15.0 nmのゲート酸化物を用いる、５ボルトの基準相補形金属酸化物半導体（CMOS）プロセスフローを用いて形成され、第１及び第２ウェル注入領域は、高電圧のｐ‐ウェル注入領域及び高電圧のｎ‐ウェル注入領域をそれぞれ具える、請求項１０に記載の方法。
  13. 前記デバイスは、厚さが約5.0‐5.4 nmのゲート酸化物を用いる、2.5ボルトの基準相補形金属酸化物半導体（CMOS）プロセスフローを用いて形成され、第１及び第２ウェル注入領域は、ｎ形のウェル及びｐ形のウェルを具える、請求項１０に記載の方法。
  14. 前記深いウェル注入領域は、基板と分離すべく、燐（31P）を約１−２MeVのエネルギーと５ｅ１２cm-２のドーズ量を用いて形成する、請求項１０に記載の方法。
  15. 前記ドレイン領域は、前記STI領域のネガティブな拡張ドレインオーバラップ部分を含む、請求項１０に記載の方法。
  16. 前記デバイスの表面レイアウトをほぼリング状に形成し、該リングの中央にドレイン領域を位置させ、且つドレイン領域の周りにSTI領域を位置させる、請求項１０に記載の方法。
  17. 前記STI領域が線形部分及び円柱部分を含み、円柱部分の幅を線形部分の幅の少なくとも1.2倍とする、請求項１０に記載の方法。
  18. 前記デバイスの表面レイアウト（６０）が、本来ほぼ線形で、かつ、該デバイスの表面レイアウトのエッジに沿って配置される不活性ソースを含む、請求項１０に記載の方法。
  19. 前記デバイスは、拡張ドレインｎ形金属酸化物半導体（EDNMOS）デバイスか、拡張ドレインｐ形金属酸化物半導体（EDPMOS）デバイスのいずれかとする、請求項１０に記載の方法。
  20. 非対称の相補形金属酸化物半導体（ＣＭＯＳ）デバイスの製造方法であって、
    エピタキシャル層及び基板層の上に、第１タイプの深いウェル注入領域を形成するステップと；
    ドレイン領域とゲート領域の一部との下方にパターン化した第１タイプの第１のウェル注入領域を形成するステップと；
    ソース領域の下方にパターン化した第２タイプの第２のウェル注入領域を形成するステップと；
    ドレイン領域とゲート領域との間の前記第１のウェル注入領域内に、高電圧動作を可能にする浅いトレンチ分離（STI）領域を形成するステップと；
    を具え、且つ前記デバイスは、
    約12.3〜15.0nmの厚さのゲート酸化物を使用し、且つ前記第１及び第２のウェル注入領域が、それぞれ高電圧ｎ‐ウェル注入領域（１４）及び高電圧ｐ‐ウェル注入領域（２４）を具えるようにする、５ボルトの基準CMOSプロセスフローと、
    約5.0〜5.4nmの厚さのゲート酸化物を使用し、且つ前記第１及び第２ウェル注入層が、それぞれｎ形のウェル（NW）及びｐ形のウェル（PW）を具えるようにする、2.5ボルトの基準CMOSプロセスフローと、
    から成る群から選択される、基準の相補形金属酸化物半導体（CMOS）のプロセスフローを用いて製造する、非対称の相補形金属酸化物半導体デバイスの製造方法。
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