JP2011210901A - デプレッション型ｍｏｓトランジスタ - Google Patents
デプレッション型ｍｏｓトランジスタ Download PDFInfo
- Publication number
- JP2011210901A JP2011210901A JP2010076366A JP2010076366A JP2011210901A JP 2011210901 A JP2011210901 A JP 2011210901A JP 2010076366 A JP2010076366 A JP 2010076366A JP 2010076366 A JP2010076366 A JP 2010076366A JP 2011210901 A JP2011210901 A JP 2011210901A
- Authority
- JP
- Japan
- Prior art keywords
- type
- mos transistor
- impurity region
- region
- concentration impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000012535 impurity Substances 0.000 claims abstract description 81
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】閾値電圧ばらつきが少ないデプレッション型ＮチャネルＭＯＳトランジスタを提供する。
【解決手段】デプレッション型ＮチャネルＭＯＳトランジスタの、チャネル領域となる低濃度Ｎ型不純物領域の下に、同程度の濃度の低濃度Ｐ型不純物領域を形成し、低濃度Ｎ型不純物領域の深さばらつきを抑制する。
【選択図】図１
【解決手段】デプレッション型ＮチャネルＭＯＳトランジスタの、チャネル領域となる低濃度Ｎ型不純物領域の下に、同程度の濃度の低濃度Ｐ型不純物領域を形成し、低濃度Ｎ型不純物領域の深さばらつきを抑制する。
【選択図】図１
Description
本発明は、埋め込みチャネルを有するデプレッション型ＭＯＳトランジスタに関する。
トランジスタの分類の一つとして、ノーマリーオフ型、すなわちゲート電圧が０Ｖの時にドレイン／ソース間電流が流れないものと、ノーマリーオン型、すなわちゲート電圧が０Ｖの時にドレイン／ソース間電流が流れるものとに分ける方法がある。ＭＯＳトランジスタの場合、特に前者をエンハンス型、後者をデプレッション型と称する。例えばＮチャネルＭＯＳトランジスタの場合、デプレッション型ＭＯＳトランジスタは閾値電圧がマイナスの値をとるように設定されている。
図２は一般的なデプレッション型ＮチャネルＭＯＳトランジスタの模式断面図である。Ｎチャネルトランジスタはデプレッション型、エンハンス型に関わらず、およそ１×１０15／ｃｍ3から１×１０17／ｃｍ3までのＰ型ウェル領域５上に形成される。デプレッション型、エンハンス型の違いは、デプレッション型ではゲート酸化膜１０下のチャネル領域９に１×１０17／ｃｍ3から５×１０18／ｃｍ3の低濃度Ｎ型不純物領域３が形成されている事であり、１×１０19／ｃｍ3以上の濃度のＮ型のゲート電極８の両端のＮ型のソース・ドレイン領域２と合わせてＮ型の電流経路を形成している。このような構成にする事により、ゲート電極に印加する電圧が０Ｖの場合でも、ドレイン／ソース間に電圧を印加すると、このＮ型の不純物群からなる電流経路に電流を流すことができる。
次に、一般的なデプレッション型ＮチャネルＭＯＳトランジスタの電気的動作について説明する。先に述べたように、ゲート電圧が０Ｖの場合はＮ型のソース・ドレイン領域と低濃度Ｎ型不純物領域を介してドレイン・ソース間電圧に応じて電流が流れる。この時、電流経路の上端がゲート酸化膜界面であり、下端がＰウェル領域と低濃度Ｎ型不純物領域のＰＮ接合界面である。より厳密に言うのであれば、電流経路の下端はＰウェル領域と低濃度Ｎ型不純物領域のＰＮ接合近傍に形成される空乏層の上端がそれに当たる。ゲート電圧を正の値にした場合、低濃度Ｎ型不純物領域にさらなる電子が誘起され、より多くの電流が流れることとなる。
一方、ゲート電圧を負の側に増やした場合、低濃度Ｎ型不純物領域のゲート酸化膜界面から下に向かって空乏化が始まり、負側の電圧増加に従いＰウェル領域とのＰＮ接合との間の電流経路を狭める。そしてそれに伴って電流値が低下する。
そしてさらにゲート電圧を負の側に増やし、ゲート酸化膜界面から発生する空乏層が、Ｎ型低濃度不純物領域とＰウェル領域とのＰＮ接合で形成される空乏層に接触すると、電流経路が消失し電流値が０となる。およそこのときのゲート電圧値がデプレッション型ＮチャネルＭＯＳトランジスタの閾値電圧となり、負の値をとることになる。
以上から理解できるように、電流が流れる経路はゲート酸化膜より半導体基板側に深い部分がメインとなるので、デプレッション型ＭＯＳトランジスタは埋め込みチャネル型ＭＯＳトランジスタとも呼ばれる。一方、エンハンス型ＭＯＳトランジスタは一般に表面チャネル型である。
上記のような電気的動作・構造を有するデプレッション型ＮチャネルＭＯＳトランジスタを半導体製造工程にて作成するには、ゲート酸化膜形成前、もしくはゲート電極形成前かつゲート酸化膜形成後にＮ型不純物をゲート酸化膜下に注入する、チャネル形成工程を挿入する。その不純物はリンもしくはヒ素で、１×１０11／ｃｍ2から１×１０13／ｃｍ2の値でイオン注入法により形成する。
このようなデプレッション型ＭＯＳトランジスタは、半導体集積回路においてはノーマリーオン型という特徴を生かして定電流源として用いる場合が多い。またその定電流を利用して定電圧回路を構成する例がある。このような用途は特にアナログ回路に多く、その定電流性については精度が高いほどアナログ回路としての高性能化や回路全体の低コスト化に寄与できる。
具体的に求められる精度というのは、閾値電圧と電流駆動能力であるが、デプレッション型ＮチャネルＭＯＳトランジスタの閾値電圧はエンハンス型ＮチャネルＭＯＳトランジスタの閾値電圧に比べ一般的にばらつきが大きい。
その理由は、エンハンス型ＮチャネルＭＯＳトランジスタの閾値電圧に関係するパラメータがおよそ、以下の３つで決まるのに対し、デプレッション型ＮチャネルＭＯＳトランジスタはさらにチャネル不純物深さのパラメータが加わるためである。
１）チャネル不純物濃度
２）ゲート酸化膜厚
３）固定電荷などで決まるフラットバンド電圧
デプレッション型ＭＯＳトランジスタの作成方法やその特性劣化・ばらつきを低減する方法としては、例えば特許文献１などに開示されている。
１）チャネル不純物濃度
２）ゲート酸化膜厚
３）固定電荷などで決まるフラットバンド電圧
デプレッション型ＭＯＳトランジスタの作成方法やその特性劣化・ばらつきを低減する方法としては、例えば特許文献１などに開示されている。
しかしながら、従来のデプレッション型ＭＯＳトランジスタには以下のような課題があった。デプレッション型ＭＯＳトランジスタの閾値電圧は、チャネルの空乏層の伸びが関与している事は前述の通りだが、その空乏層の伸びを発生させるための電圧相当分は、空乏層の伸びの２乗に比例するため、空乏層距離の変動は閾値電圧を大きく変化させてしまう。この空乏層距離は、ＮチャネルＭＯＳトランジスタの場合、Ｎ型不純物領域の深さに相当するが、これはＮ型不純物注入後の熱処理やＰ型ウェル層の深い部分での濃度ばらつきに依存し、これらを低減する事が難しい。従ってデプレッション型ＭＯＳトランジスタの閾値電圧はエンハンス型ＭＯＳトランジスタよりも大幅にばらついてしまい、このばらつきをアナログ回路で吸収させるために余裕を持った設計や仕様を採用する結果、高精度のアナログＩＣを低コストで提供する事が難しいという課題があった。
本発明は上記課題を解決するために、以下のようにした。
まず、半導体基板上の、第１導電型のウェル領域と、第１導電型ウェル領域上に形成したゲート絶縁膜と、ゲート絶縁膜上に形成したゲート電極と、第１導電型のウェル領域内であって、ゲート電極の両端に形成した第２導電型のソース・ドレイン領域と、第１導電型のウェル領域内であって、ソース・ドレイン領域の間のゲート酸化膜下に形成した第２導電型の低濃度不純物領域と、第１導電型のウェル領域内であって、ソース・ドレイン領域の間の第２導電型の低濃度不純物領域の下に形成した第１導電型の低濃度不純物領域と、を有する事を特徴とするデプレッション型ＭＯＳトランジスタとした。
まず、半導体基板上の、第１導電型のウェル領域と、第１導電型ウェル領域上に形成したゲート絶縁膜と、ゲート絶縁膜上に形成したゲート電極と、第１導電型のウェル領域内であって、ゲート電極の両端に形成した第２導電型のソース・ドレイン領域と、第１導電型のウェル領域内であって、ソース・ドレイン領域の間のゲート酸化膜下に形成した第２導電型の低濃度不純物領域と、第１導電型のウェル領域内であって、ソース・ドレイン領域の間の第２導電型の低濃度不純物領域の下に形成した第１導電型の低濃度不純物領域と、を有する事を特徴とするデプレッション型ＭＯＳトランジスタとした。
また、第１導電型の低濃度不純物領域をソース・ドレイン領域から離れて形成した事を特徴とするデプレッション型ＭＯＳトランジスタとした。
そして、上記の第１導電型の低濃度不純物領域と前記ソース・ドレイン領域との距離を０．５μｍから１．５μｍの間で離間させた事を特徴とするデプレッション型ＭＯＳトランジスタとした。
さらに、第１導電型の低濃度不純物領域のピーク濃度が５．０×１０16／ｃｍ3から１．０×１０18／ｃｍ3であることを特徴とするデプレッション型ＭＯＳトランジスタとした。
加えて、第２導電型の低濃度不純物領域のピーク濃度が１．０×１０17／ｃｍ3から５．０×１０18／ｃｍ3であることを特徴とするデプレッション型ＭＯＳトランジスタとした。
本発明によれば、閾値ばらつきの変動が少ないデプレッション型ＭＯＳトランジスタを作成する事ができ、それによって低コスト・高性能なアナログ回路を有する半導体集積回路を提供する事ができる。
以下にこの発明の実施の形態を図面に基づいて説明する。
図１は、本発明の第１の実施例であるデプレッション型ＭＯＳトランジスタの模式断面図である。従来方法との違いは、チャネルとなるＮ型低濃度不純物領域の下層に新たに、Ｐウェル領域よりも高い濃度をもつＰ型低濃度不純物層をイオン注入法で形成していることである。このような構造にした場合、たとえ、Ｎ型低濃度不純物領域の深さが熱処理のばらつきにより大きくなった場合でも、Ｎ型低濃度不純物領域のすその部分はＰ型低濃度不純物層の表面側への拡散で相殺され、結果としてＮ型低濃度不純物領域とその下のＰ型領域の接合位置のばらつきが抑制され、それにより閾値電圧の変動も抑制される。
図１は、本発明の第１の実施例であるデプレッション型ＭＯＳトランジスタの模式断面図である。従来方法との違いは、チャネルとなるＮ型低濃度不純物領域の下層に新たに、Ｐウェル領域よりも高い濃度をもつＰ型低濃度不純物層をイオン注入法で形成していることである。このような構造にした場合、たとえ、Ｎ型低濃度不純物領域の深さが熱処理のばらつきにより大きくなった場合でも、Ｎ型低濃度不純物領域のすその部分はＰ型低濃度不純物層の表面側への拡散で相殺され、結果としてＮ型低濃度不純物領域とその下のＰ型領域の接合位置のばらつきが抑制され、それにより閾値電圧の変動も抑制される。
ここでＮ型低濃度不純物領域及びＰ型低濃度不純物領域の濃度ピークを決めるイオン注入エネルギーについては、ばらつきが非常に小さいので注入時の深さ変動による閾値電圧のばらつきは無視できるほど小さい。
このＮ型低濃度不純物領域及びＰ低濃度不純物領域の深さ及び濃度については、イオン注入条件を適切に選ぶことで様々なパターンを選定する事が出来る。
例えば図４は、Ｎ型低濃度不純物の条件としてヒ素を用い、５０ｋｅＶ、１．７×１０12／ｃｍ2のイオン注入をした後、Ｐ型低濃度不純物の条件としてボロンを用い、４０ｋｅＶ、１．０×１０12／ｃｍ2のイオン注入を施した場合の不純物濃度分布である。このようにＰ型不純物領域の深さを注入エネルギーで制御する事で、Ｎ型低濃度不純物の接合位置を変えることなくＮ型低濃度不純物領域の直下の位置にＰ型低濃度不純物領域を設定できる。
このＰ不純物領域はボロンの元素を用いているため、チャネル不純物を形成した後の熱処理が大きいと、ヒ素の下方向の拡散よりもボロンの表面方向への拡散が顕著になり、Ｎ型低濃度不純物領域の接合位置が浅くなる場合がある。そのような場合は、Ｐ型低濃度不純物領域形成のためのイオン注入エネルギーを大きくしておけばよい。例えば、ボロンのエネルギーを４０ｋｅＶから６０ｋｅＶに変更する事により、０．０５ｕｍ程度深く設定する事ができる。
また、図５は、Ｎ型低濃度不純物の条件としてヒ素を用い、５０ｋｅＶ、１．７×１０12／ｃｍ2のイオン注入をした後、Ｐ型低濃度不純物の条件としてボロンを用い、４０ｋｅＶ、５．０×１０12／ｃｍ2のイオン注入を施した場合の不純物濃度分布である。Ｐ型低濃度不純物領域の注入量があまり大きくなると、先に述べた表面側への拡散が支配的になり、Ｎ型低濃度不純物領域と下のＰ型不純物領域の接合面が、このＰ型低濃度不純物領域の熱処理による深さばらつきに律速されるようになる。そのため、Ｐ型低濃度不純物領域の最大ピーク濃度はＮ型低濃度不純物領域の最大ピーク濃度以下である事が望ましい。
先の例では、Ｎ型低濃度不純物の条件としてヒ素を用い、５０ｋｅＶ、１．７×１０12／ｃｍ2とした場合、Ｐ型低濃度不純物の条件として、ボロンであれば、イオン注入条件は４０から７０ｋｅＶ、１．０×１０12／ｃｍ2から５．０×１０12／ｃｍ2の範囲が望ましい。ただこれも、続く熱処理の大小によって最適設定値が変わる事は前述の通りである。その後、様々な熱処理を経て、最終的にはＮ型低濃度不純物領域のピーク濃度は１．０×１０17／ｃｍ3から５．０×１０18／ｃｍ3となるが、閾値電圧のばらつきを低減させるためにＰ型低濃度不純物領域のピーク濃度は５．０×１０16／ｃｍ3から１．０×１０18／ｃｍ3である事が望ましい。
次に、本発明のＮチャネルデプレッション型ＭＯＳトランジスタの作成方法について図６を用いて説明する。
まず、通常のＭＯＳトランジスタの製造方法と同じく半導体基板１上にウェル領域を形成し、素子を形成しない部分をＬＯＣＯＳ法による厚い酸化膜などにより分離形成する。（図６（ａ））
次に、素子形成領域のデプレッション型ＭＯＳトランジスタ形成領域にレジストをマスクにし、Ｎ型低濃度不純物領域形成のためのイオン注入を行う。条件は前述の通り、閾値電圧狙い値によって任意に選ぶ。（図６（ｂ））
次に、同じレジストをマスクとしてＰ型低濃度不純物領域形成のためのイオン注入を行う。この条件も前述の通り、閾値ばらつき抑制のために任意の値を選ぶ。（図６（ｃ））
次に、デプレッション型ＭＯＳトランジスタのゲート電極形成のためのポリシリコンの堆積・熱拡散やイオン注入などによる１×１０19／ｃｍ2の濃度の不純物注入・ゲート電極のパターニングを行う。（図６（ｄ））
次に、ソース・ドレインの形成を行い、半導体素子として完成させる。（図６（ｅ））
以上述べたように、本方法は余分なマスク工程を必要とせず、１ステップのイオン注入工程の増加のみで作成できるので、プロセスコストの増大を伴うことなく閾値電圧の高精度化を実現させる事が出来る。
次に、素子形成領域のデプレッション型ＭＯＳトランジスタ形成領域にレジストをマスクにし、Ｎ型低濃度不純物領域形成のためのイオン注入を行う。条件は前述の通り、閾値電圧狙い値によって任意に選ぶ。（図６（ｂ））
次に、同じレジストをマスクとしてＰ型低濃度不純物領域形成のためのイオン注入を行う。この条件も前述の通り、閾値ばらつき抑制のために任意の値を選ぶ。（図６（ｃ））
次に、デプレッション型ＭＯＳトランジスタのゲート電極形成のためのポリシリコンの堆積・熱拡散やイオン注入などによる１×１０19／ｃｍ2の濃度の不純物注入・ゲート電極のパターニングを行う。（図６（ｄ））
次に、ソース・ドレインの形成を行い、半導体素子として完成させる。（図６（ｅ））
以上述べたように、本方法は余分なマスク工程を必要とせず、１ステップのイオン注入工程の増加のみで作成できるので、プロセスコストの増大を伴うことなく閾値電圧の高精度化を実現させる事が出来る。
図３は、本発明の第２の実施例を示す模式断面図である。第１の実施例においてはソース・ドレインの条件について言及してこなかったが、パンチスルーなど短チャネル効果抑制のためにゲート電極脇に低濃度ドレインを形成する場合があり、条件によってはこの低濃度ドレインとＰ型低濃度不純物領域のＰＮ接合において耐圧低下を起こす場合がある。第２の実施例ではこれを避けるために、マスク工程を追加してＰ型低濃度不純物領域をチャネルの内側にオフセットさせて形成している。オフセット幅は必要耐圧にもよるが、０．５μｍから１．５μｍの間が妥当である。
以上の説明は、Ｎチャネルデプレッション型ＭＯＳトランジスタを例に挙げてきたが、Ｐチャネルデプレッション型ＭＯＳトランジスタの場合も注入不純物の導電型を変更するだけで容易に本発明の構造・効果を得る事ができる。すなわち図１においてチャネルとなるＮ型低濃度不純物領域３をＰ型低濃度不純物領域に、その下のＰ型低濃度不純物領域４をＮ型低濃度不純物領域にかえる事で達成する事ができる。
１ 半導体基板
２ ソース・ドレイン領域
３ 低濃度Ｎ型不純物領域
４ 低濃度Ｐ型不純物領域
５ Ｐ型ウェル領域
６ Ｎ型ウェル領域
７ 素子分離領域
８ ゲート電極
９ チャネル領域
１０ ゲート酸化膜
１１ 第２の低濃度Ｐ型不純物領域
２ ソース・ドレイン領域
３ 低濃度Ｎ型不純物領域
４ 低濃度Ｐ型不純物領域
５ Ｐ型ウェル領域
６ Ｎ型ウェル領域
７ 素子分離領域
８ ゲート電極
９ チャネル領域
１０ ゲート酸化膜
１１ 第２の低濃度Ｐ型不純物領域
Claims (5)
- 半導体基板上の、第１導電型のウェル領域と、
前記第１導電型ウェル領域上に形成したゲート絶縁膜と、
前記ゲート絶縁膜上に形成したゲート電極と、
前記第１導電型のウェル領域内であって、前記ゲート電極の両端に形成した第２導電型のソース・ドレイン領域と、
前記第１導電型のウェル領域内であって、前記ソース・ドレイン領域の間の前記ゲート酸化膜下に形成した第２導電型の低濃度不純物領域と、
前記第１導電型のウェル領域内であって、前記ソース・ドレイン領域の間の前記第２導電型の低濃度不純物領域の下に形成した第１導電型の低濃度不純物領域と、
を有する事を特徴とするデプレッション型ＭＯＳトランジスタ。 - 前記第１導電型の低濃度不純物領域を前記ソース・ドレイン領域から離れて形成した事を特徴とする請求項１記載のデプレッション型ＭＯＳトランジスタ。
- 前記第１導電型の低濃度不純物領域と前記ソース・ドレイン領域との距離を０．５μｍから１．５μｍの間で離間させた事を特徴とする請求項２記載のデプレッション型ＭＯＳトランジスタ。
- 前記第１導電型の低濃度不純物領域のピーク濃度が５．０×１０16／ｃｍ3から１．０×１０18／ｃｍ3であることを特徴とする請求項１乃至３のいずれか１項に記載のデプレッション型ＭＯＳトランジスタ。
- 前記第２導電型の低濃度不純物領域のピーク濃度が１．０×１０17／ｃｍ3から５．０×１０18／ｃｍ3であることを特徴とする請求項４記載のデプレッション型ＭＯＳトランジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010076366A JP2011210901A (ja) | 2010-03-29 | 2010-03-29 | デプレッション型ｍｏｓトランジスタ |
| TW100109362A TWI521702B (zh) | 2010-03-29 | 2011-03-18 | Often open the lack of type MOS transistor |
| US13/065,674 US9013007B2 (en) | 2010-03-29 | 2011-03-28 | Semiconductor device having depletion type MOS transistor |
| KR1020110027639A KR101781220B1 (ko) | 2010-03-29 | 2011-03-28 | 디프레션형 ｍｏｓ 트랜지스터를 갖는 반도체 장치 |
| CN201110086411.3A CN102208445B (zh) | 2010-03-29 | 2011-03-29 | 具有耗尽型mos晶体管的半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010076366A JP2011210901A (ja) | 2010-03-29 | 2010-03-29 | デプレッション型ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011210901A true JP2011210901A (ja) | 2011-10-20 |
| JP2011210901A5 JP2011210901A5 (ja) | 2013-02-28 |
Family
ID=44655390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010076366A Withdrawn JP2011210901A (ja) | 2010-03-29 | 2010-03-29 | デプレッション型ｍｏｓトランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9013007B2 (ja) |
| JP (1) | JP2011210901A (ja) |
| KR (1) | KR101781220B1 (ja) |
| CN (1) | CN102208445B (ja) |
| TW (1) | TWI521702B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018129536A (ja) * | 2013-06-20 | 2018-08-16 | ストレイティオ， インコーポレイテッドＳｔｒａｔｉｏ， Ｉｎｃ． | Ｃｍｏｓ画像センサ用のゲート制御型電荷変調デバイス |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6095927B2 (ja) * | 2012-09-27 | 2017-03-15 | エスアイアイ・セミコンダクタ株式会社 | 半導体集積回路装置 |
| US9478571B1 (en) * | 2013-05-24 | 2016-10-25 | Mie Fujitsu Semiconductor Limited | Buried channel deeply depleted channel transistor |
| US9559203B2 (en) * | 2013-07-15 | 2017-01-31 | Analog Devices, Inc. | Modular approach for reducing flicker noise of MOSFETs |
| CN114551595B (zh) * | 2020-11-20 | 2023-10-31 | 苏州华太电子技术股份有限公司 | 应用于射频放大的沟道掺杂调制rfldmos器件及制法 |
| JP2022108157A (ja) * | 2021-01-12 | 2022-07-25 | キオクシア株式会社 | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4951879A (ja) * | 1972-09-20 | 1974-05-20 | ||
| JPH0369167A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 埋め込み型ｐチャネルｍｏｓトランジスタ及びその製造方法 |
| JPH09116154A (ja) * | 1995-10-10 | 1997-05-02 | Motorola Inc | 傾斜チャネル半導体素子およびその製造方法 |
| JP2004079810A (ja) * | 2002-08-19 | 2004-03-11 | Fujitsu Ltd | 半導体装置およびその製造方法、ｃｍｏｓ集積回路装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4212683A (en) * | 1978-03-27 | 1980-07-15 | Ncr Corporation | Method for making narrow channel FET |
| US4575746A (en) * | 1983-11-28 | 1986-03-11 | Rca Corporation | Crossunders for high density SOS integrated circuits |
| KR960008735B1 (en) * | 1993-04-29 | 1996-06-29 | Samsung Electronics Co Ltd | Mos transistor and the manufacturing method thereof |
| KR100189964B1 (ko) * | 1994-05-16 | 1999-06-01 | 윤종용 | 고전압 트랜지스터 및 그 제조방법 |
| JPH10135349A (ja) * | 1996-10-25 | 1998-05-22 | Ricoh Co Ltd | Ｃｍｏｓ型半導体装置及びその製造方法 |
| JP2001352057A (ja) * | 2000-06-09 | 2001-12-21 | Mitsubishi Electric Corp | 半導体装置、およびその製造方法 |
| KR100343472B1 (ko) * | 2000-08-31 | 2002-07-18 | 박종섭 | 모스 트랜지스터의 제조방법 |
| US6887758B2 (en) * | 2002-10-09 | 2005-05-03 | Freescale Semiconductor, Inc. | Non-volatile memory device and method for forming |
| KR100540341B1 (ko) * | 2003-12-31 | 2006-01-11 | 동부아남반도체 주식회사 | 반도체 소자 제조방법 |
-
2010
- 2010-03-29 JP JP2010076366A patent/JP2011210901A/ja not_active Withdrawn
-
2011
- 2011-03-18 TW TW100109362A patent/TWI521702B/zh not_active IP Right Cessation
- 2011-03-28 KR KR1020110027639A patent/KR101781220B1/ko active IP Right Grant
- 2011-03-28 US US13/065,674 patent/US9013007B2/en not_active Expired - Fee Related
- 2011-03-29 CN CN201110086411.3A patent/CN102208445B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4951879A (ja) * | 1972-09-20 | 1974-05-20 | ||
| JPH0369167A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 埋め込み型ｐチャネルｍｏｓトランジスタ及びその製造方法 |
| JPH09116154A (ja) * | 1995-10-10 | 1997-05-02 | Motorola Inc | 傾斜チャネル半導体素子およびその製造方法 |
| JP2004079810A (ja) * | 2002-08-19 | 2004-03-11 | Fujitsu Ltd | 半導体装置およびその製造方法、ｃｍｏｓ集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018129536A (ja) * | 2013-06-20 | 2018-08-16 | ストレイティオ， インコーポレイテッドＳｔｒａｔｉｏ， Ｉｎｃ． | Ｃｍｏｓ画像センサ用のゲート制御型電荷変調デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102208445B (zh) | 2016-03-30 |
| TWI521702B (zh) | 2016-02-11 |
| KR101781220B1 (ko) | 2017-09-22 |
| TW201203548A (en) | 2012-01-16 |
| KR20110109948A (ko) | 2011-10-06 |
| US9013007B2 (en) | 2015-04-21 |
| US20110233669A1 (en) | 2011-09-29 |
| CN102208445A (zh) | 2011-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6946705B2 (en) | Lateral short-channel DMOS, method of manufacturing the same, and semiconductor device | |
| KR102068395B1 (ko) | 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법 | |
| KR101245935B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR101609880B1 (ko) | 반도체 장치 | |
| JP2008535235A (ja) | 相補形非対称高電圧デバイス及びその製造方法 | |
| KR101781220B1 (ko) | 디프레션형 ｍｏｓ 트랜지스터를 갖는 반도체 장치 | |
| KR20070103311A (ko) | 반도체 장치 | |
| US11063148B2 (en) | High voltage depletion mode MOS device with adjustable threshold voltage and manufacturing method thereof | |
| KR20080025351A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR102255545B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| WO2016077803A1 (en) | Improving lateral bjt characteristics in bcd technology | |
| US9947783B2 (en) | P-channel DEMOS device | |
| KR20110078621A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2011181709A (ja) | 半導体装置およびその製造方法 | |
| US7358577B2 (en) | High voltage field effect transistor | |
| KR102256226B1 (ko) | 낮은 소스-드레인 저항을 갖는 반도체 소자 및 그 제조 방법 | |
| JP6346777B2 (ja) | 半導体装置の製造方法 | |
| US20170263770A1 (en) | Semiconductor device and manufacturing method of the same | |
| US9035381B2 (en) | Semiconductor device and method of fabricating the same | |
| US9105721B2 (en) | Semiconductor device and manufacturing method thereof | |
| TWI385802B (zh) | 高壓金氧半導體元件及其製作方法 | |
| JPH02305443A (ja) | 半導体装置の製造方法 | |
| KR20130073776A (ko) | 횡형 디모스 트랜지스터 및 이의 제조방법 | |
| JP2012033841A (ja) | 半導体装置及びその製造方法 | |
| KR101090049B1 (ko) | 반도체 디바이스 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130116 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130116 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131112 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20140108 |