KR101609880B1 - 반도체 장치 - Google Patents

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KR101609880B1
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에스아이아이 세미컨덕터 가부시키가이샤
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Abstract

공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터를 포함하는 반도체 장치가 제공된다. 반도체 장치에서, 회로의 추가로 인한 반도체 장치의 영역의 증가없이, 증가된 온도 특성 또는 아날로그 특성을 갖는 기준 전압 발생 회로를 제공하기 위해, 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터에 서로 다른 농도를 갖는 웰 영역이 형성된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 공핍형 MOS(metal-oxide-semiconductor) 트랜지스터와 증가형 MOS 트랜지스터가 사용되는 반도체 장치에 관한 것이다.
최근, IC(integrated circuit)의 칩 크기를 줄이는 기술의 진보와 함께, 기술의 평준화가 진행되었다. 현재 기술 상황의 장점을 유지하는 하나의 방법은 우위의 특징을 갖는 고부가가치 제품을 생성하는 것이다.
상기 서술된 특징은 다양한 유형일 수 있고, 온도 특성 및 감도를 포함한다. 우선, IC의 온도 특성이 일 예로서 서술된다. IC의 온도 특성을 개선하기 위해, IC에 존재하는 기준 전압의 온도에 대한 안정성이 요구된다.
기준 전압 발생 회로에 대해서, IC의 제조 공정 또는 레이아웃에 따라서 각종 유형의 회로가 고려되고 있다. 편리하게 가장 일반적으로 사용되는 회로 중 하나는 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터의 조합일 수 있다.
공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터가 사용되는 기준 전압 회로에 대해서, 회로에 대해서 독창적인 방법을 통해서 온도 특성을 개선하는 다수의 아이디어가 문헌에 개시되어 있다(예를 들면, JP 05-289760 A 및 JP 11-134051A 참 조).
다음에, 현재 제품의 제조가 다른 공장으로 이전되는 경우에, 제품이 다른 특성을 나타낼 때 회로 설계 또는 레이아웃을 재작업하기 위해 많은 부하가 주어진다.
상기를 고려하여, 본 발명은 독창적인 방법으로 회로가 아니라 장치에서 IC의 면적을 증기시키지 않고 IC의 온도 특성과 아날로그 특성을 개선하는 목적을 갖는다.
상기 서술된 목적을 달성하기 위해, 본 발명은 다음의 수단을 사용한다.
(1) 공핍형 MOS 트랜지스터 및 증가형 MOS 트랜지스터를 포함하는 반도체 장치에 있어서, 증가형 MOS 트랜지스터의 웰의 농도는 공핍형 MOS 트랜지스터의 웰의 농도와 다르다.
(2) 증가형 MOS 트랜지스터와 공핍형 MOS 트랜지스터를 포함하는 기준 전압 발생 회로를 포함하는 반도체 장치에 있어서, 증가형 MOS 트랜지스터의 웰의 농도는 공핍형 MOS 트랜지스터의 웰의 농도와 다르다.
(3) 증가형 MOS 트랜지스터와 공핍형 MOS 트랜지스터를 포함하는 항목(1) 및 항목(2)에 따르는 반도체 장치에 있어서, 공핍형 MOS 트랜지스터의 웰의 일부의 농도가 변경된다.
(4) 증가형 MOS 트랜지스터와 공핍형 MOS 트랜지스터를 포함하는 항목(1) 및 항목(2)에 따르는 반도체 장치에 있어서, 증가형 MOS 트랜지스터의 웰의 일부의 농도가 변경된다.
(5) 증가형 MOS 트랜지스터와 공핍형 MOS 트랜지스터를 포함하는 항목(1) 및 항목(2)에 따르는 반도체 장치에 있어서, 공핍형 MOS 트랜지스터의 웰의 일부와 증가형 MOS 트랜지스터의 웰의 일부의 농도가 서로 변경된다.
(6) 증가형 MOS 트랜지스터와 공핍형 MOS 트랜지스터를 포함하는 항목(1) 및 항목(2)에 따르는 반도체 장치에 있어서, 공핍형 MOS 트랜지스터는 예를 들면 트리밍(trimming)에 의해 복수의 공핍형 MOS 트랜지스터에서 최적의 공핍형 MOS 트랜지스터를 선택하기 위해 웰의 전체 또는 일부에서 다른 농도를 각각 갖는 복수의 공핍형 MOS 트랜지스터를 포함한다.
(7) 증가형 MOS 트랜지스터와 공핍형 MOS 트랜지스터를 포함하는 항목(1) 및 항목(2)에 따르는 반도체 장치에 있어서, 증가형 MOS 트랜지스터는 예를 들면 트리밍에 의해 복수의 증가형 MOS 트랜지스터에서 최적의 증가형 MOS 트랜지스터를 선택하기 위해 웰의 전체 또는 일부에서 다른 농도를 각각 갖는 복수의 증가형 MOS 트랜지스터를 포함한다.
(8) 증가형 MOS 트랜지스터와 공핍형 MOS 트랜지스터를 포함하는 항목(1) 및 항목(2)에 따르는 반도체 장치에 있어서, 공핍형 MOS 트랜지스터는 예를 들면 트리밍(trimming)에 의해 복수의 공핍형 MOS 트랜지스터에서 최적의 공핍형 MOS 트랜지스터를 선택하기 위해 웰의 전체 또는 일부에서 다른 농도를 각각 갖는 복수의 공핍형 MOS 트랜지스터를 포함하고, 증가형 MOS 트랜지스터는 예를 들면 트리밍에 의해 복수의 증가형 MOS 트랜지스터에서 최적의 증가형 MOS 트랜지스터를 선택하기 위해 웰의 전체 또는 일부에서 다른 농도를 각각 갖는 복수의 증가형 MOS 트랜지스터를 포함한다.
상기 서술된 본 발명에 따르면, IC의 면적을 증가시키지 않고 IC의 온도 특성 또는 아날로그 특성이 개선될 수 있다.
또한, 예를 들면, 현재 제품의 제조가 다른 공장으로 이전되는 경우에, 제품이 다른 온도 특성 또는 다른 아날로그 특성을 가지면, 회로 설계 또는 레이아웃의 재작업없이 IC의 온도 특성 또는 아날로그 특성이 조정될 수 있다.
본 발명에서 제안된 반도체 장치는 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터가 사용되고, 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터의 농도가 변화되어 주요 회로의 특성을 개선시킴으로써, 반도체 장치의 특성을 개선시키는 반도체 장치에 관한 것이다.
이 후, 본 발명의 원리 및 실시예에 대해 서술한다.
도 1은 본 발명에 따라서 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터의 단면 구조를 도시한다. 도 1에서, 참조 수치 101은 반도체 실리콘 기판을 나타내며, 공핍형 MOS 트랜지스터에 대해서 저농도 제2 도전형 불순물 영역인 웰 영역(103), 및 공핍형 MOS 트랜지스터에 대해서 웰영역(103)의 농도와 다른 농도를 가지며 증가형 MOS 트랜지스터에 대해서 저농도 제2 도전형 불순물 영역인 웰 영역(104)이 반도체 기판(101)에 형성되어 있다. 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터가 웰 영역(103) 및 웰 영역(104)에 각각 형성되어 있다.
공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터는 필드 절연막(105)에 의해 다른 구성 요소와 전기적으로 절연되어 있고, 트랜지스터의 게이트 전극(108)이 게이트 절연막(107)을 통하여 형성되어 있다. 저농도 제1 도전형 불순물 영역인 채널 영역(106)이 공핍형 MOS 트랜지스터의 게이트 전극(108)의 아래에 형성되어 고농도 제1 도전형 소스 영역(109) 및 고농도 제1 도전형 드레인 영역(110)과 접촉한다.
점선 내의 영역(111)은 공핍형 MOS 트랜지스터의 임계 전압보다 약간 높은 게이트 바이어스가 인가될 때 게이트로 형성되는 제2 공핍층을 나타낸다.
점선 내의 영역(112)은 제1 도전형 채널 영역(106), 제1 도전형 소스 영역(109), 제1 도전형 드레인 영역(110), 및 제2 도전형 웰 영역(103) 사이의 접합에 의해 형성된 제1 공핍층을 나타낸다.
다음에, 본 발명의 원리를 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터가 사용되는 주요 회로의 예로서 취해지는 기준 전압 발생 회로로 설명한다. 여기서, 기준 전압 발생 회로는 가장 간단한 ED(enhancement-depletion)형으로서 설명된다.
도 2는 일반적인 ED형 기준 전압 발생 회로(200)를 도시하는 회로도이다. ED형 기준 전압 발생 회로(200)의 동작 원리는 다음과 같다.
우선, 입력 전압에 독립적인 정전류가 서로 연결된 게이트 전극과 소스 전극을 갖는 공핍형 MOS 트랜지스터에 의해 생성된다. 그러면, 생성된 정전류는 포화된 방식으로 연결된 증가형 MOS 트랜지스터에 흐르게 된다. 그 결과, 도 2에서 검은 점●로 표시된 부분의 전위가 상승되어 입력 전압에 상관없이 정전압에 결국 이르게 된다.
여기서, 기준 전압에 대한 이론식이 도출된다.
우선, 공핍형 MOS 트랜지스터의 게이트 전압, 임계 전압, 및 K값이 VGD, VTD, KD로 각각 표현되면, 공핍형 MOS 트랜지스터에 의해 생성된 정전류 ID가 다음 식 1로 표현된다.
[수학식 1]
Figure 112009055467640-pat00001
여기서, 공핍형 MOS 트랜지스터의 게이트가 그 소스 전극에 연결되고, VGD는 0V와 같다. 그러므로, 식1의 VDG에 대해서 0V를 대체함으로써 다음의 식 2가 얻어진다.
[수학식 2]
Figure 112009055467640-pat00002
다음에, 증가형 MOS 트랜지스터의 게이트 전압, 임계 전압, 및 K값이 VGE, VTE, KE로 각각 표현되면, 증가형 MOS 트랜지스터에 흐르는 전류 IE는 다음 식 3으로 표현된다.
[수학식 3]
Figure 112009055467640-pat00003
여기서, 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터에 동일한 전류가 흐르므로, 식 2는 식 3과 같다. 그래서 식 4가 성립된다.
[수학식 4]
Figure 112009055467640-pat00004
식 4를 변형하여 다음 식 5가 구해진다.
[수학식 5]
Figure 112009055467640-pat00005
여기서, 증가형 MOS 트랜지스터가 포화된 방식으로 접속되어, 그 게이트 전압과 드레인 전압이 모두 기준 전압이 된다. 그러므로, Vref로 표현되는 기준 전압이 다음 식 6으로 표현된다.
[수학식 6]
Figure 112009055467640-pat00006
따라서, 기준 전압은 증가형 MOS 트랜지스터의 임계 전압 VTE, 공핍형 MOS 트랜지스터의 임계 전압 VTD, 및 증가형 MOS 트랜지스터의 K값과 공핍형 MOS 트랜지스터의 K값의 비(KD/KE)1 /2로 형성된다.
여기서, 기준 전압의 온도 특성이 고려된다.
상기 나타낸 결과에 의거하여, 기준 전압의 온도 특성은 VTE, VTD 및 (KD/KE)1/2의 온도 특성에 의해 유사하게 결정된다.
캐리어가 게이트 절연막 아래의 채널 영역에 도입되어, 채널 영역의 반전으 로 인해 전류가 흐름을 시작할 때, 증가형 MOS 트랜지스터의 임계 전압 VTE는 게이트 전압에 대응한다. 반도체의 온도가 변화하는 경우에, 다수의 소수 캐리어는 열 에너지의 변화와 함께 변화하여, 불순물 원자의 유효 농도를 변화시킨다. 온도에 대한 유효 농도의 변화는 농도의 레벨에 의존하여 다르게 영향을 받는다. 따라서, 웰의 농도가 변화할 때, 채널 영역의 온도에 대한 유효 농도의 변화량이 변화하고, 그 결과 채널 영역에 반전을 생기게 하는 전압의 변화량이 변화한다. 즉, VTE의 온도 특성이 변화한다.
제1 도전형 채널 영역의 일부가 제1 도전형 채널 영역과 제2 도전형 웰 영역 사이의 pn 접합에 의해 형성된 제1 공급층과, 기판 표면에 인가된 게이트 전압에 의해 형성된 제2 공급층에 의해 차단될 때, 공핍형 MOS 트랜지스터의 임계 전압 VTD는 게이트 전압에 대응함으로써, 전기 접속을 차단한다.
따라서, 공핍형 MOS 트랜지스터의 임계 전압 VTD의 온도 변화는 제1 도전형 채널 영역과 제2 도전형 웰 영역 사이의 pn 접합에 의해 형성된 제1 공핍층의 온도 변화에 의해 영향을 받는다. pn 접합에서 공핍층의 온도 특성을 변화시키기 위해, p형 불순물 농도와 n형 불순물 농도 사이의 농도차가 변경될 수 있다. 웰의 농도가 변화할 때, 제1 도전형 채널 영역과 제2 도전형 웰 영역 사이의 pn 접합에 의해 형성된 제1 공핍층의 온도 특성이 변화한다. 그 결과, 제1 공핍층과 제2 공핍층에 의한 채널 영역의 일부를 차단하기 위한 전압의 변화량이 변화한다. 즉, VTD의 온도 특성이 변화한다.
이와 같이, 본 발명에서 서술된 것같이, 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터 모두에 대해서, 웰의 농도가 변화할 때, 기준 전압 발생 회로의 온도 특성과 주요 회로의 온도 특성이 변화하고, 더구나 반도체 장치의 온도 특성이 변화한다.
다음에, 기준 전압의 의존성 또는 입력 전압의 또 다른 아날로그 회로 특성이 고려된다.
소스와 드레인 사이 또는 게이트와 드레인 사이의 전계를 증가시키기 위해 입력 전압이 상승하면, 임팩트 이온의 생성 또는 채널 길이 변화의 효과가 현저하게 되어, 그 결과 현저한 아날로그 특성이 얻어질 수 없는 문제가 생긴다. 전계 농도를 완화시키기 위해 웰의 농도를 변화시킴으로써 이 문제가 개선될 수 있다. 상기 서술된 것같이, 웰의 농도를 변화시키는 방법이 사용될 때, 반도체 장치의 특성은 장치 영역의 증가없이 향상될 수 있다. 또한, 반도체 장치의 제조를 위해, 현존하는 반도체 장치가 또 다른 공장에서 제조되는 경우에, 반도체 장치의 특성은 레이아웃 또는 장치 영역에 현저한 변화를 만들지 않고 원하는 특성으로 조정될 수 있다.
이후, 도 3a ~ 3h를 참조하여, 본 발명의 제1 실시예를 n형 MOS 트랜지스터를 예로 들어 설명한다.
도 3a에서, p형 또는 n형 실리콘 기판(101)에서, 불순물이 포토레지스트(102)를 사용하여 이온 주입에 의해 공핍형 MOS 트랜지스터의 p형 웰영역(103)에 도핑된다.
도 3b에서, 공핍형 MOS 트랜지스터의 p형 웰 영역(103)은 포토레지스트(102) 로 덮여지고, 이온 주입에 의해 증가형 MOS 트랜지스터 의 p형 웰 영역(104)에 불순물이 도핑된다.
도 3c에서, 공핍형 MOS 트랜지스터의 p형 웰 영역(103)과 증가형 MOS 트랜지스터의 p형 웰 영역(104)이 열 확산에 의해 연장된다.
도 3d에서, 대략 100 ~ 500 nm의 막두께를 갖는 필드 절연막(105)이 LOCOS(local oxidation of silicon) 처리를 사용하여 형성된다.
도 3e에서, 비소 등의 n형 불순물이 이온 주입에 의해 대략 1 x 1012 cm의 량으로 도핑됨으로써, 저농도 n형 채널 영역(106)을 형성한다.
도 3f에서, 대략 10 ~ 100 nm의 막두께를 갖는 실리콘 산화막이 게이트 절연막(107)으로서 형성된다.
도 3g에서, 게이트 전극으로 사용되는 다결정 실리콘층(108)이 대략 200 ~ 300 nm의 막두께로 퇴적되고, 에칭된다.
도 3h에서, 비소 등의 고농도 n형 불순물이 이온 주입에 의해 도핑되고, 형성된 게이트 전극(108)과 형성된 필드 절연막(105)이 마스크로 사용됨으로써, 소스 영역(109)과 드레인 영역(110)을 형성한다. 일반적으로, 소스 영역(109)과 드레인 영역(110)의 농도는 대략 5 x 1019cm-3 및 1 x 1021cm- 3사이이다. 따라서, 층간 절연막(비도시)이 퇴적되어 소스 영역(109)과 드레인 영역(110)을 게이트 전극(108)에 전기적으로 접속시킨다.
도 4a ~ 4c는 본 발명의 제2 실시예를 도시한다.
도 4a에서, p형 및 n형 실리콘 기판(101)에서, 공핍형 MOS 트랜지스터 또는 증가형 MOS 트랜지스터의 p형 웰영역이 되는 영역(113)으로 불순물이 이온주입에 의해 도핑된다.
도 4b에서, 공핍형 MOS 트랜지스터의 p형 웰영역(103)은 포토레지스트(102)로 덮여져 있고, 불순물이 증가형 MOS 트랜지스터의 p형 웰 영역(104)에 이온 주입에 의해 도핑되어 있다.
도 4c에서, 공핍형 MOS 트랜지스터의 p형 웰영역(103)과 증가형 MOS 트랜지스터의 p형 웰 영역(104)은 열 확산에 의해 변화한다.
후속 단계 들은 상기 서술된 실시예의 단계 들과 동일하다.
도 5는 본 발명의 제 3 실시예를 도시한다. 도 5에서, 웰(115)이 공핍형 MOS 트랜지스터의 제2 도전형 부분의 일부에 형성되어 있다. 웰(115)의 농도는 공핍형 MOS 트랜지스터의 제2 도전형 웰(114)의 농도와 다르다. 이 경우, 공핍형 MOS 트랜지스터의 제2 도전형 웰(114)의 농도는 증가형 MOS 트랜지스터의 제2 도전형 웰(104)의 농도와 동일할 수 있다.
도 6은 본 발명의 제4 실시예를 도시한다. 온도 특성이 정확하게 조정될 필요가 있는 경우에, 반도체 장치의 주요 회로로서 동작하고, 웰 농도가 변화하는 복수의 증가형 MOS 트랜지스터와 복수의 공핍형 MOS 트랜지스터가 준비된다. 최적의 증가형 MOS 트랜지스터와 최적의 공핍형 MOS 트랜지스터가 예를 들면 트리밍에 의해 선택된다. 그 결과, 원하는 특성을 갖는 반도체 장치가 제조될 수 있다.
도 1은 본 발명의 주요 부분인 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터를 도시하는 단면도이다.
도 2는 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터가 사용되는 가장 간단한 ED 형의 기준 전압 발생 회로를 도시하는 도면이다.
도 3a ~ 3h는 본 발명의 제1 실시예에 따라서 증가형 MOS 트랜지스터와 공핍형 MOS 트랜지스터를 제조하는 방법을 각각 도시하는 단면도이다.
도 4a ~ 4c는 본 발명의 제2 실시예에 따라서 증가형 MOS 트랜지스터와 공핍형 MOS 트랜지스터를 제조하는 방법을 각각 도시하는 단면도이다.
도 5는 본 발명의 제3 실시예에 따라서 공핍형 MOS 트랜지스터의 웰의 일부의 농도가 변화하는 경우를 도시하는 단면도이다.
도 6은 본 발명의 제4 실시예에 따라서 형성되고, 복수의 증가형 MOS 트랜지스터와 복수의 공핍형 MOS 트랜지스터의 웰의 농도가 변화하는 경우를 도시하는 평면도이다.

Claims (14)

  1. 기준 전압 발생회로를 포함하는 반도체 장치에 있어서, 상기 기준 전압 발생 회로는,
    제1 불순물 농도를 갖는 제1 웰에 형성된 증가형 MOS(metal-oxide-semiconductor) 트랜지스터; 및
    제2 불순물 농도를 갖는 제2 웰에 형성된 공핍형 MOS 트랜지스터로서, 상기 제2 불순물 농도와 다른 불순물 농도를 갖는 제3 웰이 상기 공핍형 MOS 트랜지스터의 일부에 형성되는, 공핍형 MOS 트랜지스터를 포함하며,
    상기 공핍형 MOS 트랜지스터의 일부에 형성된 상기 제3 웰은, 상기 증가형 MOS 트랜지스터의 상기 제1 웰 및 상기 공핍형 MOS 트랜지스터의 상기 제2 웰에 인접하는, 반도체 장치.
  2. 제1 불순물 농도를 갖는 제1 웰에 형성된 증가형 MOS 트랜지스터; 및
    제2 불순물 농도를 갖는 제2 웰에 형성된 공핍형 MOS 트랜지스터로서, 상기 제2 불순물 농도와 다른 불순물 농도를 갖는 제3 웰이 상기 공핍형 MOS 트랜지스터의 일부에 형성되는, 공핍형 MOS 트랜지스터를 포함하며,
    상기 공핍형 MOS 트랜지스터의 일부에 형성된 상기 제3 웰은, 상기 증가형 MOS 트랜지스터의 상기 제1 웰 및 상기 공핍형 MOS 트랜지스터의 상기 제2 웰에 인접하는, 반도체 장치.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 증가형 MOS 트랜지스터의 상기 제1 웰의 일부의 농도가 변화하는, 반도체 장치.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 공핍형 MOS 트랜지스터는 상기 제2 웰의 전체 또는 일부에서 각각 다른 농도를 갖는 복수의 공핍형 MOS 트랜지스터를 포함하여, 트리밍을 포함하는 처리에 의해 상기 복수의 공핍형 MOS 트랜지스터 중에서 공핍형 MOS 트랜지스터를 선택할 수 있도록 되어 있는, 반도체 장치.
  7. 청구항 1에 있어서,
    상기 증가형 MOS 트랜지스터는 상기 제1 웰의 전체 또는 일부에서 각각 다른 농도를 갖는 복수의 증가형 MOS 트랜지스터를 포함하여, 트리밍을 포함하는 처리에 의해 상기 복수의 증가형 MOS 트랜지스터 중에서 증가형 MOS 트랜지스터를 선택할 수 있도록 되어 있는, 반도체 장치.
  8. 청구항 1에 있어서,
    상기 공핍형 MOS 트랜지스터는 상기 제2 웰의 전체 또는 일부에서 각각 다른 농도를 갖는 복수의 공핍형 MOS 트랜지스터를 포함하여, 트리밍을 포함하는 처리에 의해 상기 복수의 공핍형 MOS 트랜지스터 중에서 공핍형 MOS 트랜지스터를 선택할 수 있도록 되어 있고,
    상기 증가형 MOS 트랜지스터는 상기 제1 웰의 전체 또는 일부에서 각각 다른 농도를 갖는 복수의 증가형 MOS 트랜지스터를 포함하고, 트리밍을 포함하는 처리에 의해 상기 복수의 증가형 MOS 트랜지스터 중에서 증가형 MOS 트랜지스터를 선택할 수 있도록 되어 있는, 반도체 장치.
  9. 삭제
  10. 청구항 2에 있어서,
    상기 증가형 MOS 트랜지스터의 상기 제1 웰의 일부의 농도가 변화하는, 반도체 장치.
  11. 삭제
  12. 청구항 2에 있어서,
    상기 공핍형 MOS 트랜지스터는 상기 제2 웰의 전체 또는 일부에서 각각 다른 농도를 갖는 복수의 공핍형 MOS 트랜지스터를 포함하여, 트리밍을 포함하는 처리에 의해 상기 복수의 공핍형 MOS 트랜지스터 중에서 공핍형 MOS 트랜지스터를 선택할 수 있도록 되어 있는, 반도체 장치.
  13. 청구항 2에 있어서,
    상기 증가형 MOS 트랜지스터는 상기 제1 웰의 전체 또는 일부에서 각각 다른 농도를 갖는 복수의 증가형 MOS 트랜지스터를 포함하여, 트리밍을 포함하는 처리에 의해 상기 복수의 증가형 MOS 트랜지스터 중에서 증가형 MOS 트랜지스터를 선택할 수 있도록 되어 있는, 반도체 장치.
  14. 청구항 2에 있어서,
    상기 공핍형 MOS 트랜지스터는 상기 제2 웰의 전체 또는 일부에서 각각 다른 농도를 갖는 복수의 공핍형 MOS 트랜지스터를 포함하여, 트리밍을 포함하는 처리에 의해 상기 복수의 공핍형 MOS 트랜지스터 중에서 공핍형 MOS 트랜지스터를 선택할 수 있도록 되어 있고,
    상기 증가형 MOS 트랜지스터는 상기 제1 웰의 전체 또는 일부에서 각각 다른 농도를 갖는 복수의 증가형 MOS 트랜지스터를 포함하여, 트리밍을 포함하는 처리에 의해 상기 복수의 증가형 MOS 트랜지스터 중에서 증가형 MOS 트랜지스터를 선택할 수 있도록 되어 있는, 반도체 장치.
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