KR20120104499A - 반도체 장치 및 기준 전압 생성 회로 - Google Patents

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Abstract

(과제)
원하는 온도 특성을 가짐으로써 회로 규모를 작게 할 수 있는 MOS 트랜지스터를 제공한다.
(해결 수단)
게이트 절연막 (30) 상에 형성된 게이트 전극 (40) 에서는, 공핍층 (42) 이 P 형 반도체층 (41) 과 P 형 반도체층 (41) 의 하층 (게이트 절연막 (30)) 의 접합면에 생긴다. 온도가 변화되면, 게이트 전극 (40) 내부의 공핍층 (42) 의 영역이 변화되고, 채널 형성에 대한 게이트 전압의 영향이 변화되므로, 임계값 전압은 통상의 MOS 트랜지스터의 경우보다 변화된다. 이것을 이용하여, MOS 트랜지스터가 원하는 온도 특성을 갖도록 제어하므로, 온도 보정 회로가 불필요해져, 회로 규모를 작게 할 수 있다.

Description

반도체 장치 및 기준 전압 생성 회로{SEMICONDUCTOR DEVICE AND REFERENCE VOLTAGE GENERATING CIRCUIT}
본 발명은, 게이트 전극 내에 공핍층 (空乏層) 을 갖는 MOS 트랜지스터로 이루어지는 반도체 장치에 관한 것이다.
반도체 장치를 구성하고 있는 트랜지스터는, 일반적으로 온도 특성을 가지고 있어, 온도에 의해 그 특성이 변화된다. 따라서, 트랜지스터를 사용한 여러가지 장치도 온도 특성을 갖게 된다. 반도체의 온도 센서는 온도 특성이 큰 것을 적극적으로 이용한 반도체 장치이다. 한편, 온도가 변화했을 경우에 특성이 가능한 한 변화하지 않을 것이 요구되는 반도체 장치도 있어, 그 실현을 위해서는 트랜지스터와 회로의 쌍방에 있어서의 연구를 필요로 한다.
일본 공개특허공보 평11-134051호
예를 들어, 기준 전압 생성 회로의 경우, 온도가 변화되면, 기준 전압 생성 회로의 출력 전압인 기준 전압도 변화된다. 특허문헌 1 에 의해 개시된 기술에서는, 기준 전압을 온도 보정하기 위해서 온도 보정 회로가 존재한다. 따라서, 그 만큼, 규모가 큰 회로가 된다.
본 발명은, 상기 과제를 감안하여 이루어져, MOS 트랜지스터에 원하는 온도 특성을 부여함으로써, 보정을 위한 회로의 규모를 작게 할 수 있는, 혹은 보정을 위한 회로를 필요로 하지 않는 반도체 장치를 제공한다.
본 발명은, 상기 과제를 해결하기 위해, 제 1 도전형의 반도체 기판에 형성된 소스 영역 및 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이의 영역 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극을 구비하고, 상기 게이트 전극은 반도체 기판의 수직 방향으로 제 2 도전형 반도체층, 및 상기 제 2 도전형 반도체층과 상기 제 2 도전형 반도체층의 하층의 접합면에 생기는 공핍층을 구비하는 MOS 트랜지스터를 갖는 반도체 장치를 제공한다.
본 발명에 있어서의 반도체 장치에서는, 온도가 변화되면, 게이트 전극 내부의 공핍층의 두께가 변화되어, 채널 형성에 대한 게이트 전압의 영향이 변화되므로, 통상의 MOS 트랜지스터의 경우보다 임계값 전압을 제어하는 인자가 증가하게 된다. 이것을 이용하여, MOS 트랜지스터에 원하는 온도 특성을 부여할 수 있기 때문에, 온도 보정 회로가 작아도 된다. 따라서, 회로 규모를 작게 하는 것이 가능해진다.
도 1 은 제 1 실시예를 나타내는 단면도이다.
도 2 는 제 2 실시예를 나타내는 단면도이다.
도 3 은 제 3 실시예인 기준 전압 생성 회로를 나타내는 회로도이다.
이하, 본 발명의 실시형태를, 도면을 참조하여 설명한다.
[실시예 1]
먼저, MOS 트랜지스터의 구성에 대해 설명한다. 도 1 은, 본 발명의 제 1 실시예인 MOS 트랜지스터를 나타내는 단면도이다.
MOS 트랜지스터는, 제 1 도전형의 반도체 기판 (10), 필드 절연막 (20), 게이트 절연막 (30), 게이트 전극 (40), 소스 영역 (51), 및, 드레인 영역 (52) 을 구비한다. 게이트 전극 (40) 은, 반도체 기판 (10) 의 수직 방향으로, 제 2 도전형의 반도체층 (41), 및, 제 2 도전형의 반도체층이 공핍화된 공핍층 (42) 을 구비한다. 게이트 절연막 (30) 은, 소스 영역 (51) 과 드레인 영역 (52) 사이의 영역 상에 형성된다. 게이트 전극 (40) 은, 게이트 절연막 (30) 상에 형성된다. 공핍층 (42) 은, 게이트 전극 (40) 과 게이트 전극 (40) 의 하층인 게이트 절연막 (30) 의 접합면에 생긴다. 제 1 도전형을 N 형으로 하면 제 2 도전형은 P 형이 된다.
여기서, 게이트 전극의 하측이 공핍화되기 위해서는, 게이트 전극의 도전형과 게이트 전극의 아래가 되는 반도체 기판의 도전형이 상이할 필요가 있다.
MOS 트랜지스터가 형성되는 제 1 도전형의 반도체 기판의 영역은, LOCOS (LOCal Oxidation of Silicon) 법에 의한 막 두께 약 100 ? 500 ㎚ 의 필드 절연막 (20) 에 의해, 또는, 깊이 약 50 ? 300 ㎚ 의 산화막을 매립하는 STI (Shallow Trench Isolation) (도시 생략) 에 의해, 주위의 영역과 반도체 기판의 표면 근방 에 있어서는 전기적으로 분리된다. 다음으로, 막 두께 약 5 ? 100 ㎚ 의 게이트 절연막 (30) 을 형성한다. 다음으로, 게이트 절연막 (30) 상에, 막 두께 약 200 ? 300 ㎚ 의 게이트 전극 (40) 을 형성한다. 게이트 전극 (40) 으로는, 불순물을 이온 주입하고, 제 2 도전형의 반도체층 (41) 으로 한다. 이 때, 주입하는 불순물의 농도는, 반도체 기판과의 전위차에 의해 게이트 전극의 하부가 공핍화되도록 설정해야 한다. 그리고, 소스 영역 (51) 및 드레인 영역 (52) 이, 불순물의 이온 주입에 의해 형성된다.
다음으로, 본 실시예의 MOS 트랜지스터의 동작에 대해 설명한다.
통상의 MOS 트랜지스터에 있어서는, 온도가 변화되어도, 게이트 절연막의 두께가 변화되거나, 게이트 전극이 공핍화되지는 않기 때문에, 게이트 절연막 용량은 거의 변화되지 않는다. 그러나, 본 실시예의 MOS 트랜지스터에 있어서, 온도가 변화되면, 게이트 전극 (40) 하부의 공핍층 (42) 의 두께가 변화된다. 공핍층은 용량을 가지므로, 공핍층의 두께의 변화는, 게이트 절연막의 두께가 변화한 것과 동일한 효과가 있어, 게이트 절연막 용량이 변화된다.
일반적으로 MOS 트랜지스터에서는, 임계값 전압은 원래 온도 특성을 갖기 때문에, 온도가 변화되면, 임계값 전압은 변화된다. 여기서, 본 실시예의 MOS 트랜지스터에 있어서는, 공핍층의 두께가 변화되는 것에 의한 게이트 절연막 용량의 변화에 의해, 채널 형성에 대한 게이트 전압의 영향이 변화되므로, 온도가 변화되면, 임계값 전압은 더욱 변화되거나 변화를 상쇄하여, 거의 변화하지 않도록 하는 것이 가능하다. 이로써 MOS 트랜지스터에 원하는 온도 특성을 부여할 수 있다.
이와 같이, MOS 트랜지스터가 원하는 온도 특성을 갖도록 만듦으로써, 온도 보정 회로가 간단하게 구성되거나, 회로 규모를 작게 하거나 하는 것이 가능해진다. MOS 트랜지스터가 갖는 온도 특성에 따라서는 온도 보정 회로를 필요로 하지 않는 경우도 있다.
[변형예 1] 도 1 에서는, 도전형이 P 형인 반도체층 (41) 을 사용했는데, N 형인 반도체층을 사용해도 된다. 이 경우, 반도체 기판의 도전형은 P 형이 된다.
[실시예 2]
도 2 는 제 2 실시예이다. 도 2 에 나타내는 바와 같이, 게이트 전극 (40) 은, P 형의 반도체 기판 (10) 의 수직 방향으로, N 형의 반도체층 (43) 을 추가로 구비하고 있다. 이 때, 공핍층 (42) 은, P 형 반도체층 (41) 과 P 형 반도체층 (41) 의 하층 (N 형 반도체층 (43)) 의 접합면에 생긴다.
통상의 MOS 트랜지스터에 있어서는, 온도가 변화되어도, 게이트 전압 중의 채널에 대한 인가 전압은 변화하지 않는다. 그러나, 도 2 에 나타내는 제 2 실시예의 MOS 트랜지스터에 있어서는, P 형 반도체층 (41) 및 N 형 반도체층 (43) 에 의한 다이오드가 역바이어스 상태가 되어, 공핍층이 존재하므로, 온도가 변화되면, 공핍층 (42) 의 두께가 변화되고, P 형 반도체층 (41) 과 N 형 반도체층 (43) 사이의 용량 커플링도 변화된다. 따라서, 게이트 전압 (P 형 반도체층 (41) 의 전압) 중의 채널 형성을 위해 반도체 기판 (10) 에 인가되는 전압도 변화된다.
MOS 트랜지스터에서는, 임계값 전압은 원래 온도 특성을 갖기 때문에, 온도가 변화되면, 임계값 전압은 변화된다. 도 2 의 MOS 트랜지스터에 있어서는, 게이트 전압 중의 채널에 대한 인가 전압의 변화에 의해, 채널 형성에 대한 게이트 전압의 영향이 변화 변화되므로, 온도가 변화되면, 임계값 전압은 더욱 변화되도록 할 수 있다.
[변형예 2] N 형 반도체층 (43) 은, 도 2 에서는, P 형 반도체층 (41) 하에 형성되어 있다. 반도체 기판이 N 형인 경우, 도시하지 않지만, N 형 반도체층 (43) 은, P 형 반도체층 (41) 상에 형성하는 것이 바람직하다.
[실시예 3]
도 3 은 제 3 실시예를 설명하기 위한 회로도이며, 기준 전압 생성 회로를 나타내고 있다. 도 1 혹은 도 2 에 나타내는 MOS 트랜지스터를, 도 3 에 나타내는 기준 전압 생성 회로에 적용하는 것도 가능하다. 기준 전압 생성 회로는, 디프레션형 MOS 트랜지스터 (61), 및, 인핸스먼트형 MOS 트랜지스터 (62) 를 구비한다. MOS 트랜지스터 (61) 는, 게이트와 소스가 접속되어 출력 단자가 되고, 드레인은 전원 단자에 접속된다. MOS 트랜지스터 (62) 는, MOS 트랜지스터 (41) 의 소스와 접지 단자 사이에 형성되고, 다이오드 접속된다. MOS 트랜지스터 (41) 는 정전류를 흘리는 전류원으로서 기능하고, 이 정전류에 의해 기준 전압 VREF 가 다이오드 접속되는 MOS 트랜지스터 (62) 의 드레인에 발생한다. 본 회로에 있어서는, MOS 트랜지스터 (61 및 62) 가 원하는 온도 특성을 갖도록 제어되므로, 기준 전압 VREF 에 원하는 온도 계수를 부여하는 것이 가능해진다.
10 : N 형 반도체 기판
20 : 필드 절연막
30 : 게이트 절연막
40 : 게이트
41 : P 형 반도체층
42 : 공핍층
43 : N 형 반도체층
51 : 소스 영역
52 : 드레인 영역

Claims (4)

  1. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판의 표면에 형성된 소스 영역 및 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이의 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극을 구비하고,
    상기 게이트 전극은, 제 2 도전형의 반도체층과 상기 제 2 도전형 반도체층의 하측에 형성되는 공핍층을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 도전형 반도체층 아래에, 제 1 도전형의 반도체층을 추가로 구비하고,
    상기 공핍층은, 상기 제 1 도전형의 반도체층과 상기 제 2 도전형의 반도체층의 접합면에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 공핍층은, 상기 제 2 도전형의 반도체층과 상기 게이트 절연막의 접합면에 형성되는 것을 특징으로 하는 반도체 장치.
  4. 게이트와 소스가 접속되고, 드레인이 전원 단자에 접속된 디프레션형의 MOS 트랜지스터와,
    상기 소스와 접지 단자 사이에 다이오드 접속된 인핸스먼트형의 MOS 트랜지스터로 이루어지는 기준 전압 생성 회로로서,
    상기 디프레션형의 MOS 트랜지스터 및 상기 인핸스먼트형의 MOS 트랜지스터는, 각각 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 반도체 장치로 구성되는, 기준 전압 생성 회로.
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