JP5481562B2 - 接合型電界効果トランジスタおよびその製造方法 - Google Patents
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Description
本願は、2009年11月2日に出願された出願番号12/611,052号(代理人番号ADIRE.015A、名称「IMPROVED JUNCTION FIELD EFFECT TRANSISTOR」)に関連する
本発明は、改良された接合型電界効果トランジスタに関し、特に、ゲート電流を減少させる方法に関する。
例えば、本発明は以下の項目を提供する。
(項目1)
ドレインと、ゲートと、ソースとを有する電界効果トランジスタを備える電子素子であって、該ドレインおよびソースは、第1の型の半導体領域によって形成され、さらにドープされた領域が、該ゲートと該ドレインの中間に提供される、素子。
(項目2)
上記さらにドープされた領域は、使用時、ソース電圧とドレイン電圧の中間の電圧を達成可能にする、項目1に記載の素子。
(項目3)
上記さらにドープされた領域は、中間ドレイン領域を形成する、項目1に記載の素子。
(項目4)
上記さらにドープされた領域は、上記第1の型の領域である、項目3に記載の素子。
(項目5)
上記ゲートは、上記第1の型と反対の第2の型の領域によって形成される、項目1に記載の素子。
(項目6)
上記トランジスタは、接合型電界効果トランジスタである、項目1に記載の素子。
(項目7)
上記ドレインおよび上記さらにドープされた領域のうちの少なくとも1つは、上記電界効果トランジスタのチャネルに対向する側に、低下されたドーパント濃度の修正されたドーピングプロファイルを有する、項目1に記載の素子。
(項目8)
上記第1の型の領域は、N型半導体である、項目1に記載の素子。
(項目9)
上記電界効果トランジスタは、半導体材料の接合型分離井戸および半導体材料の絶縁井戸のうちの1つ内に形成される、項目1に記載の素子。
(項目10)
上記ドレインおよび上記さらにドープされた領域は、上記トランジスタのチャネルの一部によって、相互から分離される、項目1に記載の素子。
(項目11)
ソースと、チャネルと、ドレインとを備える電界効果トランジスタであって、中間ドレインは、該ドレインに隣接するチャネル内に形成される、電界効果トランジスタ。
(項目12)
上記中間ドレインは、上記ドレインと実質的に同一ドーピング濃度および型を有する、項目11に記載の電界効果トランジスタ。
(項目13)
電界効果トランジスタを含む電子素子を形成する方法であって、半導体の領域をドーピングして、ソースとドレインとチャネルとを形成することと、該ドレインに隣接するチャネル内にさらにドープされた領域を形成することとを含む、方法。
(項目14)
上記さらにドープされた領域は、上記ドレイン領域と同一不純物が該さらにドープされた領域中に注入されている、項目13に記載の方法。
(項目15)
上記ソースとドレインと上記さらにドープされた領域とを同時にドーピングするために、単一マスクを提供することをさらに含む、項目13に記載の方法。
(項目16)
ソース領域と、第1ドレイン領域および第2ドレイン領域とを有する電界効果トランジスタであって、該第2のドレイン領域は、該第1のドレイン領域と該ソース領域との間の中間にあって、該第1のドレイン領域および該ソース領域から離間される、電界効果トランジスタ。
(項目17)
上記第2のドレインは、使用中にソース電圧と第1のドレイン電圧との間の電圧で浮動することが可能である、項目16に記載の電界効果トランジスタ。
(項目18)
上記第2のドレインは、接点を有し、回路によって、上記ソースと上記第1のドレインの中間の電圧に駆動することができる、項目16に記載の電界効果トランジスタ。
Claims (13)
- ドレインとゲートとソースとを有する電界効果トランジスタを備える電子素子であって、該ドレインおよびソースは、第1の型の半導体領域を含み、該第1の型のさらなるドープされた領域が、該ゲートと該ドレインとの中間にあり、該さらなるドープされた領域は、第2の型の半導体領域によって、少なくとも部分的に該ドレインから分離され、かつ、ソース電圧とドレイン電圧との中間の電圧に浮動するように構成され、該第1の型は、該第2の型とは反対である、素子。
- 前記さらなるドープされた領域は、中間ドレイン領域を形成する、請求項1に記載の素子。
- 前記ゲートは、前記第2の型の半導体材料を含む、請求項1に記載の素子。
- 前記トランジスタは、接合型電界効果トランジスタである、請求項1に記載の素子。
- 前記ドレインおよび前記さらなるドープされた領域のうちの少なくとも1つは、前記電界効果トランジスタのチャネルに対向する側に、低下されたドーパント濃度の修正されたドーピングプロファイルを有する、請求項1に記載の素子。
- 前記第1の型は、N型半導体である、請求項1に記載の素子。
- 前記電界効果トランジスタは、半導体材料の接合型分離井戸および半導体材料の絶縁井戸のうちの1つ内に形成されている、請求項1に記載の素子。
- 前記ドレインおよび前記さらなるドープされた領域は、前記トランジスタのチャネルの一部によって、相互から分離されている、請求項1に記載の素子。
- ソースと、チャネルと、ドレインと、該ドレインと同一導電性型の中間ドレインとを備える電界効果トランジスタであって、該中間ドレインは、該チャネル内において該ドレインに隣接して配置され、かつ、該ドレインおよび該中間ドレインと反対の導電性型の半導体材料によって、少なくとも部分的に該ドレインから離間され、該中間ドレインが、ソース電圧とドレイン電圧との中間の電圧に浮動するように構成されている、電界効果トランジスタ。
- 前記中間ドレインは、前記ドレインと実質的に同一ドーピング濃度および型を有する、請求項9に記載の電界効果トランジスタ。
- ソース領域と、第1のドレイン領域および第2のドレイン領域と、該第1のドレイン領域と該ソース領域との間に配置されたゲート領域とを備える電界効果トランジスタであって、該電界効果トランジスタは、該第1のドレイン領域と該ソース領域との間の該ゲートの周りに非対称であり、該第2のドレイン領域は、該第1のドレイン領域と該ソース領域との間の中間にあって、該第1のドレイン領域および該ソース領域から離間され、該第2のドレイン領域が、ソース電圧と第1のドレイン電圧との中間の電圧に浮動するように構成され、該第1のドレイン領域および該第2のドレイン領域は、第1の導電性型の半導体材料を備え、該第1のドレイン領域は、第2の導電性型の半導体材料によって、少なくとも部分的に該第2のドレイン領域から分離され、該第1の導電性型は、該第2の導電性型とは異なる、電界効果トランジスタ。
- 前記ソースおよび前記ドレインは、前記ゲートの周りに非対称的に配設されている、請求項1に記載の素子。
- 前記電界効果トランジスタは、接合型電界効果トランジスタである、請求項9〜11のうちのいずれか1項に記載の電界効果トランジスタ。
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