CN102714225A - 结型场效应晶体管及其制造方法 - Google Patents

Abstract

本发明涉及一种具有漏极(140)、栅极(160)和源极(130)的场效应晶体管，其中该漏极(140)和该源极(130)由第一类型半导体区形成。一方面，该场效应晶体管还包括另一掺杂区，例如位于栅极(160)和漏极(140)之间的另一N+区(410)。该另一掺杂区可视为场效应晶体管的中间漏极。在一些实现方式中，该另一掺杂区可以是重掺杂的。通过该另一掺杂区，可减小漏极(140)附近的场梯度。

Description

结型场效应晶体管及其制造方法

对相关申请的引用

本申请涉及2009年11月2日提交的、申请号为No.12/611052、代理人案号为No.ADIRE.015A、名为“IMPROVED JUNCTION FIELD EFFECTTRNSISTOR”的申请。

技术领域

本发明涉及一种改进的结型场效应晶体管，且特别涉及一种减小栅极电流的方法。

背景技术

可以采用与用于制造双极晶体管的工艺类似且兼容的制造工艺来制造结型场效应晶体管，JFET。例如可由双极晶体管的集电极形成JFET的背栅(也称作底栅)。漏极和源极在与用于形成双极晶体管的基极区域相同的制造步骤中形成。

JFET可以形成为P沟道或N沟道器件。理想地，FET应该没有栅极电流。但是当器件内的电流密度相对较大且器件的漏极-源极电压相对较大时，实际器件(尤其是N沟道JFET)进入栅极电流明显上升的状态。文中所谓的“大”是根据不同的器件而变化的，且可能仅为几伏特或几十伏特。

发明内容

根据本发明的第一方面，提供了一种电子器件，所述电子器件包含具有漏极、栅极和源极的场效应晶体管，其中漏极和源极由第一类型的半导体区域形成，且其中在栅极和漏极之间还设置有另一掺杂区。

由此可以通过提供另一掺杂区来减小漏极附近的场强度。该另一掺杂区可被看作形成中间漏极。

优选地，该第一类型的半导体区域为N掺杂半导体，并且第二类型的任何区域为P掺杂半导体。但是这些掺杂或导电类型可以相互调换。

在优选实施例中，该中间漏极不与任何器件端子相连接，也不以电压方式连接到器件的任何其它区域，由此允许其浮置至或另外地获得介于漏极和源极电压之间的电势。因此可通过改变中间区域相对于漏极的间距(其在漏极和栅极之间的位置)，和/或其宽度来控制中间漏极所获得的漏极电压的比例。

根据本发明的第二方面，提供了一种形成场效应晶体管的方法，包括掺杂半导体区以形成源极、漏极和沟道的步骤，并且其中在漏极和沟道之间形成另一掺杂区。

根据本发明的第三方面，提供了一种具有源极区、第一和第二漏极区的场效应晶体管，其中第二漏极区位于第一漏极区和源极区之间。

附图说明

将参照附图，仅以非限制性示例的方式对本发明进行描述，在附图中：

图1为示例性结型场效应晶体管的漏极电流相对于漏极-源极电压的曲线图；

图2为示例性晶体管的作为固定漏极电压的函数的栅极电流与漏极电流的比率的对数曲线图；

图3为现有技术的结型场效应晶体管的截面示意图；

图4示意性地示出了在36伏的漏极电压下图3所示的器件中的耗尽层的扩展；

图5示意性地示出了在36伏的漏极电压下图3所示的器件中的相等的电势；

图6为图3所示晶体管的平面示意图；

图7为根据本发明的实施例、用于在对晶体管的源极、漏极和中间漏极区域进行掺杂的过程中限定掺杂的空间扩展的掩模的平面图；

图8示出了根据本发明的实施例的晶体管结构的示意截面；

图9为图8的晶体管在示例性高电压下使用时的等势图；

图10示意性地示出了图8的晶体管在示例性高电压下使用时的电流密度和耗尽区边界；

图11a和11b示出了现有技术的晶体管和根据本发明的实施例的晶体管的漏极电流相对于漏极电压的关系和作为漏极电压的函数的栅极电流相对于漏极电流的比率；以及

图12示出了根据一实施例使用的修改掩模。

具体实施方式

通常考虑例如图1所示的器件特性，其中对于各种栅极电压V_G，作为漏极-源极电压V_DS的函数绘出JFET的漏极电流I_d。正如图中所示，对于小的V_DS，漏极电流I_d在称为“三极管”区域(总体上标记为10)的区域中迅速上升，在三极管区域中器件功能类似于压控电阻器。但是，随着V_DS的增加，晶体管进入“夹断”区域(总体上标记为20)，在夹断区域中在理想的情况下I_d-V_DS特性应该是水平的，从而单独地通过栅极电压来控制电流(此工作区域也称为“线性”区域或模式)，但是实际上由于晶体管不可能作为理想的恒定电流源工作，因此I_d-V_DS特性具有一定的倾斜度。随着漏极-源极电压更进一步地增加，随后击穿过程导致漏极电流再次响应于增加的V_DS而更迅速地上升。

但是，通常不考虑栅极电流I_g。图2绘出了与图1所表征的器件的相同的器件在对数坐标下的栅极电流与漏极电流的比率相对于漏极源极电压V_DS的曲线图，电压扫描范围为12至36V。可以看出，当栅极电压V_G＝0(且源极保持在0V)时，栅极电流小于在14V的漏极-源极电压下的漏极电流的万分之一，但是随着V_DS增加，因而比率I_g/I_d上升，直到在V_DS＝36V时栅极电流I_d上升到L_g的10％。这是所不希望的。

对于器件和/或电路设计者，可能很难确保晶体管不经受大的V_DS电压。这种情况之所以可能发生是因为JFET处于放大器的输入级，并且放大器的设计者无法控制或甚至不知道放大器之前的电路或组件。

因此即使当经受大的V_DS时也希望能减小JFET汲取的栅极电流。

栅极电流的增加是由于发生在器件内的撞击电离。为了进一步考虑撞击电离的机理，考虑典型的n沟道JFET器件的结构。这样的器件在图3中示出。在本说明中，考虑单个晶体管，但是应当理解该晶体管可能只是集成电路的众多晶体管中的一个。

在这里使用的如上、下、之上等术语指示器件如在附图中所示地取向且应该相应地解释。还应该认识到因为通过用不同杂质或不同杂质浓度对半导体材料的不同部分进行掺杂来限定晶体管中的多个区域，因此不同区域之间的分离的物理边界可能不是真正存在于完整的器件中，而是可能从一个区域过渡到另一个区域。在附图中所示的一些边界就是这种类型的，且将其示出为不连贯的结构只是为了帮助读者理解。

图3所示的器件是绝缘体上硅(SOI)隔离阱器件。由于这种器件处于半导体材料中其自身的“岛”中(总体上标记为106)，其形成在绝缘阱中且与集成电路的所有其它器件绝缘。在本实施例中，处理晶片100作为承载衬底且其上形成有二氧化硅绝缘层102。

还形成侧壁104(典型地由二氧化硅构成)(其也存在于图示平面之上和之下)，从而在由层102和侧壁104形成的阱中隔离出硅岛106，并且绝缘壁在图示平面之上和之下延伸并与其平行。形成层102和壁104的工艺是标准的制造工艺，此处不需要进行说明。在其它布置中，半导体材料的阱可以是隔离的结。

当形成n沟道FET时，硅岛106通常包括P⁺型半导体(即，非常重掺杂的P型半导体材料，其中受主掺杂剂典型地为硼)的底层110，由于这是由供应双极晶体管的半导体制造厂提供的标准，因为P⁺层通常有益于PNP双极晶体管的工作。可省略层110。

另一P掺杂层120形成在层110之上。其沉积为外延层，且通常非常轻掺杂(P^-)。层120具有形成在其表面的接触部122，使得其可作为JFET的背栅。可以设置界面区123作为极重掺杂区，在图中标记为P⁺⁺。源极区和漏极区130和140分别通过以N⁺型材料掺杂半导体材料来形成。施主掺杂剂通常为磷(但是可使用其它N型掺杂剂)，且掺杂水平是非常高的，典型地约在10¹⁷原子/cm³。设置更重掺杂的区域132和142以分别形成与金属导体134和144的接触区。这些区域通常为砷掺杂。设置沟道区150，其也是N掺杂的，但是浓度较低，如为源极和漏极的浓度的三分之一(3×10¹⁶原子/cm³)左右。由P型材料(典型地硼掺杂)的薄层形成的栅极160形成在沟道150之上，并且与栅极电极162连接，如图所示。栅极电极162和栅极160之间的界面可以借助于重掺杂P⁺⁺区，以避免形成肖特基接触。另选地，正如可正当地省略栅极电极162那样，栅极区160可延伸出图示平面，从而与背栅层120连接。因此背栅120和栅极160是相同的半导体材料区。这种结构变化不改变关于器件的工作方式的讨论。

在器件之上形成绝缘体层170，所述绝缘体层170具有通171、172、173(如果提供分离的栅极连接)和174，以使得金属导体能够分别接触背栅、源极、栅极和漏极区。

在完整的器件中，栅极电极162(也称作顶栅)通常连接到背栅电极122，或者如上所述，栅极160可实质上与背栅层120为相同的区域。两种结构均电连接栅极和背栅。

在制造期间，形成沟道150的N型层可形成为例如在将最终形成源极和漏极区130、140的区域之间延伸的N型长条。形成栅极160的P⁺型区域随后通过另一注入步骤形成，使得在本示例中N型沟道区150被P型栅极区和背栅区160和120包围。此外，随后可以使用进一步的掩模和掺杂步骤，以限定形成源极区和漏极区的区域，使得通过N型材料的连续导电路径经由沟道存在于漏极到源极之间。

在使用中，漏极电流从源极130沿着沟道150流向漏极140。沟道的有效深度随着从源极130到漏极140的距离而变化，如图4所示，如本领域技术人员所公知的，这是因为由于所施加的电压而存在第一耗尽区200(由虚线202和204想象地界定)、和第二耗尽区210(由虚线212和214想象地界定)。

但是一旦FET已经到达其线性模式，即，已经发生了夹断，夹断发生在晶体管的漏极140附近，并且导致夹断部分周围的沟道的大部分(但不是全部)处于耗尽区中并因此成为非导通的。电流集中到存在于耗尽区域之间的沟道150的其余导通部分(总体上标记为220)中。此外，电场梯度在沟道的该区域为最高。图4还示出了在V_DS＝36V时器件中所计算得到的电流密度，但是这些应该结合图5来考虑。

电势梯度在器件内明显变化。图5示出了图4所示器件中的模拟电势(即，电压)。还示出了耗尽层的边界，如它们在图4中那样。还示出了等势线。对于该器件，当施加36V电压至漏极端子并且栅极处于-4V时，器件中的大部分低于1V(即，线230左侧)。如代表18V电势的等势线240和代表30V电势的线250的接近度所示，电压开始向沟道的夹断区220(图4)快速变化。可以看出，在漏极140的边缘附近，在很小的距离(总体上标记为252)上，跨越器件的电压量下降。

返回图4，可以看到电压变化最强的区域与电流密度最强的区域一致，由区域260所指示。由于高电流密度(可能在100Acm^-2附近)和最强电场梯度的结合，这引发在区域260中原子的撞击电离。该撞击电离从原子中剥离载流子，并在区域270中引发附加电流，该附加电流向栅极边缘汇聚，从而产生发生附加撞击电离的另一区域280。这引起器件产生的栅极电流流动。该器件产生的栅极电流流动正是随漏极电压上升栅极电流如此明显上升的原因。

本发明人认识到控制沟道的夹断区域附近的撞击电离的发生，不仅会提高晶体管的击穿电压，而且还会减小栅极电流。这明显增加了器件的有效输入阻抗，从而增加了其实用性。

根据实施例，在漏极和栅极之间包含附加结构能减小漏极边缘附近的电场梯度，因此能减小撞击电离量，并从而减小栅极电流。

图6以平视图示出了图3所示类型的水平形成的JFET的半导体区域中的一些。示出了沟道150的轮廓，其存在于晶体管的上表面之下。半导体材料区域形成栅极，且在加入形成背栅的区域120(参看图3)的沟道的任意一侧延伸。因此在电气方面，可将栅极和背栅作为相同的一个来处理。为清楚起见，省略了晶体管表面上的氧化物层和电接触。在源极和漏极区域130和140制造期间，在半导体材料或衬底表面上沉积的具有开孔的掩模，掩模中的开孔处于分别形成漏极和源极的位置，这些开孔大致对应于槽302和304的位置，如图7所示，随后将对其进行更详细的描述。

因此，在图6所示的晶体管中，只需要对源极区130、漏极区140和背栅104进行连接以连接晶体管。

在根据本发明实施例的制造工艺的修改例中，修改用于掺杂晶体管源极和漏极区的掩模300以在开孔302附近包含附加开孔400，其用于限定漏极，并且在面向晶体管的源极和沟道的一侧上。

因此，在掺杂步骤中，同时地将N型掺杂剂注入或以其它方式提供到掩模300中的开孔302、304和400之下的半导材料(通常为硅)中，从而同时掺杂源极、漏极和附加漏极区。这产生了可以与图3所示结构相比较的经修改的器件结构，如图8所示。在图3和图8中，相同的参考标记用于指示相同的部分。可选择地，可以省略P⁺层110，如图8所示，或可以真正地如图3所示提供该层。但是最明显的区别是在晶体管的漏极140和沟道150之间形成另一N⁺区域410。区域410和140都是重掺杂的，因此这些区域中的导电性相当好。但是它们通过减少掺杂的区域420彼此分离，因而具有减小的导电性。因此，区域410浮置到介于漏极电压和源电压之间的中间电压。

附加区域或中间漏极410实质上是第二漏极，其注入到晶体管的沟道的一部分中，位于源极130和“正常”或第一漏极140之间。如图所示，与接近源极130的程度相比，其更接近漏极140，但是与漏极140间隔开。因此P⁺区420和轻掺杂N区422介于两个N⁺区140和410之间。该中间漏极410也在栅极160和沟道150及漏极140的主要或主体部分之间或中间。当利用图7的掩模300形成时，对于中间漏极410和漏极140，导电性或掺杂类型和浓度都是相同的，对于源极130而言也是相同的。因此在中间漏极410和漏极140中能发现相同的杂质(如，磷)。

另选地，如果需要，可使用不同的掩模和注入步骤来形成附加区域410，其形成在源极和漏极区之间的沟道中。

如关于图3所解释的，栅极区160在图示平面之上和之下延伸，使得在所示实施例中背栅连接122用作栅极端子。另选地，可以提供栅极端子162(图3)。

在距漏极一定距离处时附加漏极410进行注入，使得在热扩散步骤中掺杂剂的扩散不足以引起两个N⁺区的相互合并。因此附加注入410的边界可看作是与漏极140的边缘分开大于在集成电路的剩余热处理中杂质的扩散距离。

图9示意性地示出了图8所示器件内的静电势的模拟，其中源极连接-4.4V电压并且漏极连接+31V电压。该图包括示出24V等电势、12V等电势和5V等电势的等势线。可以看出，中间漏极410处于在12V和24V之间的电势，且在本例中某处大约是18V。这减小了沟道边缘处的电场梯度。因此，通过包含中间漏极410，在那些最高电流密度(与图4相比)的区域中电场梯度被减小了，并且因此撞击电离也明显减小。

换言之，如图10中所示，仍然存在高电流密度区域，但是它们不再与那些经受最高电场梯度的半导体材料区域相一致。因此，如图10中所示，相对较高的电流密度(约6A/cm²)的区域420存在于沟道区的端部，且与图4所示的区域260等同。其位于电流密度430(约2A/cm²)相对较高但是已经减小了的指状区域内，粗略地应于图4中的区域270。但是我们现在看到漏极142和中间漏极410之间的高电流密度的附加区域450。因此，尽管区域440具有接近10A/cm²的电流密度且区域450具有约4-6A/cm²的电流密度，这些电流密度发生在电场梯度大量减小的区域中。因此增强的电流密度不会引起大量的撞击电离。

图10还将耗尽区的边缘示为虚线。因此耗尽区边界452存在于用于形成晶体管的半导体主体中。耗尽区边界453和454也存在于漏极140和中间漏极410中。最后，虚线455代表从源极延伸的耗尽区边缘。

在使用中，中间漏极的电压处于低的V_DS，其主要地通过沿连接中间漏极和漏极的沟道部分的电阻电压降来限定。随着跨晶体管的电压的增加，电压降变为主要由耗尽区的空间扩展来限定。

图11a和11b比较了现有技术的晶体管和根据本发明实施例的晶体管的相对特性。在图11a中，测量晶体管的漏极电流，该晶体管的源极和栅极电压维持恒定而漏极电压增加。现有技术器件的特性由线470指示，而根据本发明实施例的晶体管的特性由线472指示。可以看出，对于上至20V的漏极电压，本发明实施例的漏极电流略小于现有技术的晶体管，但是明显地，当漏极电压上升超过25V时，构成本发明实施例的晶体管的性能保持是预期的和线性的，而现有技术的晶体管则开始被击穿。图11b比较了现有技术的晶体管和构成本发明实施例的晶体管的栅极电流和漏极电流的比率，它们分别用线480和482指示。可以看出，例如，对于28V的漏极电压，根据本发明实施例形成的晶体管的栅极电流小于2％，且事实上比在工作范围内任意漏极电压下的现有技术的晶体管的栅极电流小约100倍。

在本发明人所制作的测试器件的范围内，可重复获得上述结果。

这说明了中间漏极区域的形成使得栅极电流减小了约两个数量级，而对器件其它特性几乎没有影响。

在测试中，形成60μm×10μm的n型JFET，其漏极和中间漏极之间的边缘到边缘间隔或距离为4μm，其由掺杂掩模限定。此距离只通过示例方式给出，其它间隔也是可能的。在本实施例中，漏极和中间漏极没有合并，使得区域具有与介于漏极和中间漏极之间的沟道类似的掺杂特性。优选地，漏极和中间漏极之间的间隔至少是扩散长度的两倍，使得如果掺杂剂驱使步骤使掺杂剂扩散1.5μm，则最小间隔优选为3μm。对于30-40VNJFET的示例性的间隔范围是约3μm到5μm。

[0059]在与形成漏极相同的步骤中形成中间漏极是相对较容易的，如前所述，因为可以在限定源极和漏极的注入的相同掩模中提供附加开孔。开孔的大小和形状可以相对容易地控制，其不需要以很高的精度限定。因此，此修改相对于现有技术的方法不需要附加掩模，实施成本低，并且对工艺变化不是特别敏感。

在另一变型例中，可以修改漏极或中间漏极的边缘的掺杂分布以使掺杂浓度在扩展区上减小。这减少了漏极或中间漏极的边缘的突变，意味着消除了电场梯度的变化。这进一步减小了如沟道端部处的夹断区附近的电场梯度，导致此区域中撞击电离的进一步减小。如图12所示，通过在面对场效应晶体管的沟道的用于中间漏极(如图所示)的开孔400附近和/或用于漏极的开孔302附近提供附加开孔310，可获得这种掺杂剂的逐渐减小。在一个例子中，开孔310可名义上为约1平方微米，其中心从漏极开孔302或中间漏极开孔400的边缘偏移约1.5μm。

这些额外的扩散不需要限定于方形，并且可以使用任意形状形成，其给出了对掺杂剂分布的修改。可使用不同大小的圆、不同宽度或间隔的线或多条线。

尽管至此将第二漏极或中间漏极都描述为被隔离的，其中，由于其被绝缘层覆盖，如图所示没有制作与其的外部连接，但是可以修改晶体管来形成到第二漏极的连接。随后可将第二漏极连接至电路，该电路能有效地控制第二漏极的电压，且有利地不吸收任何实质流出漏极的电流量。

本文所描述的晶体管及形成其的方法可以实施在多种电子器件中。电子器件的示例可以包括高速信号处理芯片、功率调整器、存储芯片、存储模块、光网络或其它通讯网络的电路、以及盘驱动电路。可以结合这些电子器件的产品包括但不限于消费者电子产品、消费者电子产品的部件、电子测试设备等。消费电子产品可以包括，但不限于：移动电话、蜂窝基站、电话、电视、计算机监控器、计算机、手持电脑、个人数字助理(PDA)、微波炉、电冰箱、立体声系统、盒式录音机或播放器、DVD播放机、CD播放器、VCR、MP3播放器、收音机、可携式摄像机、照相机、数码照相机、便携式存储芯片、洗衣机、烘干机、洗/烘一体机、复印机、传真机、扫描仪、多功能外围器件、手表、钟表、等。此外，电子器件可包括非成品。

虽然本发明已经关于某些实施例进行了描述，但是对本领域技术人员而言显而易见的其他实施例，包括没有提供在此所阐明的全部特征和优点的实施例，同样属于本发明的范围之内。而且，以上所描述的各种实施例能够被结合以提供更多的实施例。另外，在一种实施例的背景下示出的某些特征同样能够并入其他实施例中。因此，本发明的范围仅参照所附的权利要求来限定。

Claims (18)

1.一种电子器件，其包含具漏极、栅极和源极的场效应晶体管，其中所述漏极和所述源极由第一类型的半导体区域形成，并且其中在所述栅极和所述漏极之间设置另一掺杂区域。

2.如权利要求1所述的电子器件，其中允许所述另一掺杂区域在使用中达到介于源极电压和漏极电压之间的电压。

3.如权利要求1所述的电子器件，其中所述另一掺杂区域形成中间漏极区。

4.如权利要求3所述的电子器件，其中所述另一掺杂区域是所述第一类型的区域。

5.如权利要求1所述的电子器件，其中所述栅极由与所述第一类型相反的第二类型的区域形成。

6.如权利要求1所述的电子器件，其中所述晶体管是结型场效应晶体管。

7.如权利要求1所述的电子器件，其中所述漏极和所述另一掺杂区域中的至少一个在其面向所述场效应晶体管的沟道的一侧具有减小的掺杂浓度的经改变的掺杂分布。

8.如权利要求1所述的电子器件，其中所述第一类型的区域是N型半导体。

9.如权利要求1所述的电子器件，其中在半导体材料的结隔离阱和半导体材料的绝缘阱其中之一中形成所述场效应晶体管。

10.如权利要求1所述的电子器件，其中所述漏极和所述另一掺杂区域通过所述晶体管的沟道的一部分彼此分离。

11.一种场效应晶体管，其包含源极、沟道和漏极，其中在所述沟道中邻近所述漏极地形成中间漏极。

12.如权利要求11所述的场效应晶体管，其中所述中间漏极具有与所述漏极基本上相同的掺杂浓度和类型。

13.一种形成包含场效应晶体管的电子器件的方法，所述方法包括：

掺杂半导体区域以形成源极、漏极和沟道；以及

在所述沟道中邻近所述漏极地形成另一掺杂区域。

14.如权利要求13所述的方法，其中所述另一掺杂区域具有注入其中与漏极区域相同的杂质。

15.如权利要求13所述的方法，还包括提供用于同时掺杂源极、漏极和另一掺杂区域的单一掩模。

16.一种场效应晶体管，其具有源极区以及第一漏极区和第二漏极区，其中所述第二漏极区介于所述第一漏极区和所述源极区之间，并与所述第一漏极区和所述源极区分离。

17.如权利要求16所述的场效应晶体管，其中允许第二漏极在使用中浮置到介于源极电压和第一漏极电压之间的电压。

18.如权利要求16所述的场效应晶体管，其中第二漏极具有接触部，并且能被电路驱动至介于所述源极和所述第一漏极的电压之间的电压。

Images