CN103515385A

CN103515385A - 半导体装置

Info

Publication number: CN103515385A
Application number: CN201310248858.5A
Authority: CN
Inventors: 菊池秀和; 大竹久雄; 菅井男也
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2012-06-21
Filing date: 2013-06-21
Publication date: 2014-01-15
Anticipated expiration: 2033-06-21
Also published as: CN103515385B; US8823137B2; JP6110081B2; JP2014007185A; US20130341760A1

Abstract

本发明提供一种能够实现电阻特性的稳定化的半导体装置。半导体装置具有：在半导体衬底（10）内形成的第一导电型的第一阱区域（11A）；以在横向从该第一阱区域（11A）离开的方式形成的第一导电型的第二阱区域（11B）；覆盖半导体衬底（10）的中间绝缘膜（20，21）；形成在中间绝缘膜（20，21）上的第一以及第二电阻层（32A，32B）；在第一阱区域（11A）和第二阱区域（11B）之间的半导体区域的正上方形成的导电层（33B）。第一电阻层（32A）以及第一阱区域（11A）构成第一电阻元件，第二电阻层（32B）以及第二阱区域（11B）构成第二电阻元件。中间绝缘膜（20，21）介于导电层（33B）和该半导体区域之间。导电层（33B）被固定为不在该半导体区域形成反转层的电位。

Description

半导体装置

技术领域

本发明涉及包括作为半导体集成电路的构成要素的电阻元件的半导体装置。

背景技术

一般地，在半导体集成电路中，为了进行电源电压或者信号电压的分压或降压等的电压控制等而广泛使用电阻元件。例如，在日本特开平7-111311号公报（专利文献1）中公开了这样的电阻元件。

图1是在专利文献1中所公开的包括电阻元件的半导体装置的概略剖面图。图1所示的半导体装置具有：n型的硅衬底101；在该硅衬底101的表面层形成的多个p+型的扩散电阻区域103；在硅衬底101上形成的薄的氧化膜121；多晶硅层（低电阻层）107，覆盖该氧化膜121的上表面的除了扩散电阻区域103的正上方之外的部分。电阻元件由多个扩散电阻区域103构成。此外，扩散电阻区域103是将硼离子等杂质离子通过薄的氧化膜121注入到硅衬底101中而形成的。多晶硅层107被固定为预定的电源电压，所以，即使由于例如硅衬底101上方的布线（未图示）而在多晶硅层107的正下方形成了电场，也能够防止在扩散电阻区域103、103彼此之间产生由于p型反转层的形成所引起的漏电流。

现有技术文献

专利文献

专利文献1 日本特开平7-111311号公报（0002～0003段以及图1等）。

近年来，在模拟集成电路中要求电压控制的高精度化，与此相伴，强烈要求电阻元件的特性的稳定化（电路内的电阻元件间的电阻值的偏差减少）。在专利文献1的由多个扩散电阻区域103构成的电阻元件中，由于氧化膜121薄，所以，存在该电阻元件的特性受到对多晶硅层107施加的电源电压的变动的影响而容易发生变动这一问题。

发明内容

鉴于上述内容，本发明的目的是提供一种能够实现电阻特性的稳定化的半导体装置。

本发明的一个方式的半导体装置是包括构成半导体集成电路的多个电阻元件的半导体装置，其特征在于，具备：第一阱区域，由在半导体衬底内形成的第一导电型的杂质扩散区域构成；第二阱区域，以在与所述半导体衬底的主面平行的横向从所述第一阱区域离开的方式形成在所述半导体衬底内，并且由具有所述第一导电型的杂质扩散区域构成；中间绝缘膜，覆盖所述半导体衬底的该主面；导电层，形成在所述第一阱区域和所述第二阱区域之间的半导体区域的正上方，并且被固定为不在所述半导体区域形成所述第一导电型的反转层的电位；第一电阻层，形成在所述中间绝缘膜上并且与所述第一阱区域电连接；第二电阻层，形成在所述中间绝缘膜上并且与所述第二阱区域电连接，所述第一电阻层以及所述第一阱区域构成第一电阻元件，所述第二电阻层以及所述第二阱区域构成第二电阻元件，所述中间绝缘膜介于所述导电层和所述半导体区域之间。

根据本发明，在第一阱区域和第二阱区域之间的半导体区域的正上方形成有导电层，在该导电层和半导体区域之间形成有中间绝缘膜。导电层被固定为在该半导体区域不产生反转层的电位，所以，能够抑制第一阱区域和第二阱区域之间导通而产生漏电流的情况。此外，由于中间绝缘膜的存在，能够防止漏电流的产生，并且，能够使第一以及第二电阻元件的特性稳定化。

附图说明

图1是在专利文献1中公开的包括电阻元件的半导体装置的概略剖面图。

图2是以俯视图概略地示出本发明的实施方式的半导体装置的布局的一部分的图。

图3是图2的半导体装置的Ⅲ-Ⅲ线的概略剖面图。

图4是图2的半导体装置的Ⅳ-Ⅳ线的概略剖面图。

图5是图2的半导体装置的Ⅴ-Ⅴ线的概略剖面图。

图6是图2的半导体装置的Ⅵ-Ⅵ线的概略剖面图。

图7是示出本实施方式的包括半导体装置的电阻元件的等效电路的图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。

图2是以俯视图概略地示出本实施方式的半导体装置1的布局的一部分的图。该半导体装置1具备构成半导体集成电路的电阻元件、MOS晶体管、电容元件等多个半导体元件。图2是示出这些多个半导体元件中的电阻元件5A、5B、5C、5D的布局的图。此外，图3是图2的半导体装置1的Ⅲ-Ⅲ线的概略剖面图，图4是图2的半导体装置1的Ⅳ-Ⅳ线的概略剖面图，图5是图2的半导体装置1的Ⅴ-Ⅴ线的概略剖面图，图6是图2的半导体装置1的Ⅵ-Ⅵ线的概略剖面图。并且，在图3～图6中示出了绝缘膜20、21、22、23，但是，在图2中省略了这些绝缘膜20、21、22、23的图示。

如图2所示，半导体装置1具有：并列排列的由p型杂质扩散区域构成的阱区域11A、11B、11C、11D；分别在这些阱区域11A、11B、11C、11D的正上方形成的电阻层32A、32B、32C、32D；导电性布线层33，以在俯视图中包围各个阱区域11A、11B、11C、11D的方式形成。导电性布线层33被固定为预定的电源电压Vcc。电阻层32A、32C之间经由第一连接布线层38彼此电连接，电阻层32B、32D之间经由第二连接布线层39彼此电连接。这些电阻层32A、32B、32C、32D能够用例如多晶硅材料构成。此外，导电性布线层33、第一连接布线层38以及第二连接布线层39分别能够由例如铝或铜等金属材料构成。

如图3～图6所示，半导体装置1具有作为n型单晶硅衬底的半导体衬底10，在该半导体衬底10的表层部配置有在与半导体衬底10的上表面（主面）平行的预定方向延伸的阱区域11A、11B、11C、11D。这些阱区域11A～11D能够以如下方式形成：例如，在半导体衬底10的上表面形成抗蚀剂图形（未图示），将该抗蚀剂图形作为掩模，选择性地注入硼离子或氟化硼离子等p型杂质并且利用热处理使其活性化。

并且，在本实施方式中，使用n型单晶硅衬底作为半导体衬底10，但是并不限于此。例如，也可以使用具有n型外延生长层的半导体衬底、或SOI（Semiconductor-On-Insulator或者Silicon-On-Insulator）衬底来代替n型单晶硅衬底。SOI衬底包括支持衬底、构成表层部的半导体层、介于这些支持衬底和半导体层之间的埋入绝缘膜。埋入绝缘膜具有将半导体层与支持衬底电隔离的功能。

半导体衬底10的上表面被元件隔离绝缘膜20覆盖。该元件隔离绝缘膜20具有在横向将多个半导体元件电隔离的功能。元件隔离绝缘膜20例如能够采用利用LOCOS法以0.1μm～数μm的厚度形成的场绝缘膜。并且，代替LOCOS法，也可以使用公知的STI（Shallow Trench Isolation）等沟槽隔离技术形成元件隔离绝缘膜20。本实施方式的元件隔离绝缘膜20的厚度比在半导体衬底的上表面形成的一般的栅极氧化膜等表面氧化膜的厚度大。由于在这样的元件隔离绝缘膜20的上方形成有构成电阻元件5A～5D的电阻层32A～32D，所以，能够降低半导体衬底10的电位对电阻率高的电阻层32A～32D造成的影响。

在元件隔离绝缘膜20上形成有硅氧化膜等下层绝缘膜21。能够由这些元件隔离绝缘膜20以及下层绝缘膜21构成本发明的中间绝缘膜。此外，在下层绝缘膜21上形成有在阱区域11A、11B、11C、11D的延伸方向延伸的电阻层32A、32B、32C、32D。这些电阻层32A～32D以如下方式形成：在堆积下层绝缘膜21之后，例如，利用减压CVD法在该下层绝缘膜21上形成掺杂了磷等杂质的多晶硅层，利用光刻技术和各向异性刻蚀对该多晶硅层进行构图。

如图6所示，在电阻层32A的正下方的阱区域11A内形成有浓度比该阱区域11A高的p型杂质扩散区域即p⁺型的阱接触区域12A，电阻层32A通过在下层绝缘膜21中埋设的接触销31A和阱接触区域12A与阱区域11A电连接。同样地，在电阻层32B的正下方的阱区域11B内形成有浓度比该阱区域11B高的p⁺型的阱接触区域12B，电阻层32B通过在下层绝缘膜21中埋设的接触销31B和阱接触区域12B与阱区域11B电连接。

另一方面，如图4所示，在电阻层32C的正下方的阱区域11C内形成有浓度比该阱区域11C高的p型杂质扩散区域即p⁺型的阱接触区域12C，电阻层32C通过在下层绝缘膜21中埋设的接触销31C和阱接触区域12C与阱区域11C电连接。同样地，在电阻层32D的正下方的阱区域11D内形成有浓度比该阱区域11D高的p⁺型的阱接触区域12D，电阻层32D通过在下层绝缘膜21中埋设的接触销31D和阱接触区域12D与阱区域11D电连接。

并且，接触销31A、31B、31C、31D以如下方式形成：例如，使用光刻技术或刻蚀技术，在下层绝缘膜21形成使半导体衬底10的上表面露出的接触孔，利用CVD法在这些接触孔内埋入导电性材料。

此外，如图3～图6所示，在下层绝缘膜21上形成有覆盖所述电阻层32A～32D的第一层间绝缘膜22。在该第一层间绝缘膜22上进一步形成有第二层间绝缘膜23。与下层绝缘膜21同样地，这些第一层间绝缘膜22以及第二层间绝缘膜23能够通过利用CVD法以0.1μm～数十μm的厚度堆积绝缘材料而形成。

此外，如图4～图6所示，在第一层间绝缘膜22上，构成导电性布线层33的导电层33A、33B、33C、33D、33E沿着阱区域11A～11D的延伸方向延伸。导电层33B配置在彼此相邻的阱区域11A、11B之间的n型区域的正上方。该结构是包括将导电层33B作为栅极电极、将导电层33B的正下方的绝缘膜作为栅极绝缘膜、将彼此对置的p型阱区域11A、11B作为源极以及漏极的p沟道型的寄生晶体管的结构，但是，施加到导电层33B的电源电压Vcc被调整为不使阱区域11A、11B之间的区域的导电型（n型）反转为p型的电压值（即，不使寄生晶体管为导通状态的电压值）。由此，能够防止在半导体装置1的驱动时在阱区域11A、11B之间的区域产生漏电流。同样地，导电层33C配置在彼此对置的阱区域11B、11C之间的n型区域的正上方，导电层33D配置在彼此对置的阱区域11C、11D之间的n型区域的正上方。

阱区域11A、11B、11C、11D具有保护电阻层32A、32B、32C、32D不受衬底电位的变动的影响的功能。从使阱区域11A、11B、11C、11D的电位稳定化的观点出发，优选阱区域11A、11B、11C、11D各自的横向的尺寸比电阻层32A、32B、32C、32D各自的横向的尺寸大。但是，若使阱区域11A、11B、11C、11D各自的尺寸变大，则阱区域11A、11B、11C、11D彼此间的间隔L（图5）变短。在本实施方式中，由于由元件隔离绝缘膜20、下层绝缘膜21以及第一层间绝缘膜22构成的厚膜的绝缘层介于半导体衬底10和导电层33B、33C、33D之间，所以，即使该间隔L（图5）变短，寄生晶体管也不转变为导通状态，能够可靠地防止漏电流的产生。

如图2以及图3所示，在第二层间绝缘膜23上形成有将电阻层32A、32C彼此电连接的第一连接布线层38。此外，在第一层间绝缘膜22以及第二层间绝缘膜23中埋设有与电阻层32A、32C的上端电连接的上层接触销36A、36C。第一连接布线层38经由上层接触销36A、36C将电阻层32A、32C彼此电连接。另一方面，如图2以及图4所示，在第二层间绝缘膜23上形成有将电阻层32B、32D彼此电连接的第二连接布线层39。此外，在第一层间绝缘膜22以及第二层间绝缘膜23中埋设与电阻层32B、32D的上端电连接的上层接触销36B、36D。第二连接布线层39经由上层接触销36B、36D将电阻层32B、32D彼此电连接。

并且，上层接触销36A、36B、36C、36D以如下方式形成：例如，使用光刻技术和刻蚀技术在第一层间绝缘膜22以及第二层间绝缘膜23形成使电阻层32A～32D的上表面露出的接触孔，利用CVD法在这些接触孔内埋入导电性材料。

如图6所示，电阻层32A、32B、32C、32D通过上层接触销34A、34B、34C、34D分别与上层布线层35A、35B、35C、35D电连接。上层接触销34A～34D与上层接触销36A、36B、36C、36D在同一工程中同时形成。并且，在图2中省略了上层布线层35A、35B、35C、35D的图示。

所述半导体装置1具有4个电阻元件5A、5B、5C、5D作为半导体集成电路的构成要素。图7是示出包括这4个电阻元件5A、5B、5C、5D的等效电路的图。第一电阻元件5A由电阻层32A、阱区域11A、接触销31A构成。此外，第二电阻元件5B由电阻层32B、阱区域11B、接触销31B构成，第三电阻元件5C由电阻层32C、阱区域11C、接触销31C构成，第四电阻元件5D由电阻层32D、阱区域11D、接触销31D构成。

电阻元件5A、5C经由第一连接布线层38彼此串联连接而构成一个电阻器，电阻元件5B、5D经由第二连接布线层39彼此串联连接而构成另一个电阻器。这样，以电阻器间的几何重心接近的方式将电阻元件彼此串联连接，由此，能够抑制特性由于制造时的工艺条件的面内偏差等而在电阻器间产生偏差。

如以上所说明的那样，在本实施方式1的半导体装置1中，在彼此对置的阱区域11A、11B间的区域的正上方形成有导电层33B，在彼此对置的阱区域11B、11C间的区域的正上方形成有导电层33C，在彼此对置的阱区域11C、11D间的区域的正上方形成有导电层33D，对这些导电层33B、33C、33D施加不使寄生晶体管变为导通状态的电源电压Vcc。因此，即使在半导体装置1工作时在阱区域11A、11B、11C、11D彼此间的区域形成有电场，也能够抑制由于向寄生晶体管的导通状态转变而产生漏电流的情况。

并且，由于由元件隔离绝缘膜20、下层绝缘膜21以及第一层间绝缘膜22构成的厚膜的绝缘膜介于导电层33B、33C、33D和半导体衬底10之间，所以，能够可靠地防止向寄生晶体管的导通状态转变。因此，能够扩大阱区域11A、11B、11C、11D各自的横向尺寸而使阱区域11A、11B、11C、11D的电位稳定化。因此，即使电源电压Vcc发生变动，也能够防止漏电流的产生并且抑制电阻元件5A～5C的特性变动。

因此，本实施方式的半导体装置1能够实现漏电流的产生的抑制和电阻特性的稳定化。例如，即使在电阻元件5A～5D被使用于数十伏左右的高电压的控制（分压或降压等）的情况下，也能够兼顾漏电流的产生的抑制和电阻特性的稳定化。

此外，如图2以及图7所示，并列排列的多个电阻元件5A～5D中的隔着一个配置的电阻元件5A、5C构成第一电阻器，隔着一个配置的电阻元件5B、5D构成第二电阻器，所以，能够抑制特性在第一以及第二电阻器之间产生偏差。此外，在对图4所示的第二连接布线层39施加电压时，在该第二连接布线层39的下方的阱区域11C、11D之间的区域以及阱区域11C、11B之间的区域分别形成有由于该施加电压所导致的电场。即使在这种状况下也存在被固定为电源电压Vcc的导电层33C、33D，所以，能够避免在阱区域11C、11D之间以及阱区域11C、11B之间分别形成反转层。因此，能够抑制在第一以及第二电阻器之间产生漏电流。

以上，参照附图对本发明的实施方式进行了描述，但是，这些是本发明的例示，也能够采用上述以外的各种方式。例如，如上所述那样使用公知的LOCOS法或沟槽隔离技术形成元件隔离绝缘膜20，但是并不限于此。

此外，作为所述实施方式的变形例，还有使在所述半导体装置1中形成的阱区域11A～11D等杂质扩散区域的导电型相反的半导体装置的结构。

附图标记说明：

1 半导体装置

5A～5D 电阻元件

10 半导体衬底

11A～11D 阱区域

12A～12D 阱接触区域

20 元件隔离绝缘膜

21 下层绝缘膜

22 第一层间绝缘膜

23 第二层间绝缘膜

31A～31D 接触销

32A～32D 电阻层

33 导电性布线层

33A～33E 导电层

34A～34D、36A～36D 上层接触销

35A～35D 上层布线层

38 第一连接布线层

39 第二连接布线层。

Claims

1.一种半导体装置，包括构成半导体集成电路的多个电阻元件，其特征在于，具备：

第一阱区域，由在半导体衬底内形成的第一导电型的杂质扩散区域构成；

第二阱区域，以在与所述半导体衬底的主面平行的横向从所述第一阱区域离开的方式形成在所述半导体衬底内，并且由具有所述第一导电型的杂质扩散区域构成；

中间绝缘膜，覆盖所述半导体衬底的该主面；

导电层，形成在所述第一阱区域和所述第二阱区域之间的半导体区域的正上方，并且被固定为不在所述半导体区域形成所述第一导电型的反转层的电位；

第一电阻层，形成在所述中间绝缘膜上并且与所述第一阱区域电连接；以及

第二电阻层，形成在所述中间绝缘膜上并且与所述第二阱区域电连接，

所述第一电阻层以及所述第一阱区域构成第一电阻元件，

所述第二电阻层以及所述第二阱区域构成第二电阻元件，

所述中间绝缘膜介于所述导电层和所述半导体区域之间。

2.如权利要求1所述的半导体装置，其特征在于，

还具备介于所述中间绝缘膜和所述导电层之间的层间绝缘膜。

3.如权利要求1或2所述的半导体装置，其特征在于，

所述中间绝缘膜包括在所述半导体衬底的该主面形成的元件隔离绝缘膜，

所述第一以及第二电阻层形成在所述元件隔离绝缘膜的上方。

4.如权利要求3所述的半导体装置，其特征在于，

所述元件隔离绝缘膜是利用LOCOS法形成的场绝缘膜。

5.如权利要求1～4的任意一项所述的半导体装置，其特征在于，

所述第一阱区域和所述第二阱区域之间的所述横向的间隔比所述第一电阻层和所述第二电阻层之间的所述横向的间隔短。

6.如权利要求3所述的半导体装置，其特征在于，

所述第一阱区域的所述横向的尺寸比所述第一电阻层的所述横向的尺寸大，

所述第二阱区域的所述横向的尺寸比所述第二电阻层的所述横向的尺寸大。

7.如权利要求1～6的任意一项所述的半导体装置，其特征在于，

还具备：第三阱区域，以在所述横向从所述第一阱区域离开的方式形成在所述半导体衬底内，并且由具有所述第一导电型的杂质扩散区域构成；第三电阻层，形成在所述中间绝缘膜上并且与所述第三阱区域电连接；第一上层布线层，将所述第一电阻层和所述第三电阻层电连接，

所述第三电阻层以及所述第三阱区域构成与所述第一电阻元件串联连接的第三电阻元件，

所述第二阱区域介于所述第一阱区域和所述第三阱区域之间。

8.如权利要求7所述的半导体装置，其特征在于，

还具备：第四阱区域，以在所述横向从所述第二阱区域离开的方式形成在所述半导体衬底内，并且由具有所述第一导电型的杂质扩散区域构成；第四电阻层，形成在所述中间绝缘膜上并且与所述第四阱区域电连接；第二上层布线层，将所述第二电阻层和所述第四电阻层电连接，

所述第四电阻层以及所述第四阱区域构成与所述第二电阻元件串联连接的第四电阻元件，

所述第三阱区域介于所述第二阱区域和所述第四阱区域之间。