CN109244060A - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明的实施例提供了半导体器件及其形成方法。一种半导体器件包括衬底、衬底上方的电介质层、嵌入电介质层中的第一电阻器元件、嵌入电介质层中的第二电阻器元件、衬底中的第一掺杂阱以及衬底中的第二掺杂阱，其中，第一掺杂阱与第一电阻器元件对准，第二掺杂阱与第二电阻器元件对准，第二掺杂阱与第一掺杂阱是非连续的。

Description

半导体器件及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其形成方法。
背景技术
在半导体集成电路(IC)工业中，IC材料和设计方面的技术进步已经生产出一代又一代的IC，其中每一代具有比上一代更小和更复杂的电路。在IC发展的过程中，功能密度(即，每单位芯片面积的互连器件的数量)通常已经增加，同时几何尺寸(即，使用制造工艺可以创建的最小部件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也已经增加了IC工艺和制造的复杂性。
集成电路包括许多部件，例如晶体管、电容器以及电阻器。电阻器通常通过在层间电介质(ILD)层中沉积特定长度的导线而形成。可以通过控制导线的长度来设置特定电阻器的期望电阻。在一些实施例中，可以通过用多种掺杂剂掺杂导线来控制电阻。诸如那些用于电阻器的导线可以与ILD层下方的衬底形成电容耦合。例如，该衬底可以是具有在其中形成的n阱的p衬底。该n阱可以为电阻器阵列提供通用电容耦合。这种电容耦合可限制这样的电阻阵列的使用。例如，当对这样的电路进行模拟时，只有当阵列中的每个电阻器共同作用而不是单独地作用时，模拟的精确度才可以是足够的。期望具有不受这种限制的电阻器阵列。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：衬底；电介质层，位于所述衬底上方；第一电阻器元件，嵌入所述电介质层中；第二电阻器元件，嵌入所述电介质层中；第一掺杂阱，位于所述衬底中，所述第一掺杂阱与所述第一电阻器元件对准；以及第二掺杂阱，位于所述衬底中，所述第二掺杂阱与所述第二电阻器元件对准，所述第二掺杂阱与所述第一掺杂阱是非连续的。
根据本发明的一个方面，提供了一种制造半导体器件的方法，所述方法包括：在衬底中形成第一阱；在所述衬底中形成第二阱，所述第二阱与所述第一阱是非连续的；在所述衬底上方形成电介质层；在所述电介质层中形成第一电阻器元件，所述第一电阻器元件直接位于所述第一阱的上方；以及在所述电介质层中形成第二电阻器元件，所述第二电阻器元件直接位于所述第二阱的上方。
根据本发明的一个方面，提供了一种由计算机系统实施的方法，所述方法包括：接收电路设计，所述电路设计包括在衬底中的多个非连续掺杂阱以及位于所述多个非连续掺杂阱的上方的多个电阻器元件，使得所述多个电阻器元件的每个均位于所述多个非连续掺杂阱中的不同的一个的上方；以及在第一电压施加至所述多个电阻器元件的第一个以及第二电压同时施加至所述多个电阻器元件的第二个，并且所述第二电压不同于所述第一电压的情况下，模拟所述电路设计的性能。
根据本发明的一个方面，提供了一种半导体器件，包括：多个非连续掺杂阱，位于衬底中；电介质层，位于所述衬底上方；以及电阻器元件的阵列，位于所述电介质层中并且位于所述多个非连续掺杂阱的上方，使得每个电阻器元件位于所述多个非连续掺杂阱中的不同的一个的上方。根据本发明的一个方面，提供了一种半导体器件，包括：衬底，包括：第一阱；和第二阱，与所述第一阱是非连续的；以及电介质层，位于所述衬底上方，所述电介质层包括：第一电阻器元件，嵌入所述电介质层中，所述第一电阻器元件与所述第一阱对准；和第二电阻器元件，嵌入所述电介质层中，所述第二电阻器元件与所述第二阱对准，其中，所述第一电阻器元件是第一电路的部分，并且所述第二电阻器元件是与所述第一电路分隔开的第二电路的部分，使得可以向所述第一电阻器元件和所述第二电阻器元件施加不同的电压。
根据本发明的一个方面，提供了一种用于制造半导体器件的方法，包括：在衬底中形成多个非连续掺杂阱；以及在所述衬底上方的电介质层中形成电阻器元件的阵列，所述电阻器元件的阵列位于所述多个非连续掺杂阱的上方，使得每个电阻器元件位于多个所述非连续掺杂阱中的不同的一个的上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A和图1B是根据本文所述原理的一个实施例示出的在非连续阱的阵列上方的电阻器阵列的示意图。
图2A和图2B是根据本文所述原理的一个实施例示出的在非连续阱和栅极结构的阵列上方的电阻器阵列的示意图。
图3A和图3B是根据本文所述原理的一个实施例示出的在连续阱内的非连续阱的阵列上方的电阻器阵列的示意图。
图4A和图4B是根据本文所述原理的一个实施例示出的在连续阱内的非连续阱和栅极结构的阵列上方的电阻器阵列的示意图。
图5A和图5B是根据本文所述原理的一个实施例示出的在不同导电类型的非连续阱内的非连续阱的阵列上方的电阻器阵列的示意图。
图6A和图6B是根据本文所述原理的一个实施例示出的在不同导电类型的非连续阱内的非连续阱和栅极结构的阵列上方的电阻器阵列的示意图。
图7A和图7B是根据本文所述原理的一个实施例示出的在不同的电路配置中电阻器阵列的示意图。
图8是根据本文所述原理的一个实施例示出的可用来模拟电路设计的示例性计算机系统的示意图。
图9是根据本文所述原理的一个实施例示出的用于形成用于电阻器阵列的隔离的阱的示例性方法的流程图。
图10是根据本文所述原理的一个实施例示出的用于模拟具有用于电阻器阵列的隔离的阱的电路设计的示例性方法的流程图。
图11是根据本文所述原理的一个实施例示出的用于形成用于电阻器阵列的隔离的阱的示例性方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
如上所述，电阻器阵列通常通过位于介电层下方的衬底内的连续的阱(例如，n阱)电容耦合，其中，介电层中形成电阻器阵列。这种电容耦合可能限制电路的功能。另外，如上所述，这种电容耦合可以降低模拟的精度，其中，阵列内的不同电阻器不被同时使用。
根据本文所述的原理，阵列中的电阻器之间的电容耦合可以通过在电阻器下方形成阱并且使得阱不连续来减小。换句话说，阵列中的一个电阻器下方的阱可以与阵列中相邻电阻器下方的阱隔离的。这种结构允许更灵活的电路设计以及对这种电路的更精确的模拟。
图1A和1B示出在非连续阱104a、104b的阵列上方的电阻器阵列的示意图。非连续阱104a、104b也可以称为隔离的的阱104a、104b。图1A示出了衬底102，隔离的的阱104a、104b，ILD层112，电阻器元件108a、108b，以及通孔110a、110b。衬底102可以是诸如硅衬底的半导体衬底。在一些实施例中，衬底102可以轻掺杂有诸如硼的p型掺杂剂。这种衬底102可以被称为p-衬底。衬底102可以是半导体制造工艺中使用的半导体晶圆的一部分。这种晶圆通常是圆形的并且直径约为300毫米。也可以使用其他尺寸。
隔离的的阱104a、104b形成在衬底102中。在本实施例中，隔离的的阱104a、104b是n阱。然而，在一些实例中，隔离的的阱104a、104b可以是p阱。可以通过向衬底102施加掺杂工艺来形成隔离的的n阱104a、104b。可以使用多种光刻技术来形成隔离的阱104a、104b的期望的图案。例如，可以将光刻胶层施加至衬底。然后，可以透过过光掩模将光刻胶层暴露于光源。然后可以使暴露的光刻胶层显影，使得衬底102的部分通过光刻胶层的去除部分而暴露。然后，可以对衬底102施加诸如离子注入工艺的掺杂工艺。光刻胶的剩余部分将保护衬底免受掺杂工艺，使得衬底102的覆盖部分不被掺杂。隔离的阱104a、104b可掺杂有诸如砷的n型掺杂剂。衬底102内的n型掺杂剂的浓度可以高于p型掺杂剂的浓度。在可选实施例中，硬掩膜可以用作注入掩模以形成隔离的阱104a、104b。例如，诸如氧化硅、氮化硅或者两者的硬掩膜层沉积在衬底102上；通过光刻技术在硬掩膜层上形成图案化的光刻胶层，其中，图案化的光刻胶层包括用于限定隔离的阱104a、104b的区域的开口；对硬掩膜层施加蚀刻工艺以将开口从光刻胶层转印至硬掩膜层；并且使用图案化的硬掩膜层作为注入掩模，对衬底102施加离子注入工艺以形成隔离的阱104a、104b。
可以形成隔离的n阱104a、104b使得存在非连续n阱104a、104b的阵列。换句话说，在n阱104a、104b之间可以存在间隙。间隙中的结构用于电隔离的阱104a、104b，并且可以称为隔离区域106。在本实施例中，隔离区域106包括p掺杂衬底102的部分。因此，在阱104a、104b与隔离区域106的接触处存在p-n结。在一些实施例中，可以存在其他类型的材料代替p衬底的位于隔离区域106内的部分。例如，可以在阱104a、104b之间形成浅沟槽隔离(STI)结构。STI结构包括电介质材料，并且STI结构是为了隔离的半导体衬底内的各区域而形成。STI结构可以以多种方式形成。在一个实例中，可以通过利用图案化的光刻胶或者掩模实施蚀刻工艺以形成沟槽来形成STI结构。可以对光刻胶或者掩模进行图案化，使得将形成STI部件的区域暴露。然后可以实施沉积工艺以用STI材料来填充沟槽。然后，可以实施化学机械抛光(CMP)工艺来平坦化衬底的表面。
在一些实施例中，隔离的阱104a、104b可以是浮置的。换句话说，它们可以没有连接至电源线(voltage supply line)。然而，在一些实施例中，隔离的阱104a、104b可以连接至电源线。衬底102可以接地。
在阱形成之后，可以在衬底102的顶部上形成ILD层112。该ILD层112是电介质层。该ILD层112具有形成在其中的多个电路部件，例如金属导线和通孔。在本实施例中，在ILD层112内形成电阻器阵列。电阻器阵列包括第一电阻器元件108a和第二电阻器元件108b。该电阻器元件是平行于衬底延伸的细长线。第一电阻器元件108a在两个通孔110a之间延伸。类似地第二电阻器元件108b在两个通孔110b之间延伸。电阻器元件108a、108b可以被设计为具有特定的长度和材料，使得它们具有期望的电阻。
图1B示出了电阻器元件108a、108b的顶视图。可以看出，电阻器元件108a、108b被布置为细长的导电元件。即使导电材料也有一些电阻。特定电阻器元件的总电阻可以是其长度的函数。因此，电阻器元件108a、108b的长度可以设计成具有电阻率。在一些实施例中，如果用于电阻器元件的导电材料是诸如多晶硅的半导体，则可以向电阻器元件注入掺杂剂种类以调节电阻。
从顶视图可以看出，细长的电阻器元件108a、108b在通孔110a、110b之间延伸。具体地，电阻器元件108a在两个通孔110a之间延伸，并且电阻器元件108b在两个通孔110b之间延伸。另外，每个电阻器元件位于n阱104a、104b中的一个的上方。隔离的阱104a、104b可以彼此隔开大约10纳米。也可以考虑其他距离。如上所述，隔离的阱104a、104b彼此隔开，以便减小两个电阻器元件108a、108b之间的电容耦合。
在一些实施例中，电阻器元件108a、108b可以通过镶嵌工艺形成。在镶嵌工艺中，通过光刻图案化和蚀刻来图案化ILD层112以形成沟槽；沉积一种或多种导电材料(例如金属、金属合金、或者硅化物)以填充沟槽；并采用化学机械抛光(CMP)工艺来去除过量的导电材料。电阻器108a、108b可以在同一步骤中形成以形成金属线。
图2A和2B是示出在非连续阱104a、104b和栅极结构202a、202b的阵列上方的电阻器阵列的示意图。图2A示出了衬底102，隔离的阱104a、104b，栅极结构202a、202b，ILD层112，电阻器元件108a、108b，以及通孔110a、110b。如上所述，衬底102可以是诸如硅衬底的半导体衬底。在一些实施例中，衬底102可以轻掺杂有诸如硼的p型掺杂剂。
阱104a、104b可以形成在衬底102中。在本实施例中，隔离的阱104a、104b是n阱。然而，在一些实施例中，隔离的阱104a、104b可以是p阱。隔离的阱104a、104b可以通过向衬底102施加掺杂工艺来形成。可以使用多种光刻技术来形成隔离的阱104a、104b的期望图案。例如，可以将光刻胶层施加至衬底。然后可以透过光掩模将光刻胶层暴露于光源。然后可以使暴露的光刻胶层显影，使得衬底102的部分通过光刻胶层的去除部分而暴露。然后，可以对衬底102施加诸如离子注入工艺的掺杂工艺。光刻胶的剩余部分将保护衬底102免受掺杂工艺，使得衬底的覆盖部分不被掺杂。隔离的阱104a、104b可掺杂有诸如砷的n型掺杂剂。衬底102内的n型掺杂剂的浓度可以高于p型掺杂剂的浓度。
可以形成隔离的阱104a、104b使得存在非连续阱104a、104b的阵列。换句话说，在隔离的阱104a、104b之间可以存在间隙。该间隙可以称为隔离区域106。在本实例中，隔离区域106包括p掺杂衬底102的部分。因此，在阱104a、104b与隔离区域106的接触处存在p-n结。在一些实施例中，可以存在其他类型的材料代替p衬底的位于隔离区域106内的部分。例如，可以在阱104a、104b之间形成浅沟槽隔离(STI)结构。在一些实施例中，隔离的阱104a、104b可以是浮置的。换句话说，它们可以不连接至电源线。然而，在一些实施例中，隔离的阱104a、104b可以连接至电源线。衬底102可以接地。
在形成隔离的阱104a、104b之后，可以在阱的顶部上形成栅极结构202a、202b。在一些实施例中，栅极结构202a、202b可以是伪栅极结构。换句话说，栅极结构202a、202b可以不在形成在衬底102上的集成电路中发挥作用。在一些实例中，栅极结构202a、202b可以是实际的栅极结构。换句话说，栅极结构202a、202b可以在形成在衬底102上的集成电路中发挥作用。形成用于多种制造益处的伪栅极结构可以是需要的。例如，形成伪栅极结构可以是有益的，使得衬底上的栅极结构的图案密度在整个特定区域基本上相似。这有助于在用于形成栅极结构202a、202b的光刻工艺期间的焦深的问题，其中，栅极结构202a、202b包括伪栅极结构和实际栅极结构。
在形成伪栅极结构202a、202b之后，可以在衬底102的顶部上形成ILD层112。该ILD层112是电介质层。该ILD层112具有形成在其中的若干电路部件，例如金属导线和通孔。在本实施例中，在ILD层112内形成电阻器阵列。电阻器阵列包括第一电阻器元件108a和第二电阻器元件108b。该电阻器元件是平行于衬底延伸的细长线。第一电阻器元件108a在两个通孔110a之间延伸。类似地，第二电阻器元件108b在两个通孔110b之间延伸。电阻器元件108a、108b可以设计为具有特定的长度和材料，使得它们具有期望的电阻。
图2B示出了电阻器元件108a、108b的顶视图。可以看出，电阻器元件108a、108b布置为细长的导电元件。从顶视图可以看出，细长的电阻器元件108a、108b在通孔110a、110b之间延伸。具体地，电阻器元件108a在两个通孔110a之间延伸，并且电阻器元件108b在两个通孔110b之间延伸。另外，每个电阻器元件位于n阱104a、104b中的一个上方。另外，栅极结构202a、202b的位置由虚线进行标识。如上所述，n阱104a、104b彼此隔离的，以便减小两个电阻器元件108a、108b之间的电容耦合。可以增加伪栅极结构，同时仍然允许在电阻器元件108a、108b之间的电容耦合减小。在一些实施例中，栅极结构202a、202b可以是浮置的。然而，在一些实例中，栅极结构可以连接至电压线。
图3A和3B示出在连续阱306内的非连续阱302a、302b的阵列上方的电阻器阵列的示意图。图3A示出了衬底102，隔离的阱302a、302b，连续阱306，ILD层112，电阻器元件108a、108b，以及通孔110a、110b。衬底102可以是诸如硅衬底的半导体衬底。在一些实例中，衬底102可以轻掺杂有诸如硼的p型掺杂剂。
连续阱306可以形成在衬底102中。在本实施例中，连续阱掺杂有诸如砷的n型掺杂剂。因此，连续阱可以被称为连续n阱。连续阱306可以具有比衬底的掺杂浓度更高的掺杂浓度。更具体地，连续阱306的n型掺杂剂浓度可以大于衬底102的p型掺杂剂浓度。可以通过对衬底施加掺杂工艺来形成连续阱。可以使用多种光刻技术来形成连续阱306的期望图案。例如，可以将光刻胶层施加到衬底。然后可以透过光掩模将光刻胶层暴露于光源。然后可以使暴露的光刻胶层显影，使得衬底102的部分通过光刻胶层的去除部分而暴露。然后，可以对衬底施加诸如离子注入工艺的掺杂工艺。
隔离的阱302a、302b形成在衬底102中和连续n阱中。在本实施例中，隔离的阱302a、302b是p阱并且连续阱306是n阱。然而，在一些实例中，隔离的阱302a、302b可以是n阱并且连续阱306可以是p阱。可以通过对衬底施加掺杂工艺来形成隔离的阱302a、302b。可以使用多种光刻技术来形成隔离的阱302a、302b的期望图案。例如，可以将光刻胶层施加到衬底。然后可以透过光掩模将光刻胶层暴露于光源。然后可以使暴露的光刻胶层显影，使得衬底102的部分通过光刻胶层的去除部分而暴露。然后，可以对衬底102施加诸如离子注入工艺的掺杂工艺。光刻胶的剩余部分将保护衬底免受掺杂工艺，使得衬底的覆盖部分不被掺杂。隔离的阱302a、302b可掺杂有p型掺杂剂。隔离的阱302a、302b中p型掺杂剂的浓度可以与连续阱306中掺杂剂的浓度相似。
可以形成隔离的p阱302a、302b使得存在非连续p阱302a、302b的阵列。换句话说，在p阱302a、302b之间可以存在间隙。该间隙可以称为隔离区域。在本实施例中，隔离区域包括连续阱306的部分。因此，在阱302a、302b与隔离区域的接触处存在p-n结。在一些实施例中，可以存在其他类型的材料代替连续阱306的位于隔离区域内的部分。例如，可以在阱302a、302b之间形成浅沟槽隔离(STI)结构。
在形成阱302a、302b之后，可以在衬底102的顶部上形成ILD层112。该ILD层112是电介质层。该ILD层112具有形成在其中的若干电路部件，例如金属导线和通孔。在本实施例中，在ILD层112内形成电阻器阵列。电阻器阵列包括第一电阻器元件108a和第二电阻器元件108b。第一电阻器元件108a在两个通孔110a之间延伸。类似地，第二电阻器元件108b在两个通孔110b之间延伸。电阻器元件108a、108b可以设计为具有特定的长度和材料，使得它们具有期望的电阻。
图3B示出了电阻器元件108a、108b的顶视图。可以看出，电阻器元件108a、108b布置为细长的导电元件。从顶视图可以看出，细长的电阻器元件108a、108b在通孔110a、110b之间延伸。具体地，电阻器元件108a在两个通孔110a之间延伸，并且电阻器元件108b在两个通孔110b之间延伸。另外，每个电阻器元件位于隔离的阱302a、302b中的一个的上方。可以看出隔离的阱302a、302b位于连续的更深的阱306内。如上所述，阱302a、302b彼此隔离的，以便减小两个电阻器元件108a、108b之间的电容耦合。在一些实施例中，隔离的阱302a、302b可以是浮置的。换句话说，它们可以不连接至电源线。然而，在一些实例中，隔离的阱302a、302b可以连接至电源线。衬底102可以接地。
图4A和4B示出在栅极结构202a、202b上方的电阻器阵列以及连续阱306内的非连续阱302a、302b阵列的示意图。图4A示出了衬底102，隔离的阱302a、302b，连续阱306，栅极结构202a、202b，ILD层112，电阻器元件108a、108b，以及通孔110a、110b。衬底102可以是诸如硅衬底的半导体衬底。在一些实例中，衬底102可以轻掺杂有诸如硼的p型掺杂剂。
连续阱306可以形成在衬底102中。在本实施例中，连续阱掺杂有诸如砷的n型掺杂剂。因此，连续阱可以被称为连续n阱。连续阱306可以具有比衬底的掺杂浓度更高的掺杂浓度。更具体地，连续阱306的n型掺杂剂浓度可以大于衬底102的p型掺杂剂浓度。可以通过对衬底施加掺杂工艺来形成连续阱。可以使用多种光刻技术来形成连续阱306的期望图案。例如，可以将光刻胶层施加到衬底。然后可以透过光掩模将光刻胶层暴露于光源。然后可以使暴露的光刻胶层显影，使得衬底102的部分通过光刻胶层的去除部分而暴露。然后，可以对衬底施加诸如离子注入工艺的掺杂工艺。
隔离的阱302a、302b形成在衬底102中和连续n阱中。在本实施例中，隔离的阱302a、302b是p阱并且连续阱306是n阱。然而，在一些实施例中，隔离的阱302a、302b可以是n阱并且连续阱306可以是p阱。可以通过对衬底施加掺杂工艺来形成隔离的阱302a、302b。可以使用多种光刻技术来形成隔离的阱302a、302b的期望图案。例如，可以将光刻胶层施加到衬底。然后可以透过光掩模将光刻胶层暴露于光源。然后可以使暴露的光刻胶层显影，使得衬底102的部分通过光刻胶层的去除部分而暴露。然后，可以对衬底施加诸如离子注入工艺的掺杂工艺。光刻胶的剩余部分将保护衬底免受掺杂工艺，使得衬底的覆盖部分不被掺杂。隔离的阱302a、302b可掺杂有p型掺杂剂。隔离的阱302a、302b中p型掺杂剂的浓度可以与连续阱306中掺杂剂的浓度相似。
可以形成隔离的p阱302a、302b使得存在非连续p阱302a、302b的阵列。换句话说，在p阱302a、302b之间可以存在间隙。该间隙可以称为隔离区域。在本实施例中，隔离区域包括连续阱306的部分。因此，在阱302a、302b与隔离区域的接触处存在p-n结。在一些实施例中，可以存在其他类型的材料代替连续阱306的位于隔离区域内的部分。例如，可以在阱302a、302b之间形成浅沟槽隔离(STI)结构。
在形成隔离的阱302a、302b之后，可以在阱302a、302b的顶部上形成栅极结构202a、202b。在一些实施例中，栅极结构202a、202b可以是伪栅极结构。换句话说，栅极结构202a、202b可以不在形成在衬底102上的集成电路中发挥作用。在一些实施例中，栅极结构202a、202b可以是实际栅极结构。换句话说，栅极结构202a、202b可以在形成在衬底102上的集成电路中发挥作用。形成用于多种制造益处的伪栅极结构可以是需要的。例如，形成伪栅极结构可以是有益的，使得衬底上的栅极结构的图案密度在整个特定区域基本上相似。这有助于在用于形成栅极结构202a、202b的光刻工艺期间的焦深的问题，其中，栅极结构202a、202b包括伪栅极结构和实际栅极结构。
在形成栅极结构202a、202b之后，可以在衬底102的顶部上形成ILD层112。该ILD层112是电介质层。该ILD层112具有形成在其中的若干电路部件，例如金属导线和通孔。在本实施例中，在ILD层112内形成电阻器阵列。电阻器阵列包括第一电阻器元件108a和第二电阻器元件108b。第一电阻器元件108a在两个通孔110a之间延伸。类似地，第二电阻器元件108b在两个通孔110b之间延伸。电阻器元件108a、108b可以被设计为具有特定的长度和材料，使得它们具有期望的电阻。
图4B示出了电阻器元件108a、108b的顶视图。可以看出，电阻器元件108a、108b布置为细长的导电元件。从顶视图可以看出，细长的电阻器元件108a、108b在通孔110a、110b之间延伸。具体地，电阻器元件108a在两个通孔110a之间延伸，并且电阻器元件108b在两个通孔110b之间延伸。另外，每个电阻器元件位于隔离的阱302a、302b中的一个的上方。可以看出隔离的阱302a、302b位于连续的更深的阱306内。如上所述，阱302a、302b彼此隔离的，以便减小两个电阻器元件108a、108b之间的电容耦合。在一些实施例中，隔离的阱302a、302b可以是浮置的。换句话说，它们可以不连接至电源线。然而，在一些实施例中，隔离的阱302a、302b可以连接至电源线。衬底102可以接地。
图5A和5B是示出在非连续阱502a、502b内的非连续阱302a、302b阵列上方的电阻器阵列的示意图。图5A示出了衬底102，第一导电类型的隔离的阱302a、302b，第二导电类型的隔离的阱502a、502b，ILD层112，电阻器元件108a、108b，和通孔110a、110b。衬底102可以是诸如硅衬底的半导体衬底。在一些实施例中，衬底102可以轻掺杂有诸如硼的p型掺杂剂。
在隔离的阱302a、302b形成之前，隔离的阱502a、502b可以形成在衬底102中。在本实施例中，隔离的阱502a、502b掺杂有诸如砷的n型掺杂剂。因此，阱502a、502b也可以称为隔离的n阱502a、502b。隔离的n阱502a、502b可以具有比衬底102的掺杂浓度更高的掺杂浓度。更具体地，隔离的n阱502a、502b的n型掺杂剂浓度可以大于衬底102的p型掺杂剂浓度。可以通过对衬底施加掺杂工艺来形成隔离的n阱502a、502b。可以使用多种光刻技术来形成隔离的n阱502a、502b的期望图案。例如，可以将光刻胶层施加到衬底。然后可以透过光掩模将光刻胶层暴露于光源。然后可以使暴露的光刻胶层显影，使得衬底102的部分通过光刻胶层的去除部分而暴露。然后，可以对衬底施加诸如离子注入工艺的掺杂工艺。
在形成隔离的n阱502a、502b之后，形成隔离的阱302a、302b。在本实施例中，隔离的阱302a、302b是p阱，并且因此可以称为隔离的p阱302a、302b。然而，在一些实施例中，隔离的阱302a、302b可以是n阱并且隔离的阱502a、502b可以是p阱。可以通过对衬底施加掺杂工艺来形成隔离的阱302a、302b。可以使用多种光刻技术来形成隔离的阱302a、302b的期望图案。例如，可以将光刻胶层施加到衬底。然后可以透过光掩模将光刻胶层暴露于光源。然后可以使暴露的光刻胶层显影，使得衬底102的部分通过光刻胶层的去除部分而暴露。然后，可以对衬底施加诸如离子注入工艺的掺杂工艺。光刻胶的剩余部分将保护衬底免受掺杂工艺，使得衬底的覆盖部分不被掺杂。隔离的阱302a、302b可掺杂有p型掺杂剂。隔离的阱302a、302b中p型掺杂剂的浓度可以与隔离的n阱502a、502b中掺杂剂的浓度相似。在一些实施例中，隔离的阱302a、302b与隔离的阱502a、502b可以具有不同的掺杂浓度。
可以形成隔离的阱502a、502b使得存在非连续阱502a、502b的阵列。该间隙可以称为隔离区域504。在本实施例中，隔离区域包括p衬底102的部分。因此，在阱502a、502b与隔离区域504的接触处存在p-n结。在一些实例中，可以存在其他类型的材料代替p衬底102的位于隔离区域内的部分。例如，可以在阱502a、502b之间形成浅沟槽隔离(STI)结构。
在形成阱302a、302b之后，可以在衬底102的顶部上形成ILD层112。该ILD层112是电介质层。该ILD层112具有形成在其中的若干电路部件，例如金属导线和通孔。在本实施例中，在ILD层112内形成电阻器阵列。电阻器阵列包括第一电阻器元件108a和第二电阻器元件108b。第一电阻器元件108a在两个通孔110a之间延伸。类似地，第二电阻器元件108b在两个通孔110b之间延伸。电阻器元件108a、108b可以设计为具有特定的长度和材料，使得它们具有期望的电阻。
图5B示出了电阻器元件108a、108b的顶视图。可以看出，电阻器元件108a、108b布置为细长的导电元件。从顶视图可以看出，细长的电阻器元件108a、108b在通孔110a、110b之间延伸。具体地，电阻器元件108a在两个通孔110a之间延伸，并且电阻器元件108b在两个通孔110b之间延伸。另外，每个电阻器元件位于隔离的阱302a、302b中的一个的上方。可以看出隔离的阱302a、302b位于隔离的阱502a、502b内。如上所述，阱302a、302b、502a、502b彼此隔离的，以便减小两个电阻器元件108a、108b之间的电容耦合。在一些实施例中，隔离的阱302a、302b可以是浮置的。换句话说，它们可以不连接至电源线。然而，在一些实例中，隔离的阱302a、302b可以连接至电源线。衬底102可以接地。
图6A和6B是示出在非连续n阱内的非连续p阱阵列和栅极结构上方的电阻器阵列的示意图。图6A示出了衬底102，第一导电类型的隔离的阱302a、302b，第二导电类型的隔离的阱502a、502b，ILD层112，电阻器元件108a、108b，以及通孔110a、110b。衬底102可以是诸如硅衬底的半导体衬底。在一些实施例中，衬底102可以轻掺杂有诸如硼的p型掺杂剂。
在隔离的阱302a、302b形成之前，隔离的阱502a、502b可以形成在衬底102中。在本实施例中，隔离的阱502a、502b掺杂有诸如砷的n型掺杂剂。因此，阱502a、502b也可以称为隔离的n阱502a、502b。隔离的n阱502a、502b可以具有比衬底的掺杂浓度更高的掺杂浓度。更具体地，隔离的n阱502a、502b的n型掺杂剂浓度可以大于衬底102的p型掺杂剂浓度。可以通过对衬底施加掺杂工艺来形成隔离的n阱502a、502b。可以使用多种光刻技术来形成隔离的n阱502a、502b的期望图案。例如，可以将光刻胶层施加到衬底。然后可以透过光掩模将光刻胶层暴露于光源。然后可以使暴露的光刻胶层显影，使得衬底102的部分通过光刻胶层的去除部分而暴露。然后，可以对衬底施加诸如离子注入工艺的掺杂工艺。
在形成隔离的n阱502a、502b之后，形成隔离的阱302a、302b。在本实施例中，隔离的阱302a、302b是p阱，并且因此可以称为隔离的p阱302a、302b。然而，在一些实施例中，隔离的阱302a、302b可以是n阱并且隔离的阱502a、502b可以是p阱。可以通过对衬底施加掺杂工艺来形成隔离的阱302a、302b。可以使用多种光刻技术来形成隔离的阱302a、302b的期望图案。例如，可以将光刻胶层施加到衬底。然后可以透过光掩模将光刻胶层暴露于光源。然后可以使暴露的光刻胶层显影，使得衬底102的部分通过光刻胶层的去除部分而暴露。然后，可以对衬底施加诸如离子注入工艺的掺杂工艺。光刻胶的剩余部分将保护衬底免受掺杂工艺，使得衬底的覆盖部分不被掺杂。隔离的阱302a、302b可以掺杂有p型掺杂剂。隔离的阱302a、302b中p型掺杂剂的浓度可以与隔离的n阱502a、502b中掺杂剂的浓度相似。在一些实施例中，隔离的阱302a、302b与隔离的阱502a、502b可以具有不同的掺杂浓度。
可以形成隔离的阱502a、502b使得存在非连续阱502a、502b的阵列。该间隙可以称为隔离区域。在本实施例中，隔离区域包括p衬底102的部分。因此，在阱502a、502b与隔离区域的接触处存在p-n结。在一些实施例中，可以存在其他类型的材料代替p衬底102的位于隔离区域内的部分。例如，可以在阱502a、502b之间形成浅沟槽隔离(STI)结构。
在形成隔离的阱302a、302b之后，可以在阱302a、302b的顶部上形成栅极结构202a、202b。在一些实施例中，栅极结构202a、202b可以是伪栅极结构。换句话说，栅极结构202a、202b可以不在形成在衬底102上的集成电路中发挥作用。在一些实施例中，栅极结构202a、202b可以是实际的栅极结构。换句话说，栅极结构202a、202b可以在形成在衬底102上的集成电路中发挥作用。形成用于多种制造益处的伪栅极结构可以是需要的。例如，形成伪栅极结构可以是有益的，使得衬底上的栅极结构的图案密度在整个特定区域基本上相似。这有助于在用于形成栅极结构202a、202b的光刻工艺期间的焦深的问题，其中，栅极结构202a、202b包括伪栅极结构和真实栅极结构。
在形成栅极结构202a、202b之后，可以在衬底102的顶部上形成ILD层112。该ILD层112是电介质层。该ILD层112具有形成在其中的若干电路部件，例如金属导线和通孔。在本实施例中，在ILD层112内形成电阻器阵列。电阻器阵列包括第一电阻器元件108a和第二电阻器元件108b。第一电阻器元件108a在两个通孔110a之间延伸。类似地，第二电阻器元件108b在两个通孔110b之间延伸。电阻器元件108a、108b可以设计为具有特定的长度和材料，使得它们具有期望的电阻。
图6B示出了电阻器元件108a、108b的顶视图。可以看出，电阻器元件108a、108b布置为细长的导电元件。从顶视图可以看出，细长的电阻器元件108a、108b在通孔110a、110b之间延伸。具体地，电阻器元件108a在两个通孔110a之间延伸，并且电阻器元件108b在两个通孔110b之间延伸。另外，每个电阻器元件位于隔离的阱302a、302b中的一个的上方。可以看出隔离的阱302a、302b位于隔离的阱502a、502b内。此外，栅极结构202a、202b的位置由虚线示出。如上所述，阱302a、302b、502a、502b彼此隔离的，以便减小两个电阻器元件108a、108b之间的电容耦合。在一些实施例中，隔离的阱302a、302b可以是浮置的。换句话说，它们可以不连接至电源线。然而，在一些实施例中，隔离的阱302a、302b可以连接至电源线。衬底102可以接地。
然而图1A至图6B仅示出了两个不同的电阻器元件，电阻器阵列的实际实现将具有更大数量的电阻器元件。这些电阻器元件中的每个均可以以上述多种方式与其自身的隔离的阱相关联。另外，多种电阻器元件以及掺杂阱可以具有多种尺寸。如图所示，掺杂阱具有比相应的电阻器元件更大的宽度。另外，如图所示，电阻器元件具有比掺杂阱更大的长度。然而，在一些实施例中，电阻器元件可以具有比掺杂阱具有更小的长度和/或可以具有比掺杂阱更大的宽度。
图7A和7B示出在多种电路配置中的电阻器阵列的示意图。图7A是出了在其中具有第一电路702和第二电路704的实施例，其中，第一电路702包括四个电阻器的第一组701，第二电路704包括四个电阻器的第二组703。因为第一组701连接至与第二组703不同的电路，所以可以对不同的电路702、704施加不同的电压。例如，可以对第一电路702施加非零电压，而对第二电路704不施加电压，反之亦然。与电路702、704相关联的线旨在示出电连接但不一定表示提供电连接的物理结构。提供电连接的物理结构可以包括形成在ILD中并且与通孔进行物理通信的导线，其中，该通孔连接至电阻器元件。
图7B示出了在其中存在四个分开的电路706、708、710、712的实施例。第一电路706包括两个电阻器的第一组705。第二电路708包括两个电阻器的第二组707。第三电路710包括两个电阻器的第三组709。第四电路712包括两个电阻器的第四组711。此外，可以将不同的电压施加至不同的电路706、708、710、712。
图8是示出可以用于模拟电路设计的示例性计算机系统的示意图。根据某些示例性实例，该物理计算机系统800包括存储器802，存储器802具有存储在其上的建模软件804和数据806。该物理计算机系统800还包括处理器808和用户界面810。
存在许多可用的存储器类型。一些类型的存储器(诸如固态驱动器)被设计成用于存储。这些类型的存储器通常具有大的存储容量但性能相对较慢。其他类型的存储器(诸如那些用于随机存取存储器(RAM))针对速度进行了优化，并且通常称为“工作存储器”。多种形式的存储器可以以软件804和数据806的形式存储信息。
建模软件804可以包括用于创建或接收电路设计以及在多种条件下模拟这些设计的逻辑。这种设计可以包括在如上所述的隔离的阱的上方的电阻器阵列。模拟可以应用，其中阵列中的不是所有电阻器同时“接通”。换句话说，不是所有的电阻器都可以同时施加电压。因为电阻器形成在隔离的阱的上方，阵列中的电阻器之间的电容耦合较少，因此可以更可靠和精确地进行这种模拟。
物理计算机系统800还包括用于执行存储在存储器802中的软件804并且使用或更新存储在存储器802中的数据806的处理器808。除了存储建模软件804以外，存储器802还可以存储操作系统。操作系统允许其他应用程序与物理计算机系统的硬件正确的交互。建模软件804可以包括用于形成集总传输线模型并且限定其中的部件的值的工具。
用户界面810可以为用户812提供与系统进行交互的方法。用户可以使用诸如键盘或者鼠标的多种工具来将信息输入到物理计算机系统中。另外，诸如监测器的各种输出器件可以用于向用户812提供信息。
图9是示出用于形成用于电阻器阵列的隔离的阱的示例性方法900的流程图。根据本实施例，方法900包括用于在衬底中形成第一阱的步骤902。方法900还包括用于在衬底中形成第二阱的步骤904，第二阱与第一阱是非连续的。在一些实施例中，第一阱和第二阱是n阱。然而，在一些实施例中，第一阱和第二阱是p阱。可以通过向衬底施加掺杂工艺来形成第一和第二阱。多种光刻技术可以用于形成第一和第二阱的期望图案。第一和第二阱可以掺杂有诸如砷的n型掺杂剂。衬底102中n型掺杂剂的浓度可以高于p型掺杂剂的浓度。在可选实施例中，硬掩膜可以用作注入掩膜以形成第一阱和第二阱。例如，在衬底上沉积诸如氧化硅、氮化硅中的一者或者两者的硬掩膜层；通过光刻技术在硬掩膜层上形成图案化的光刻胶层，其中，图案化的光刻胶层包括限定第一阱和第二阱的区域的开口；对硬掩膜层施加蚀刻工艺以将开口从光刻胶层转印至硬掩膜层；并且使用图案化的硬掩膜层作为注入掩膜对衬底施加离子注入工艺以形成第一阱和第二阱。
方法900还包括用于在衬底上方形成电介质层的步骤906。例如，该电介质层可以是ILD层。该ILD层可以使用多种沉积技术形成。该ILD层可以包括多个介电材料的子层。
方法900还包括用于在电介质层中形成第一电阻器元件的步骤908，第一电阻器元件直接位于第一阱的上方。方法900还包括用于在电介质层中形成第二电阻器元件的步骤910，第二电阻器元件直接位于第二阱的上方。可以通过使用电介质层的顶部上的图案化的光刻胶层或硬掩膜层来形成电阻器元件。然后，蚀刻工艺用于通过光刻胶层或者硬掩膜层将沟槽蚀刻至电介质层的暴露部分中。然后，金属或者其他导电材料可以沉积在沟槽内。然后可以施加CMP工艺来平坦化电介质层的表面以及平坦化构成电阻器元件的金属或导电部件的顶面。然后，随后的介电材料的子层可以沉积在电阻器元件的顶部上。其他部件可以在随后的子层中形成。这些其他部件可以包括其他电阻器元件、导线以及通孔。
图10是示出用于模拟具有用于电阻器阵列的隔离的阱的电路设计的示例性方法1000的流程图。根据本实施例，方法1000包括用于接收电路设计的步骤1002，电路设计包括衬底中的多个非连续掺杂阱以及位于多个非连续掺杂阱上方的多个电阻器元件，使得每个电阻器元件均位于多个非连续掺杂阱中的不同的一个的上方。方法1000还包括在第一电压施加至多个电阻器元件中的第一个以及第二电压同时施加至多个电阻器元件中的第二个的情况下(其中，第二电压不同于第一电压)，用于模拟电路设计的性能的步骤1004。
模拟电路的性能对于测试和诊断目的是有价值的。例如，当创建新的设计时，可能需要确定器件在多种条件下将如何执行。因此，设计的模拟可以为设计者提供关于电路将如何执行的有价值的信息。使用本文描述的原理，可以更精确地应用在阵列中的一些电阻器接通而一些断开的模拟。换句话说，在模拟期间，可以将一个电压施加至阵列中的一个电阻器，并且可以将不同的电压施加至阵列中的另一个电阻器。由于本文描述的隔离的阱，一个电阻器的操作将对相邻的电阻器具有较小的影响。在没有本文描述的隔离的阱的情况下，不同电压施加至阵列中的不同电阻器的任何模拟将不会如此精确。因此，模拟可能不能测试期望电路可能执行的某些情况。
此外，如果确定电路不按照要求作用，则设计者可以调整电路设计。例如，这种调整可以是电阻器元件的间隔。这种调整也可以包括改变电阻器元件的性能。例如，可以通过调整电阻器元件的尺寸或者通过调整用于电阻器的材料来改变电阻器元件的电阻。
图11是示出用于形成用于电阻器阵列的隔离的阱的示例性方法的流程图。该方法1100包括用于在衬底中形成多个非连续的掺杂阱的步骤1102。该方法1100还包括用于在衬底上方的电介质层中形成电阻器元件的阵列的步骤1104，该电阻器元件的阵列位于多个非连续的掺杂阱的上方，使得每个电阻器元件位于多个非连续的掺杂阱中的不同的一个的上方。
根据本发明的实施例，提供了一种半导体器件，包括：衬底；电介质层，位于所述衬底上方；第一电阻器元件，嵌入所述电介质层中；第二电阻器元件，嵌入所述电介质层中；第一掺杂阱，位于所述衬底中，所述第一掺杂阱与所述第一电阻器元件对准；以及第二掺杂阱，位于所述衬底中，所述第二掺杂阱与所述第二电阻器元件对准，所述第二掺杂阱与所述第一掺杂阱是非连续的。
在一些实施例中，所述第一掺杂阱和所述第二掺杂阱是n阱。
在一些实施例中，所述衬底的部分将所述第一掺杂阱与所述第二掺杂阱隔开。
在一些实施例中，所述第一掺杂阱和所述第二掺杂阱是浮置的阱。
在一些实施例中，所述第一掺杂阱和所述第二掺杂阱与电压线电连接。
在一些实施例中，该半导体器件还包括：设置在所述第一掺杂阱上的第一栅极结构以及设置在所述第二掺杂阱上的第二栅极结构。
在一些实施例中，所述第一电阻器元件的宽度小于所述第一掺杂阱的宽度。
在一些实施例中，所述第一掺杂阱和所述第二掺杂阱是p阱。
在一些实施例中，该半导体器件还包括：围绕所述第一掺杂阱和所述第二掺杂阱的n阱，所述n阱将所述第一掺杂阱和所述第二掺杂阱与所述衬底隔开。
在一些实施例中，所述n阱是浮置的n阱。
在一些实施例中，所述n阱连接至电压源。
在一些实施例中，该半导体器件还包括：第一n阱，围绕所述第一掺杂阱并且将所述第一掺杂阱与所述衬底隔开；以及第二n阱，围绕所述第二掺杂阱并且将所述第二掺杂阱与所述衬底隔开，所述第二n阱与所述第一掺杂阱是非连续的。
在一些实施例中，所述第一掺杂阱和所述第二掺杂阱接地。
在一些实施例中，所述第一电阻器元件和所述第二电阻器元件连接至单独的线，使得可以向所述第一电阻器元件和所述第二电阻器元件施加不同的电压。
根据本发明的实施例，提供了一种制造半导体器件的方法，所述方法包括：在衬底中形成第一阱；在所述衬底中形成第二阱，所述第二阱与所述第一阱是非连续的；在所述衬底上方形成电介质层；在所述电介质层中形成第一电阻器元件，所述第一电阻器元件直接位于所述第一阱的上方；以及在所述电介质层中形成第二电阻器元件，所述第二电阻器元件直接位于所述第二阱的上方。
在一些实施例中，该方法还包括：在所述第一阱和所述第二阱上方形成伪栅极结构。在一些实施例中，该方法还包括：形成围绕所述第一阱和所述第二阱的第三阱。
根据本发明的实施例，提供了一种由计算机系统实施的方法，所述方法包括：接收电路设计，所述电路设计包括在衬底中的多个非连续掺杂阱以及位于所述多个非连续掺杂阱的上方的多个电阻器元件，使得所述多个电阻器元件的每个均位于所述多个非连续掺杂阱中的不同的一个的上方；以及在第一电压施加至所述多个电阻器元件的第一个以及第二电压同时施加至所述多个电阻器元件的第二个，并且所述第二电压不同于所述第一电压的情况下，模拟所述电路设计的性能。
在一些实施例中，所述第一电压和所述第二电压中的一个为零。
在一些实施例中，该方法还包括：基于所述模拟，调整所述电路设计。
根据本发明的实施例，提供了一种半导体器件，包括：多个非连续掺杂阱，位于衬底中；电介质层，位于所述衬底上方；以及电阻器元件的阵列，位于所述电介质层中并且位于所述多个非连续掺杂阱的上方，使得每个电阻器元件位于所述多个非连续掺杂阱中的不同的一个的上方。
在一些实施例中，所述非连续掺杂阱由所述衬底中具有不同掺杂浓度和类型的各部分隔开。
在一些实施例中，所述非连续掺杂阱由浅沟槽隔离(STI)部件隔开。
在一些实施例中，所述非连续掺杂阱由具有不同掺杂类型的更深的掺杂阱围绕。
在一些实施例中，所述更深的掺杂阱彼此是非连续的。
根据本发明的实施例，提供了一种半导体器件，包括：衬底，包括：第一阱；和第二阱，与所述第一阱是非连续的；以及电介质层，位于所述衬底上方，所述电介质层包括：第一电阻器元件，嵌入所述电介质层中，所述第一电阻器元件与所述第一阱对准；和第二电阻器元件，嵌入所述电介质层中，所述第二电阻器元件与所述第二阱对准，其中，所述第一电阻器元件是第一电路的部分，并且所述第二电阻器元件是与所述第一电路分隔开的第二电路的部分，使得可以向所述第一电阻器元件和所述第二电阻器元件施加不同的电压。
在一些实施例中，该半导体器件还包括：位于所述第一阱和所述第二阱上方的栅极结构。
在一些实施例中，所述第一阱和所述第二阱彼此分开至少10纳米。
根据本发明的实施例，提供了一种用于制造半导体器件的方法，包括：在衬底中形成多个非连续掺杂阱；以及在所述衬底上方的电介质层中形成电阻器元件的阵列，所述电阻器元件的阵列位于所述多个非连续掺杂阱的上方，使得每个电阻器元件位于多个所述非连续掺杂阱中的不同的一个的上方。
在一些实施例中，该方法还包括：形成围绕所述多个非连续掺杂阱中的每个的连续且更深的阱，所述更深的阱掺杂有与所述多个非连续掺杂阱不同的掺杂剂类型。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
电介质层，位于所述衬底上方；
第一电阻器元件，嵌入所述电介质层中；
第二电阻器元件，嵌入所述电介质层中；
第一掺杂阱，位于所述衬底中，所述第一掺杂阱与所述第一电阻器元件对准；以及
第二掺杂阱，位于所述衬底中，所述第二掺杂阱与所述第二电阻器元件对准，所述第二掺杂阱与所述第一掺杂阱是非连续的。
2.根据权利要求1所述的半导体器件，其中，所述第一掺杂阱和所述第二掺杂阱是n阱。
3.根据权利要求1所述的半导体器件，其中，所述衬底的部分将所述第一掺杂阱与所述第二掺杂阱隔开。
4.一种制造半导体器件的方法，所述方法包括：
在衬底中形成第一阱；
在所述衬底中形成第二阱，所述第二阱与所述第一阱是非连续的；
在所述衬底上方形成电介质层；
在所述电介质层中形成第一电阻器元件，所述第一电阻器元件直接位于所述第一阱的上方；以及
在所述电介质层中形成第二电阻器元件，所述第二电阻器元件直接位于所述第二阱的上方。
5.根据权利要求4所述的方法，还包括：在所述第一阱和所述第二阱上方形成伪栅极结构。
6.一种由计算机系统实施的方法，所述方法包括：
接收电路设计，所述电路设计包括在衬底中的多个非连续掺杂阱以及位于所述多个非连续掺杂阱的上方的多个电阻器元件，使得所述多个电阻器元件的每个均位于所述多个非连续掺杂阱中的不同的一个的上方；以及
在第一电压施加至所述多个电阻器元件的第一个以及第二电压同时施加至所述多个电阻器元件的第二个，并且所述第二电压不同于所述第一电压的情况下，模拟所述电路设计的性能。
7.根据权利要求6所述的方法，其中，所述第一电压和所述第二电压中的一个为零。
8.一种半导体器件，包括：
多个非连续掺杂阱，位于衬底中；
电介质层，位于所述衬底上方；以及
电阻器元件的阵列，位于所述电介质层中并且位于所述多个非连续掺杂阱的上方，使得每个电阻器元件位于所述多个非连续掺杂阱中的不同的一个的上方。
9.一种半导体器件，包括：
衬底，包括：
第一阱；和
第二阱，与所述第一阱是非连续的；以及
电介质层，位于所述衬底上方，所述电介质层包括：
第一电阻器元件，嵌入所述电介质层中，所述第一电阻器元件与所述第一阱对准；和
第二电阻器元件，嵌入所述电介质层中，所述第二电阻器元件与所述第二阱对准，
其中，所述第一电阻器元件是第一电路的部分，并且所述第二电阻器元件是与所述第一电路分隔开的第二电路的部分，使得可以向所述第一电阻器元件和所述第二电阻器元件施加不同的电压。
10.一种用于制造半导体器件的方法，包括：
在衬底中形成多个非连续掺杂阱；以及
在所述衬底上方的电介质层中形成电阻器元件的阵列，所述电阻器元件的阵列位于所述多个非连续掺杂阱的上方，使得每个电阻器元件位于多个所述非连续掺杂阱中的不同的一个的上方。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11126775B2 (en) 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. IC layout, method, device, and system

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57157539A (en) * 1981-03-24 1982-09-29 Toshiba Corp Semiconductor integrated circuit device
US5600176A (en) * 1992-05-26 1997-02-04 Texas Instruments Deustchland Gmbh Integrated voltage divider
JP2000150778A (ja) * 1998-11-06 2000-05-30 Nec Ic Microcomput Syst Ltd ポリシリコン抵抗素子
US6369409B1 (en) * 1995-08-24 2002-04-09 Seiko Instruments Inc. Semiconductor device and method of manufacturing the same
US20060097349A1 (en) * 2004-11-09 2006-05-11 Shaw Jonathan A High performance diode-implanted voltage-controlled poly resistors for mixed-signal and RF applications
CN103515385A (zh) * 2012-06-21 2014-01-15 拉碧斯半导体株式会社 半导体装置
JP2016521919A (ja) * 2013-06-07 2016-07-25 キャベンディッシュ・キネティックス・インコーポレイテッドＣａｖｅｎｄｉｓｈ Ｋｉｎｅｔｉｃｓ， Ｉｎｃ． 均一な動作特性を備えたｍｅｍｓデジタル可変キャパシタの非対称アレイ

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649314B1 (ko) * 2004-12-30 2006-11-24 동부일렉트로닉스 주식회사 시뮬레이션용 모델 저항 소자 및 이를 이용한 시뮬레이션 방법
JP4987309B2 (ja) * 2005-02-04 2012-07-25 セイコーインスツル株式会社 半導体集積回路装置とその製造方法
JP2007311566A (ja) * 2006-05-18 2007-11-29 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US20080160686A1 (en) 2006-10-16 2008-07-03 Nec Electronics Corporation Semiconductor device and method of manufacturing same
US7838958B2 (en) 2008-01-10 2010-11-23 International Business Machines Corporation Semiconductor on-chip repair scheme for negative bias temperature instability
US7977754B2 (en) 2008-07-25 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Poly resistor and poly eFuse design for replacement gate technology
JP2010109233A (ja) 2008-10-31 2010-05-13 Renesas Technology Corp 半導体装置
US8685818B2 (en) * 2010-06-25 2014-04-01 International Business Machines Corporation Method of forming a shallow trench isolation embedded polysilicon resistor
KR101770585B1 (ko) 2010-09-03 2017-08-24 삼성전자주식회사 저항 어레이 및 이를 포함하는 반도체 장치
US8786050B2 (en) * 2011-05-04 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage resistor with biased-well
US9184226B2 (en) 2011-08-15 2015-11-10 Texas Instruments Incorporated Embedded tungsten resistor
JP2013197487A (ja) 2012-03-22 2013-09-30 Asahi Kasei Electronics Co Ltd 反転バッファ回路および電子ボリューム回路
US8711022B2 (en) 2012-06-19 2014-04-29 International Business Machines Corporation Resistor-2 resistor (R-2R) digital-to-analog converter with resistor network reversal
US9013845B1 (en) * 2013-03-04 2015-04-21 Xilinx, Inc. High voltage RC-clamp for electrostatic discharge (ESD) protection
US9768243B2 (en) * 2013-03-12 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of resistor
EP3158585A4 (en) 2014-06-18 2018-05-16 Intel Corporation Pillar resistor structures for integrated circuitry
US10103139B2 (en) 2015-07-07 2018-10-16 Xilinx, Inc. Method and design of low sheet resistance MEOL resistors
US10510688B2 (en) 2015-10-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Via rail solution for high power electromigration

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57157539A (en) * 1981-03-24 1982-09-29 Toshiba Corp Semiconductor integrated circuit device
US5600176A (en) * 1992-05-26 1997-02-04 Texas Instruments Deustchland Gmbh Integrated voltage divider
US6369409B1 (en) * 1995-08-24 2002-04-09 Seiko Instruments Inc. Semiconductor device and method of manufacturing the same
JP2000150778A (ja) * 1998-11-06 2000-05-30 Nec Ic Microcomput Syst Ltd ポリシリコン抵抗素子
US20060097349A1 (en) * 2004-11-09 2006-05-11 Shaw Jonathan A High performance diode-implanted voltage-controlled poly resistors for mixed-signal and RF applications
CN103515385A (zh) * 2012-06-21 2014-01-15 拉碧斯半导体株式会社 半导体装置
JP2016521919A (ja) * 2013-06-07 2016-07-25 キャベンディッシュ・キネティックス・インコーポレイテッドＣａｖｅｎｄｉｓｈ Ｋｉｎｅｔｉｃｓ， Ｉｎｃ． 均一な動作特性を備えたｍｅｍｓデジタル可変キャパシタの非対称アレイ

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