CN109860181A - 用于先进的集成电路结构制造的差异化电压阈值金属栅极结构 - Google Patents

用于先进的集成电路结构制造的差异化电压阈值金属栅极结构 Download PDF

Info

Publication number
CN109860181A
CN109860181A CN201811307015.7A CN201811307015A CN109860181A CN 109860181 A CN109860181 A CN 109860181A CN 201811307015 A CN201811307015 A CN 201811307015A CN 109860181 A CN109860181 A CN 109860181A
Authority
CN
China
Prior art keywords
fin
layer
metal layer
type
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811307015.7A
Other languages
English (en)
Inventor
J.S.莱布
J.胡
A.达斯古普塔
M.L.哈滕多夫
C.P.奥思
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN109860181A publication Critical patent/CN109860181A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Materials Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Drying Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)

Abstract

本公开的实施例属于先进的集成电路结构制造的领域，并且具体为10纳米节点以及更小的集成电路结构制造和所得到的结构。在示例中，一种集成电路结构包括鳍片。栅极电介质层处于鳍片的顶部之上并且侧向邻接鳍片的侧壁。N型栅电极处于鳍片的顶部之上的栅极电介质层之上并且侧向邻接鳍片的侧壁，N型栅电极包括在栅极电介质层上的P型金属层和在P型金属层上的N型金属层。第一N型源极或漏极区域邻接栅电极的第一侧。第二N型源极或漏极区域邻接栅电极的第二侧，第二侧与第一侧相对。

Description

用于先进的集成电路结构制造的差异化电压阈值金属栅极 结构
相关申请的交叉引用
本申请主张提交于2017年11月30日的题为“ADVANCED INTEGRATED CIRCUITSTRUCTURE FABRICATION（先进集成电路结构制造）”的美国临时申请号62/593,149的权益，藉此将其整个内容通过引用并入到本文中。
技术领域
本公开的实施例属于先进的集成电路结构制造的领域，并且尤其是10纳米节点以及更小的集成电路结构制造和所得到的结构的领域。
背景技术
在过去的几十年中，集成电路中的特征的缩放一直是不断发展的半导体行业的驱动力。缩放至越来越小的特征使得能够在半导体芯片的有限基板面上实现增大的功能单元密度。例如，收缩的晶体管大小允许在芯片上并入增大数量的存储器或逻辑器件，从而导致制造具有增大容量的产品。然而，对于不断变大的容量的驱使并不是没有问题的。优化每个器件的性能的必要性变得愈加显著。
在常规且当前已知的制造过程中的可变性可能会限制将它们进一步延伸到10纳米节点或亚10纳米节点的范围中的可能性。因此，对于未来技术节点而言所需的功能组件的制造可能要求在当前的制造过程中引入新方法或集成新技术，或者用它们来替代当前的制造过程。
附图说明
图1A例示了在层间电介质（ILD）层上形成的硬掩模材料层的在沉积之后、但是在图案化之前的开始结构的横截面视图。
图1B例示了通过节距二等分来图案化该硬掩模层之后的图1A的结构的横截面视图。
图2A是根据本公开的实施例的用于制造半导体鳍片的节距四等分法的示意图。
图2B例示了根据本公开的实施例的使用节距四等分法制造的半导体鳍片的横截面视图。
图3A是根据本公开的实施例的用于制造半导体鳍片的融合鳍片节距四等分法的示意图。
图3B例示了根据本公开的实施例的使用融合鳍片节距四等分法制造的半导体鳍片的横截面视图。
图4A-4C是根据本公开的实施例的表示制造多个半导体鳍片的方法中的各种操作的横截面视图。
图5A例示了根据本公开的实施例的被三层沟槽隔离结构隔开的一对半导体鳍片的横截面视图。
图5B例示了根据本公开的另一实施例的被另一三层沟槽隔离结构隔开的另一对半导体鳍片的横截面视图。
图6A-6D例示了根据本公开的实施例的制造三层沟槽隔离结构中的各种操作的横截面视图。
图7A-7E例示了根据本公开的实施例的制造集成电路结构的方法中的各种操作的成角度的三维横截面视图。
图8A-8F例示了根据本公开的实施例的针对制造集成电路结构的方法中的各种操作的沿图7E的a-a'轴截取的稍微投影的横截面视图。
图9A例示了根据本公开的实施例的针对包括永久性栅极堆叠和外延源极或漏极区域的集成电路结构的沿图7E的a-a'轴截取的稍微投影的横截面视图。
图9B例示了根据本公开的实施例的针对包括外延源极或漏极区域以及多层沟槽隔离结构的集成电路结构的沿图7E的b-b'轴截取的横截面视图。
图10例示了根据本公开的实施例的在源极或漏极位置处截取的集成电路结构的横截面视图。
图11例示了根据本公开的实施例的在源极或漏极位置处截取的另一集成电路结构的横截面视图。
图12A-12D例示了根据本公开的实施例的表示制造集成电路结构中的各种操作并且在源极或漏极位置处截取的横截面视图。
图13A和13B例示了根据本公开的实施例的表示具有用于形成局部隔离结构的多栅极间隔的鳍片的图案化方法中的各种操作的平面视图。
图14A-14D例示了根据本公开的另一实施例的表示具有用于形成局部隔离结构的单栅极间隔的鳍片的图案化方法中的各种操作的平面视图。
图15例示了根据本公开的实施例的具有鳍片的集成电路结构的横截面视图，所述鳍片具有用于局部隔离的多栅极间隔。
图16A例示了根据本公开的另一实施例的具有鳍片的集成电路结构的横截面视图，所述鳍片具有用于局部隔离的单栅极间隔。
图16B例示了根据本公开的实施例的示出了可以在其处形成鳍片隔离结构来代替栅电极的位置的横截面视图。
图17A-17C例示了根据本公开的实施例的针对使用鳍片修整隔离法制造的鳍片切口的各种深度可能性。
图18例示了根据本公开的实施例的示出针对鳍片内的鳍片切口的局部位置对比更宽位置的深度的可能选项的平面视图和沿a-a'轴截取的对应横截面视图。
图19A和19B例示了根据本公开的实施例的在具有宽切口的鳍片末端处选择鳍片末端应力源位置的方法中的各种操作的横截面视图。
图20A和20B例示了根据本公开的实施例的在具有局部切口的鳍片末端处选择鳍片末端应力源位置的方法中的各种操作的横截面视图。
图21A-21M例示了根据本公开的实施例的制造具有差异化鳍片末端电介质插塞的集成电路结构的方法中的各种操作的横截面视图。
图22A-22D例示了根据本公开的实施例的PMOS鳍片末端应力源电介质插塞的示例性结构的横截面视图。
图23A例示了根据本公开的另一实施例的具有鳍片末端应力诱发特征的另一半导体结构的横截面视图。
图23B例示了根据本公开的另一实施例的具有鳍片末端应力诱发特征的另一半导体结构的横截面视图。
图24A例示了根据本公开的实施例的具有单轴向张应力的鳍片的成角度视图。
图24B例示了根据本公开的实施例的具有单轴向压应力的鳍片的成角度视图。
图25A和25B例示了根据本公开的实施例的表示图案化具有用于在所选栅极线切口位置中形成局部隔离结构的单栅极间隔的鳍片的方法中的各种操作的平面视图。
图26A-26C例示了根据本公开的实施例的针对电介质插塞的各种可能性的横截面视图，所述电介质插塞是用于图25B的结构的各种区域的聚合切口（poly cut）和鳍片修整隔离（FTI）局部鳍片切口位置以及仅聚合切口位置。
图27A例示了根据本公开的实施例的具有栅极线切口的集成电路结构的平面视图和对应的横截面视图，该栅极线切口具有延伸到栅极线的电介质间隔部中的电介质插塞。
图27B例示了根据本公开的另一实施例的具有栅极线切口的集成电路结构的平面视图和对应的横截面视图，该栅极线切口具有延伸超过栅极线的电介质间隔部的电介质插塞。
图28A-28F例示了根据本公开的另一实施例的在制造具有带有电介质插塞的栅极线切口的集成电路结构的方法中的各种操作的横截面视图，所述电介质插塞具有延伸超过栅极线的电介质间隔部的上部和延伸到栅极线的电介质间隔部中的下部。
图29A-29C例示了根据本公开的实施例的在永久性栅极堆叠的底部的部分处具有残余的虚设栅极材料的集成电路结构的平面视图和对应的横截面视图。
图30A-30D例示了根据本公开的另一实施例的制造在永久性栅极堆叠的底部的部分处具有残余的虚设栅极材料的集成电路结构的方法中的各种操作的横截面视图。
图31A例示了根据本公开的实施例的具有铁电或反铁电栅极电介质结构的半导体器件的横截面视图。
图31B例示了根据本公开的另一实施例的具有铁电或反铁电栅极电介质结构的另一半导体器件的横截面视图。
图32A例示了根据本公开的实施例的一对半导体鳍片之上的多个栅极线的平面视图。
图32B例示了根据本公开的实施例的沿着图32A的a-a'轴截取的横截面视图。
图33A例示了根据本公开的实施例的具有基于调制掺杂的差异化电压阈值的一对NMOS器件以及具有基于调制掺杂的差异化电压阈值的一对PMOS器件的横截面视图。
图33B例示了根据本公开的另一实施例的具有基于差异化栅电极结构的差异化电压阈值的一对NMOS器件以及具有基于差异化栅电极结构的差异化电压阈值的一对PMOS器件的横截面视图。
图34A例示了根据本公开的实施例的具有基于差异化栅电极结构并基于调制掺杂的差异化电压阈值的一组三个NMOS器件以及具有基于差异化栅电极结构并基于调制掺杂的差异化电压阈值的一组三个PMOS器件的横截面视图。
图34B例示了根据本公开的另一实施例的具有基于差异化栅电极结构并基于调制掺杂的差异化电压阈值的一组三个NMOS器件以及具有基于差异化栅电极结构并基于调制掺杂的差异化电压阈值的一组三个PMOS器件的横截面视图。
图35A-35D例示了根据本公开的另一实施例的制造具有基于差异化栅电极结构的差异化电压阈值的NMOS器件的方法中的各种操作的横截面视图。
图36A-36D例示了根据本公开的另一实施例的制造具有基于差异化栅电极结构的差异化电压阈值的PMOS器件的方法中的各种操作的横截面视图。
图37例示了根据本公开的实施例的具有P/N结的集成电路结构的横截面视图。
图38A-38H例示了根据本公开的实施例的使用双金属栅极替代栅极工艺流程来制造集成电路结构的方法中的各种操作的横截面视图。
图39A-39H例示了根据本公开的实施例的表示制造基于双硅化物的集成电路的方法中的各种操作的横截面视图。
图40A例示了根据本公开的实施例的具有用于NMOS器件的沟槽接触部的集成电路结构的横截面视图。
图40B例示了根据本公开的另一实施例的具有用于PMOS器件的沟槽接触部的集成电路结构的横截面视图。
图41A例示了根据本公开的实施例的在源极或漏极区域上具有导电接触部的半导体器件的横截面视图。
图41B例示了根据本公开的实施例的在凸起的源极或漏极区域上具有导电接触部的另一半导体器件的横截面视图。
图42例示了根据本公开的实施例的一对半导体鳍片之上的多个栅极线的平面视图。
图43A-43C例示了根据本公开的实施例的针对制造集成电路结构的方法中的各种操作的沿图42的a-a'轴截取的横截面视图。
图44例示了根据本公开的实施例的针对集成电路结构的沿图42的b-b'轴截取的横截面视图。
图45A和45B分别例示了根据本公开的实施例的包括在其上具有硬掩模材料的沟槽接触插塞的集成电路结构的平面视图和对应的横截面视图。
图46A-46D例示了根据本公开的实施例的表示制造包括在其上具有硬掩模材料的沟槽接触插塞的集成电路结构的方法中的各种操作的横截面视图。
图47A例示了具有部署在栅电极的无效部分之上的栅极接触部的半导体器件的平面视图。图47B例示了具有部署在栅电极的无效部分之上的栅极接触部的非平面半导体器件的横截面视图。
图48A例示了根据本公开的实施例的具有部署在栅电极的有效部分之上的栅极接触通孔的半导体器件的平面视图。图48B例示了根据本公开的实施例的具有部署在栅电极的有效部分之上的栅极接触通孔的非平面半导体器件的横截面视图。
图49A-49D例示了根据本公开的实施例的表示制造具有部署在栅极的有效部分之上的栅极接触结构的半导体结构的方法中的各种操作的横截面视图。
图50例示了根据本公开的实施例的具有包括叠加的绝缘盖层的沟槽接触部的集成电路结构的平面视图和对应的横截面视图。
图51A-51F例示了根据本公开的实施例的各种集成电路结构的横截面视图，所述集成电路结构各自具有包括叠加的绝缘盖层的沟槽接触部并且具有包括叠加的绝缘盖层的栅极堆叠。
图52A例示了根据本公开的另一实施例的具有部署在栅极的有效部分之上的栅极接触通孔的另一半导体器件的平面视图。
图52B例示了根据本公开的另一实施例的具有耦合一对沟槽接触部的沟槽接触通孔的另一半导体器件的平面视图。
图53A-53E例示了根据本公开的实施例的表示制造具有含有叠加的绝缘盖层的栅极堆叠的集成电路结构的方法中的各种操作的横截面视图。
图54是根据本公开的实施例的用于制造用于互连结构的沟槽的节距四等分法的示意图。
图55A例示了根据本公开的实施例的使用节距四等分方案制造的金属化层的横截面视图。
图55B例示了根据本公开的实施例的在使用节距四等分方案制造的金属化层上方使用节距二等分方案制造的金属化层的横截面视图。
图56A例示了根据本公开的实施例的具有在利用一种金属线构成的金属化层上方的利用相异的金属线构成的金属化层的集成电路结构的横截面视图。
图56B例示了根据本公开的实施例的具有耦合到利用一种金属线构成的金属化层的利用相异的金属线构成的金属化层的集成电路结构的横截面视图。
图57A-57C例示了根据本公开的实施例的具有各种衬垫和导电封盖结构布置的各个互连线的横截面视图。
图58例示了根据本公开的实施例的具有在利用一种金属线构成和较小节距的两个金属化层上方的利用相异的金属线构成和节距的四个金属化层的集成电路结构的横截面视图。
图59A-59D例示了根据本公开的实施例的具有底部导电层的各种互连线和通孔布置的横截面视图。
图60A-60D例示了根据本公开的实施例的用于BEOL金属化层的凹陷线形貌的结构布置的横截面视图。
图61A-61D例示了根据本公开的实施例的用于BEOL金属化层的阶梯状线形貌的结构布置的横截面视图。
图62A例示了根据本公开的实施例的平面视图和沿着金属化层的平面视图的a-a'轴截取的对应的横截面视图。
图62B例示了根据本公开的实施例的线末端或插塞的横截面视图。
图62C例示了根据本公开的实施例的线末端或插塞的另一横截面视图。
图63A-63F例示了根据本公开的实施例的表示插塞末道处理方案中的各种操作的平面视图和对应的横截面视图。
图64A例示了根据本公开的实施例的其中具有缝隙的导线插塞的横截面视图。
图64B例示了根据本公开的实施例的在下金属线位置处包括导线插塞的金属化层堆叠的横截面视图。
图65例示了用于存储器单元的单元布局的第一视图。
图66例示了根据本公开的实施例的用于具有内部节点跳线的存储器单元的单元布局的第一视图。
图67例示了用于存储器单元的单元布局的第二视图。
图68例示了根据本公开的实施例的用于具有内部节点跳线的存储器单元的单元布局的第二视图。
图69例示了用于存储器单元的单元布局的第三视图。
图70例示了根据本公开的实施例的用于具有内部节点跳线的存储器单元的单元布局的第三视图。
图71A和71B分别例示了根据本公开的实施例的用于六晶体管（6T）静态随机存取存储器（SRAM）的位单元布局和示意性图示。
图72例示了根据本公开的实施例的用于相同标准单元的两种不同布局的横截面视图。
图73例示了根据本公开的实施例的指示偶（E）或奇（O）名称的四种不同的单元布置的平面视图。
图74例示了根据本公开的实施例的块级聚合栅格的平面视图。
图75例示了根据本公开的实施例的基于具有不同版本的标准单元的示例性可接受（及格）布局。
图76例示了根据本公开的实施例的基于具有不同版本的标准单元的示例性不可接受（不及格）布局。
图77例示了根据本公开的实施例的基于具有不同版本的标准单元的另一示例性可接受（及格）布局。
图78例示了根据本公开的实施例的基于鳍片的薄膜电阻器结构的部分切割的平面视图和对应的横截面视图，其中该横截面视图是沿着部分切割的平面视图的a-a'轴截取的。
图79-83例示了根据本公开的实施例的表示制造基于鳍片的薄膜电阻器结构的方法中的各种操作的平面视图和对应的横截面视图。
图84例示了根据本公开的实施例的基于鳍片的薄膜电阻器结构的平面视图，其具有用于阳极或阴极电极接触部的各种示例性位置。
图85A-85D例示了根据本公开的实施例的用于制造基于鳍片的精密电阻器的各种鳍片几何形状的平面视图。
图86例示了根据本公开的实施例的光刻掩模结构的横截面视图。
图87例示了根据本公开的一个实施方式的计算设备。
图88例示了包括本公开的一个或多个实施例的中介层。
图89例示了根据本公开的实施例的采用根据本文中描述的一种或多种过程制造的IC或包括本文中描述的一个或多个特征的移动计算平台的等距视图。
图90例示了根据本公开的实施例的以倒装芯片方式安装的管芯的横截面视图。
具体实施方式
描述了先进的集成电路结构制造。在以下描述中，阐述诸如具体的集成和材料组织方法之类的众多具体细节，以便提供对本公开的实施例的透彻理解。对于本领域技术人员来说将会显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他情况下，没有详细描述诸如集成电路设计布局之类的公知特征，以免不必要地使本公开的实施例晦涩难懂。此外，要领会的是，附图中示出的各种实施例是例示性表示，并且不一定按比例绘制。
以下详细描述在本质上仅是例示性的并且不意图限制本主题的实施例或此类实施例的应用和使用。如本文中使用的，词语“示例性”意指“用作示例、实例或例示”。本文中被描述为示例性的任何实现方式不一定被解释为相比其他实现方式是优选的或有利的。此外，不意图受到前面的技术领域、背景技术、发明内容或以下的具体实施方式中呈现的任何明示或暗示的理论的约束。
本说明书包括对“一个实施例”或“实施例”的参考。短语“在一个实施例中”或“在实施例中”的出现不一定指代同一实施例。可以按照本公开以任何合适的方式组合特定的特征、结构或特性。
术语。以下段落提供了针对本公开（包括随附的权利要求）中出现的术语的定义或语境：
“包括”：该术语是开放式的。如随附的权利要求中使用的，该术语不排除附加结构或操作。
“被配置成”：各种单元或组件可以被描述或要求保护为“被配置成”执行一个或多个任务。在这样的语境中，“被配置成”用于通过指示所述单元或组件包括在操作期间执行那一个或多个任务的结构来暗示结构。照此，即使在所述单元或组件当前不操作（例如，没有开启或不活动）时，所指定的单元或组件也可以被说成是被配置成执行所述任务。阐述单元或电路或组件“被配置成”执行一个或多个任务明确地意图不针对该单元或组件援引35U.S.C.§112的第六款。
“第一”、“第二”等：如本文中使用的，这些术语用作用于在它们之后的名词的标签，并且并不暗示任何类型的排序（例如，空间上的、时间上的、逻辑上的等等）。
“耦合”——以下描述指代元件或节点或特征被“耦合”在一起。如本文中使用的，除非明确地另外声明，否则“耦合”意指一个元件或节点或特征直接或间接联接到另一元件或节点或特征（或者直接或间接与之通信），而不一定以机械方式。
另外，也可能仅为了参考的目的在以下描述中使用某些术语，并且所述术语因此不意图是限制性的。例如，诸如“上”、“下”、“上方”以及“下方”之类的术语是指对其进行参考的附图中的方向。诸如“前方”、“后方”、“后面”、“侧面”、“外侧”、“内侧”之类的术语描述组件的各部分在一致但任意的参考系内的取向或位置或二者，通过参考描述讨论中的组件的文本和相关联的附图来阐明所述参考系。这样的术语可以包括上文具体提及的词语、其派生词以及类似含义的词语。
“抑制”——如本文中使用的，抑制用于描述使效果降低或最小化。当组件或特征被描述为抑制动作、运动或条件时，其可以完全防止该结果或后果或未来状态。附加地，“抑制”还可以是指降低或减轻本来可能发生的后果、性能或效果。因此，当组件、元件或特征被称为抑制结果或状态时，其不需要完全防止或消除该结果或状态。
本文中描述的实施例可以涉及前段制程（FEOL）半导体处理和结构。FEOL是集成电路（IC）制造的第一部分，其中在半导体基板或层中对各个器件（例如，晶体管、电容器、电阻器等）进行图案化。FEOL一般涵盖直到（但不包括）金属互连层的沉积的任何过程。在最后的FEOL操作之后，结果通常是具有隔离晶体管的晶圆（例如，不具有任何导线）。
本文中描述的实施例可以涉及后段制程（BEOL）半导体处理和结构。BOEL是IC制造的第二部分，其中利用晶圆上的布线（例如，一个或多个金属化层）来使各个器件（例如，晶体管、电容器、电阻器等）互连。BEOL包括接触部、绝缘层（电介质）、金属层级和用于芯片到封装连接的接合部位。在制造阶段的BEOL部分中，形成接触部（焊盘）、互连导线、通孔和电介质结构。对于现代IC工艺而言，可以在BEOL中添加多于10个金属层。
下文描述的实施例可以可适用于FEOL处理和结构、BEOL处理和结构、或者FEOL和BEOL处理和结构二者。特别地，尽管可以使用FEOL处理场景来例示示例性处理方案，但是这样的方法也可以可适用于BEOL处理。同样，尽管可以使用BEOL处理场景来例示示例性处理方案，但是这样的方法也可以可适用于FEOL处理。
可以实现节距分割处理和图案化方案以使得能够实现本文中描述的实施例，或者可以包括节距分割处理和图案化方案作为本文中描述的实施例的一部分。节距分割图案化通常是指节距二等分、节距四等分等。节距分割方案可以可适用于FEOL处理、BEOL处理、或者FEOL（器件）和BEOL（金属化）处理二者。根据本文中描述的一个或多个实施例，首先实现光学光刻以在预定义的节距中印刷单向线（例如，严格单向或主要单向）。然后实现节距分割处理作为用于增大线密度的技术。
在实施例中，用于鳍片、栅极线、金属线、ILD线或硬掩模线的术语“格栅结构”在本文中用于指代紧密节距的格栅结构。在一个这样的实施例中，紧密节距不可直接通过所选光刻来实现。例如，可以首先形成基于所选光刻的图案，但是可以通过使用间隔部掩模图案化来二等分节距，如本领域中已知的那样。更进一步地，可以通过第二轮间隔部掩模图案化来四等分原始节距。因此，本文中描述的格栅状图案可以具有以大体上一致的节距间隔开并且具有大体上一致的宽度的金属线、ILD线或硬掩模线。例如，在一些实施例中，节距变化将会是10%以内并且宽度变化将会是10%以内，并且在一些实施例中，节距变化将会是5%以内并且宽度变化将会是5%以内。可以通过节距二等分法或节距四等分法、或其他节距分割法来制造图案。在实施例中，格栅不一定是单节距的。
在第一实施例中，可以实现节距二等分以使所制造的格栅结构的线密度加倍。图1A例示了在层间电介质（ILD）层上形成的硬掩模材料层的在沉积之后、但是在图案化之前的开始结构的横截面视图。图1B例示了通过节距二等分来图案化该硬掩模层之后的图1A的结构的横截面视图。
参考图1A，开始结构100具有形成在层间电介质（ILD）层102上的硬掩模材料层104。在硬掩模材料层104上沉积经图案化的掩模106。经图案化的掩模106具有沿着其特征（线）的侧壁、在硬掩模材料层104上形成的间隔部108。
参考图1B，以节距二等分法来图案化硬掩模材料层104。具体而言，首先去除经图案化的掩模106。所得到的间隔部108的图案具有双倍的密度，或者是掩模106的节距或特征的一半。通过例如蚀刻过程将间隔部108的图案转移到硬掩模材料层104，以形成经图案化的硬掩模110，如图1B中描绘的那样。在一个这样的实施例中，经图案化的硬掩模110被形成有具有单向线的格栅图案。经图案化的硬掩模110的格栅图案可以是紧密节距的格栅结构。例如，紧密节距可能无法直接通过所选的光刻技术来实现。更进一步地，尽管未示出，但是可以通过第二轮间隔部掩模图案化来四等分原始节距。因此，图1B的经图案化的硬掩模110的格栅状图案可以具有以恒定节距间隔开并且相对于彼此具有恒定宽度的硬掩模线。所实现的尺寸可以比所采用的光刻技术的关键尺寸要小得多。
因此，对于前段制程（FEOL）或后段制程（BEOL）或两种集成方案来说，可以使用光刻和蚀刻处理来图案化毯状膜，所述光刻和蚀刻处理可以涉及到例如基于间隔部的双倍图案化（SBDP）或节距二等分、或者基于间隔部的四倍图案化（SBQP）或节距四等分。要领会的是，也可以实现其他的节距分割法。在任何情况下，在实施例中，可以通过诸如193nm浸入式光刻（193i）之类的所选光刻法来制造栅格状布局。可以实现节距分割来将栅格状布局中的线密度增大到n倍。利用193i光刻加上“n”倍的节距分割的栅格状布局形成可以定名为193i+ P/n节距分割。在一个这样的实施例中，193nm的浸入缩放可以被扩展用于利用有成本效率的节距分割进行许多代。
在集成电路器件的制造中，随着器件尺寸持续缩小，诸如三栅极晶体管之类的多栅极晶体管变得愈加流行。一般在块状硅基板或绝缘体上硅结构上制造三栅极晶体管。在一些情况下，块状硅基板由于其较低成本和与现有的高产出块状硅基板下部构造的兼容性而是优选的。
然而，缩放多栅极晶体管并非毫无成果。随着这些微电子电路的基本构建块的尺寸的降低并且随着在给定区域中制造的基本构建块的绝对数量的增大，对用于制造这些构建块的半导体工艺的约束已变得难以承受。
根据本公开的一个或多个实施例，实现节距四等分法以用于图案化半导体层以形成半导体鳍片。在一个或多个实施例中，实现融合鳍片节距四等分法。
图2A是根据本公开的实施例的用于制造半导体鳍片的节距四等分法200的示意图。图2B例示了根据本公开的实施例的使用节距四等分法制造的半导体鳍片的横截面视图。
参考图2A，在操作（a）处，图案化光阻层（PR）以形成光阻特征202。可以使用诸如193浸入式光刻之类的标准光刻处理技术来图案化光阻特征202。在操作（b）处，使用光阻特征202来图案化材料层，诸如绝缘或电介质硬掩模层，以形成第一支柱（BB1）特征204。然后邻接第一支柱特征204的侧壁形成第一间隔部（SP1）特征206。在操作（c）处，去除第一支柱特征204以仅留下第一间隔部特征206。在去除第一支柱特征204之前或者在此期间，可以薄化第一间隔部特征206以形成经薄化的第一间隔部特征206'，如图2A中描绘的那样。可以在去除BB1（特征204）之前（如所描绘的那样）或者在此之后执行该薄化，这取决于对于BB2特征（208，在下文描述）而言所需要的必需的间隔和尺寸确定。在操作（d）处，使用第一间隔部特征206或经薄化的第一间隔部特征206'来图案化材料层，诸如绝缘或电介质硬掩模层，以形成第二支柱（BB2）特征208。然后邻接第二支柱特征208的侧壁形成第二间隔部（SP2）特征210。在操作（e）处，去除第二支柱特征208以仅留下第二间隔部特征210。然后可以使用所留下的第二间隔部特征210来图案化半导体层，以提供相对于初始的经图案化的光阻特征202具有节距四等分的尺寸的多个半导体鳍片。作为示例，参考图2B，使用第二间隔部特征210作为用于图案化（例如，干法或等离子蚀刻图案化）的掩模来形成多个半导体鳍片250，诸如由块状硅层形成的硅鳍片。在图2B的示例中，所述多个半导体鳍片250始终具有本质上相同的节距和间隔。
要领会的是，可以修改最初图案化的光阻特征之间的间隔以使节距四等分过程的结构结果发生变化。在示例中，图3A是根据本公开的实施例的用于制造半导体鳍片的融合鳍片节距四等分法300的示意图。图3B例示了根据本公开的实施例的使用融合鳍片节距四等分法制造的半导体鳍片的横截面视图。
参考图3A，在操作（a）处，图案化光阻层（PR）以形成光阻特征302。可以使用诸如193浸入式光刻之类的标准光刻工艺技术、但是以最终可能干扰产生均匀的成倍节距图案所需的设计规则的间隔（例如，称为子设计规则间隔）来图案化光阻特征302。在操作（b）处，使用光阻特征302来图案化材料层，诸如绝缘或电介质硬掩模层，以形成第一支柱（BB1）特征304。然后邻接第一支柱特征304的侧壁形成第一间隔部（SP1）特征306。然而，与图2A中例示的方案相比，作为更紧密的光阻特征302的结果，相邻的第一间隔部特征306中的一些是融合间隔部特征。在操作（c）处，去除第一支柱特征304以仅留下第一间隔部特征306。在去除第一支柱特征304之前或者在此之后，可以薄化第一间隔部特征306中的一些以形成经薄化的第一间隔部特征306'，如图3A中描绘的那样。在操作（d）处，使用第一间隔部特征306和经薄化的第一间隔部特征306'来图案化材料层，诸如绝缘或电介质硬掩模层，以形成第二支柱（BB2）特征308。然后邻接第二支柱特征308的侧壁形成第二间隔部（SP2）特征310。然而，在BB2特征308为融合特征的位置中，诸如在图3A的中央BB2特征308处，不形成第二间隔部。在操作（e）处，去除第二支柱特征308以仅留下第二间隔部特征310。然后可以使用所留下的第二间隔部特征310来图案化半导体层，以提供相对于初始的经图案化的光阻特征302具有节距四等分的尺寸的多个半导体鳍片。
作为示例，参考图3B，使用第二间隔部特征310作为用于图案化（例如，干法或等离子蚀刻图案化）的掩模来形成多个半导体鳍片350，诸如由块状硅层形成的硅鳍片。然而，在图3B的示例中，所述多个半导体鳍片350具有变化的节距和间隔。可以实现这样的融合鳍片间隔部图案化法以本质上消除鳍片在多个鳍片的图案的某些位置中的存在。因此，在某些位置中融合第一间隔部特征306允许基于两个第一支柱特征304（其通常生成八个鳍片，如与图2A和2B相关联地描述的那样）来制造六个或四个鳍片。在一个示例中，板中鳍片具有相比通过以均匀节距产生鳍片并然后切割不需要的鳍片通常将会允许的节距更紧密的节距，但是根据本文中描述的实施例仍可以实现后一方法。
在示例性实施例中，参考图3B的集成电路结构，第一多个半导体鳍片352具有沿着第一方向（y，进入该页面中）的最长尺寸。第一多个半导体鳍片352中的相邻的各个半导体鳍片353在与第一方向y正交的第二方向（x）中彼此间隔第一数量（S11）。第二多个半导体鳍片354具有沿着第一方向y的最长尺寸。第二多个半导体鳍片354中的相邻的各个半导体鳍片355在第二方向中彼此间隔第一数量（S1）。分别属于第一多个半导体鳍片352和第二多个半导体鳍片354的最靠近的半导体鳍片356和357在第二方向x中彼此间隔第二数量（S2）。在实施例中，第二数量S2大于第一数量S1但是小于第一数量S1的二倍。在另一实施例中，第二数量S2大于第一数量S1的二倍。
在一个实施例中，第一多个半导体鳍片352和第二多个半导体鳍片354包括硅。在一个实施例中，第一多个半导体鳍片352和第二多个半导体鳍片354与下面的单晶硅基板连续。在一个实施例中，第一多个半导体鳍片352和第二多个半导体鳍片354中的各个半导体鳍片具有沿着第二方向x的从第一多个半导体鳍片352和第二多个半导体鳍片354中的各个半导体鳍片的顶部到底部的向外逐渐变细的侧壁。在一个实施例中，第一多个半导体鳍片352具有恰好五个半导体鳍片，并且第二多个半导体鳍片354具有恰好五个半导体鳍片。
在另一示例性实施例中，参考图3A和3B，制造集成电路结构的方法包括形成第一初级支柱特征304（左侧的BB1）和第二初级支柱特征304（右侧的BB1）。邻接第一初级支柱特征304（左侧的BB1）和第二初级支柱特征304（右侧的BB1）的侧壁形成初级间隔部结构306。融合第一初级支柱特征304（左侧的BB1）和第二初级支柱特征304（右侧的BB1）之间的初级间隔部结构306。去除第一初级支柱特征（左侧的BB1）和第二初级支柱特征（右侧的BB1），并提供第一、第二、第三和第四次级支柱特征308。融合第二和第三次级支柱特征（例如，中央的一对次级支柱特征308）。邻接第一、第二、第三和第四次级支柱特征308的侧壁形成次级间隔部结构310。然后去除第一、第二、第三和第四次级支柱特征308。然后，将半导体材料图案化有次级间隔部结构310，以在半导体材料中形成半导体鳍片350。
在一个实施例中，将第一初级支柱结构304（左侧的BB1）和第二初级支柱结构304（右侧的BB1）图案化有第一初级支柱结构与第二初级支柱结构之间的子设计规则间隔。在一个实施例中，半导体材料包括硅。在一个实施例中，半导体鳍片350中的各个半导体鳍片具有沿着第二方向x的从半导体鳍片350中的各个半导体鳍片的顶部到底部的向外逐渐变细的侧壁。在一个实施例中，半导体鳍片350与下面的单晶硅基板连续。在一个实施例中，将半导体材料图案化有次级间隔部结构310包括形成具有沿着第一方向y的最长尺寸的第一多个半导体鳍片352，其中第一多个半导体鳍片352中的相邻的各个半导体鳍片在与第一方向y正交的第二方向x中彼此间隔第一数量S1。第二多个半导体鳍片354被形成为沿着第一方向y具有最长尺寸，其中第二多个半导体鳍片354中的相邻的各个半导体鳍片在第二方向x中彼此间隔第一数量S1。分别属于第一多个半导体鳍片352和第二多个半导体鳍片354的最靠近的半导体鳍片356和357在第二方向x中彼此间隔第二数量S2。在实施例中，第二数量S2大于第一数量S1。在一个这样的实施例中，第二数量S2小于第一数量S1的两倍。在另一这样的实施例中，第二数量S2大于第一数量S1的二倍但是小于其三倍。在实施例中，第一多个半导体鳍片352具有恰好五个半导体鳍片，并且第二多个半导体鳍片254具有恰好五个半导体鳍片，如图3B中描绘的那样。
在另一方面中，要领会的是，在执行鳍片去除作为对融合鳍片法的替换方案的鳍片修整过程中，可以在硬掩模图案化期间或者通过以物理方式去除鳍片来修整（去除）鳍片。作为后一方法的示例，图4A-4C是根据本公开的实施例的表示制造多个半导体鳍片的方法中的各种操作的横截面视图。
参考图4A，在诸如块状单晶硅层之类的半导体层404上形成经图案化的硬掩模层402。参考图4B，然后通过例如干法或等离子蚀刻过程在半导体层404中形成鳍片406。参考图4C，使用例如掩模和蚀刻过程来去除所选鳍片406。在所示示例中，去除鳍片406中的一个，并且可以留下残余鳍片根408，如图4C中描绘的那样。在这样的“鳍片修整末道”法中，将硬掩模402作为整体进行图案化以在不去除或修改各个特征的情况下提供格栅结构。直到制造了鳍片之后才修改鳍片群体。
在另一方面中，可以在半导体鳍片之间实现可以称为浅沟槽隔离（STI）结构的多层沟槽隔离区域。在实施例中，在形成于块状硅基板中的硅鳍片之间形成多层STI结构以限定硅鳍片的子鳍片区域。
使用块状硅用于鳍片或基于三栅极的晶体管可以是合期望的。然而，存在以下顾虑：器件的有效硅鳍片部分（例如，栅极控制的区域或HSi）下方的区域（子鳍片）被削弱或不受栅极控制。照此，如果源极或漏极区域处于HSi点处或低于HSi点，那么可能会穿过该子鳍片区域而存在泄漏通路。情况可以是这样：应当针对适当的器件操作而控制子鳍片区域中的泄漏通路。
解决上述问题的一个方法已经涉及到使用其中对该子鳍片区域进行重掺杂（例如，比2E18/cm3大得多）的阱植入操作，这切断了子鳍片泄漏但是也会导致鳍片中的大量掺杂。添加卤素植入物进一步增大了鳍片掺杂，使得线鳍片的末端以高水平被掺杂（例如，大于约1E18/cm3）。
另一方法涉及到通过子鳍片掺杂所提供的掺杂，而不必将相同水平的掺杂传递至鳍片的HSi部分。过程可以涉及到例如通过三栅极掺杂玻璃子鳍片向外扩散的方式来选择性地掺杂在块状硅晶圆上制造的三栅极或FinFET晶体管的子鳍片区域。例如，选择性地掺杂三栅极或FinFET晶体管的子鳍片区域可以缓解子鳍片泄漏而同时将鳍片掺杂保持较低。将固态掺杂源（例如，p型和n型掺杂氧化物、氮化物或碳化物）并入到晶体管工艺流程中——其是在被从鳍片侧壁凹陷之后——将阱掺杂传递至子鳍片区域中而同时保持相对未掺杂的鳍片主体。
因此，工艺方案可以包括在鳍片蚀刻之后沉积在鳍片上的固体源掺杂层（例如，掺硼氧化物）的使用。稍后在沟槽填充和抛光之后，使掺杂层与沟槽填充材料一起凹陷，以限定用于器件的鳍片高度（HSi）。该操作从高于HSi的鳍片侧壁中去除了掺杂层。因此，仅沿着子鳍片区域中的鳍片侧壁存在掺杂层，这确保了掺杂投放的精确控制。在驱进式退火之后，高掺杂被限于子鳍片区域，从而在高于HSi的相邻的鳍片区域（其形成了晶体管的沟道区域）中快速过渡至低掺杂。一般而言，针对NMOS鳍片掺杂实现硼硅玻璃（BSG），而针对PMOS鳍片掺杂实现磷硅玻璃（PSG）或砷硅玻璃（AsSG）层。在一个示例中，这样的P型固态掺杂物源是具有大约在0.1–10的质量百分比的范围中的硼浓度的BSG层。在另一示例中，这样的N型固态掺杂物源是分别具有大约在0.1–10的质量百分比的范围中的磷或砷浓度的PSG层或AsSG层。可以在掺杂层上包括氮化硅封盖层，并且然后可以在该氮化硅封盖层上包括二氧化硅或氧化硅填充材料。
根据本公开的另一实施例，对于如下面这样的相对较薄的鳍片（例如，具有小于约20纳米的宽度的鳍片）来说子鳍片泄漏足够低：在所述鳍片中直接邻接鳍片形成未掺杂或轻微掺杂的氧化硅或二氧化硅膜，在该未掺杂或轻微掺杂的氧化硅或二氧化硅膜上形成氮化硅层，并且在该氮化硅封盖层上包括二氧化硅或氧化硅填充材料。要领会的是，子鳍片区域的诸如卤素掺杂之类的掺杂也可以用这样的结构来实现。
图5A例示了根据本公开的实施例的被三层沟槽隔离结构隔开的一对半导体鳍片的横截面视图。
参考图5A，集成电路结构包括鳍片502，诸如硅鳍片。鳍片502具有下鳍片部分（子鳍片）502A和上鳍片部分502B（HSi）。第一绝缘层504直接处于鳍片502的下鳍片部分502A的侧壁上。第二绝缘层506直接处于直接在鳍片502的下鳍片部分502A的侧壁上的第一绝缘层504上。电介质填充材料508与第二绝缘层506侧向直接相邻，所述第二绝缘层506直接处于直接在鳍片502的下鳍片部分502A的侧壁上的第一绝缘层504上。
在实施例中，第一绝缘层504是包括硅和氧的未掺杂的绝缘层，诸如氧化硅或二氧化硅绝缘层。在实施例中，第一绝缘层504包括硅和氧，并且不具有含有比1E15原子每立方厘米更大的原子浓度的其他原子种类。在实施例中，第一绝缘层504具有在0.5-2纳米的范围中的厚度。
在实施例中，第二绝缘层506包括硅和氮，诸如化学计量为Si3N4的氮化硅绝缘层、富硅的氮化硅绝缘层或者贫硅的氮化硅绝缘层。在实施例中，第二绝缘层506具有在2-5纳米的范围中的厚度。
在实施例中，电介质填充材料508包括硅和氧，诸如氧化硅或二氧化硅绝缘层。在实施例中，最终在鳍片502的上鳍片部分502B的顶部之上并且与鳍片502的上鳍片部分502B的侧壁侧向相邻地形成栅电极。
要领会的是，在处理期间，可能侵蚀或消耗半导体鳍片的上鳍片部分。而且，鳍片之间的沟槽隔离结构也可能变得被侵蚀成具有非平面的形貌，或者可能被形成有非平面的制造上形貌。作为示例，图5B例示了根据本公开的另一实施例的被另一三层沟槽隔离结构隔开的另一对半导体鳍片的横截面视图。
参考图5B，集成电路结构包括第一鳍片552，诸如硅鳍片。第一鳍片552具有下鳍片部分552A和上鳍片部分552B以及在下鳍片部分552A和上鳍片部分552B之间的区域处的肩状特征554。诸如第二硅鳍片之类的第二鳍片562具有下鳍片部分562A和上鳍片部分562B以及在下鳍片部分562A和上鳍片部分562B之间的区域处的肩状特征564。第一绝缘层574直接在第一鳍片552的下鳍片部分552A的侧壁上并且直接在第二鳍片562的下鳍片部分562A的侧壁上。第一绝缘层574具有基本上与第一鳍片552的肩状特征554共面的第一端部574A，并且第一绝缘层574进一步具有基本上与第二鳍片562的肩状特征564共面的第二端部574B。第二绝缘层576直接在第一绝缘层574上，所述第一绝缘层574直接在第一鳍片552的下鳍片部分552A的侧壁上并且直接在第二鳍片562的下鳍片部分562A的侧壁上。
电介质填充材料578侧向直接邻接第二绝缘层576，所述第二绝缘层576直接在第一绝缘层574上，所述第一绝缘层574直接在第一鳍片552的下鳍片部分552A的侧壁上并且直接在第二鳍片562的下鳍片部分562A的侧壁上。在实施例中，电介质填充材料578具有上表面578A，其中电介质填充材料578的上表面578A的一部分低于第一鳍片552的肩状特征554中的至少一个并且低于第二鳍片562的肩状特征564中的至少一个，如图5B中描绘的那样。
在实施例中，第一绝缘层574是包括硅和氧的未掺杂的绝缘层，诸如氧化硅或二氧化硅绝缘层。在实施例中，第一绝缘层574包括硅和氧，并且不具有含有比1E15原子每立方厘米更大的原子浓度的其他原子种类。在实施例中，第一绝缘层574具有在0.5-2纳米的范围中的厚度。
在实施例中，第二绝缘层576包括硅和氮，诸如化学计量为Si3N4的氮化硅绝缘层、富硅的氮化硅绝缘层或者贫硅的氮化硅绝缘层。在实施例中，第二绝缘层576具有在2-5纳米的范围中的厚度。
在实施例中，电介质填充材料578包括硅和氧，诸如氧化硅或二氧化硅绝缘层。在实施例中，最终在第一鳍片552的上鳍片部分552B的顶部之上并与第一鳍片552的上鳍片部分552B的侧壁侧向相邻地、并且在第二鳍片562的上鳍片部分562B的顶部之上并与第二鳍片562的上鳍片部分562B的侧壁侧向相邻地形成栅电极。该栅电极进一步在第一鳍片552与第二鳍片562之间的电介质填充材料578之上。
图6A-6D例示了根据本公开的实施例的制造三层沟槽隔离结构中的各种操作的横截面视图。
参考图6A，制造集成电路结构的方法包括形成鳍片602，诸如硅鳍片。直接在鳍片602上形成第一绝缘层604，并且该第一绝缘层604与鳍片602共形，如图6B中描绘的那样。在实施例中，第一绝缘层604包括硅和氧，并且不具有含有比1E15原子每立方厘米更大的原子浓度的其他原子种类。
参考图6C，直接在第一绝缘层604上形成第二绝缘层606，并且该第二绝缘层606与第一绝缘层604共形。在实施例中，第二绝缘层606包括硅和氮。直接在第二绝缘层606上形成电介质填充材料608，如图6D中描绘的那样。
在实施例中，该方法进一步涉及到使电介质填充材料608、第一绝缘层604和第二绝缘层606凹陷以提供具有暴露的上鳍片部分602A（例如，诸如图5A和5B的上鳍片部分502B、552B或562B）的鳍片602。所得到的结构可以是如联系图5A或5B描述的那样。在一个实施例中，使电介质填充材料608、第一绝缘层604和第二绝缘层606凹陷涉及到使用湿法蚀刻过程。在另一实施例中，使电介质填充材料608、第一绝缘层604和第二绝缘层606凹陷涉及到使用等离子蚀刻或干法蚀刻过程。
在实施例中，使用化学气相沉积过程来形成第一绝缘层604。在实施例中，使用化学气相沉积过程来形成第二绝缘层606。在实施例中，使用旋涂（spin-on）过程来形成电介质填充材料608。在一个这样的实施例中，电介质填充材料608是旋涂材料并且例如在凹陷蚀刻过程之前或之后被暴露于蒸汽处理，以提供包括硅和氧的固化材料。在实施例中，最终在鳍片602的上鳍片部分的顶部之上并且与鳍片602的上鳍片部分的侧壁侧向相邻地形成栅电极。
在另一方面中，可以在某些沟槽隔离区域之上保留栅极侧壁间隔部材料作为在随后的处理操作期间对抗沟槽隔离区域侵蚀的保护。例如，图7A-7E例示了根据本公开的实施例的制造集成电路结构的方法中的各种操作的成角度的三维横截面视图。
参考图7A，制造集成电路结构的方法包括形成鳍片702，诸如硅鳍片。鳍片702具有下鳍片部分702A和上鳍片部分702B。直接邻接鳍片702的下鳍片部分702A的侧壁形成绝缘结构704。在上鳍片部分702B之上以及在绝缘结构704之上形成栅极结构706。在实施例中，栅极结构是预留位置或虚设栅极结构，其包括牺牲栅极电介质层706A、牺牲栅极706B和硬掩模706C。与鳍片702的上鳍片部分702B共形地、与栅极结构706共形地并且与绝缘结构704共形地形成电介质材料708。
参考图7B，在电介质材料708之上形成硬掩模材料710。在实施例中，硬掩模材料710是使用旋涂过程形成的基于碳的硬掩模材料。
参考图7C，使硬掩模材料710凹陷以形成凹陷的硬掩模材料712并且暴露电介质材料708的与鳍片702的上鳍片部分702B共形且与栅极结构706共形的一部分。凹陷的硬掩模材料712覆盖电介质材料708的与绝缘结构704共形的一部分。在实施例中，使用湿法蚀刻过程来使硬掩模材料710凹陷。在另一实施例中，使用灰蚀刻、干法蚀刻或等离子蚀刻过程来使硬掩模材料710凹陷。
参考图7D，以非均质方式蚀刻电介质材料708以沿着栅极结构706的侧壁、沿着鳍片702的上鳍片部分702B的部分侧壁以及在绝缘结构704之上形成经图案化的电介质材料714（如电介质间隔部714A）。
参考图7E，从图7D的结构中去除凹陷的硬掩模材料712。在实施例中，栅极结构706是虚设栅极结构，并且随后的处理包括用永久性栅极电介质和栅电极堆叠来替代栅极结构706。在实施例中，进一步的处理包括在栅极结构706的相对侧上形成嵌入式源极或漏极结构，如下文中更详细地描述的那样。
再次参考图7E，在实施例中，集成电路结构700包括诸如第一硅鳍片之类的第一鳍片（左侧的702），该第一鳍片具有下鳍片部分702A和上鳍片部分702B。集成电路结构进一步包括诸如第二硅鳍片之类的第二鳍片（右侧的702），该第二鳍片具有下鳍片部分702A和上鳍片部分702B。绝缘结构704直接邻接第一鳍片的下鳍片部分702A的侧壁并且直接邻接第二鳍片的下鳍片部分702A的侧壁。栅电极706在第一鳍片（左侧的702）的上鳍片部分702B之上、在第二鳍片（右侧的702）的上鳍片部分702B之上、并且在绝缘结构704的第一部分704之上。第一电介质间隔部714A沿着第一鳍片（左侧的702）的上鳍片部分702B的侧壁，并且第二电介质间隔部702C沿着第二鳍片（右侧的702）的上鳍片部分702B的侧壁。第二电介质间隔部714C在第一鳍片（左侧的702）与第二鳍片（右侧的702）之间在绝缘结构704的第二部分704B之上与第一电介质间隔部714B连续。
在实施例中，第一和第二电介质间隔部714B和714C包括硅和氮，诸如化学计量为Si3N4的氮化硅材料、富硅的氮化硅材料或者贫硅的氮化硅材料。
在实施例中，集成电路结构700进一步包括在栅电极706的相对侧上的嵌入式源极或漏极结构，所述嵌入式源极或漏极结构具有沿着第一和第二鳍片702的上鳍片部分702B的侧壁在第一和第二电介质间隔部714B和714C的顶表面下方的底表面，并且所述源极或漏极结构具有沿着第一和第二鳍片702的上鳍片部分702B的侧壁在第一和第二电介质间隔部714B和714C的顶表面上方的顶表面，如下文联系图9B描述的那样。在实施例中，绝缘结构704包括第一绝缘层、直接在第一绝缘层上的第二绝缘层以及直接侧向在第二绝缘层上的电介质填充材料，如也在下文联系图9B描述的那样。
图8A-8F例示了根据本公开的实施例的针对制造集成电路结构的方法中的各种操作的沿图7E的a-a'轴截取的稍微投影的横截面视图。
参考图8A，制造集成电路结构的方法包括形成鳍片702，诸如硅鳍片。鳍片702具有下鳍片部分（图8A中看不到）和上鳍片部分702B。直接邻接鳍片702的下鳍片部分702A的侧壁形成绝缘结构704。在上鳍片部分702B之上以及在绝缘结构704之上形成一对栅极结构706。要领会的是，在图8A-8F中示出的视角是稍微投影的，以示出在上鳍片部分702B前方（页面之外）的绝缘结构和栅极结构706的部分，其中该上鳍片部分稍微进入到页面中。在实施例中，栅极结构706是预留位置或虚设栅极结构，其包括牺牲栅极电介质层706A、牺牲栅极706B和硬掩模706C。
参考图8B，其对应于联系图7A描述的过程操作，与鳍片702的上鳍片部分702B共形地、与栅极结构706共形地并且与绝缘结构704的暴露部分共形地形成电介质材料708。
参考图8C，其对应于联系图7B描述的过程操作，在电介质材料708之上形成硬掩模材料710。在实施例中，硬掩模材料710是使用旋涂过程形成的基于碳的硬掩模材料。
参考图8D，其对应于联系图7C描述的过程操作，使硬掩模材料710凹陷以形成凹陷的硬掩模材料712并且暴露电介质材料708的与鳍片702的上鳍片部分702B共形且与栅极结构706共形的一部分。凹陷的硬掩模材料712覆盖电介质材料708的与绝缘结构704共形的一部分。在实施例中，使用湿法蚀刻过程来使硬掩模材料710凹陷。在另一实施例中，使用灰蚀刻、干法蚀刻或等离子蚀刻过程来使硬掩模材料710凹陷。
参考图8E，其对应于联系图7D描述的过程操作，以非均质方式蚀刻电介质材料708以沿着栅极结构706的侧壁（作为部分714A）、沿着鳍片702的上鳍片部分702B的部分侧壁以及在绝缘结构704之上形成经图案化的电介质材料714。
参考图8F，其对应于联系图7E描述的过程操作，从图8E的结构中去除凹陷的硬掩模材料712。在实施例中，栅极结构706是虚设栅极结构，并且随后的处理包括用永久性栅极电介质和栅电极堆叠来替代栅极结构706。在实施例中，进一步的处理包括在栅极结构706的相对侧上形成嵌入式源极或漏极结构，如下文中更详细地描述的那样。
再次参考图8F，在实施例中，集成电路结构700包括诸如硅鳍片之类的鳍片702，该鳍片702具有下鳍片部分（图8F中不可见）和上鳍片部分702B。绝缘结构704直接邻接鳍片702的下鳍片部分的侧壁。第一栅电极（左侧的706）在上鳍片部分702B之上以及在绝缘结构704的第一部分704A之上。第二栅电极（右侧的706）在上鳍片部分702B之上以及在绝缘结构704的第二部分704A'之上。第一电介质间隔部（左侧的706的右侧的714A）是沿着第一栅电极（左侧的706）的侧壁，并且第二电介质间隔部（右侧的706的左侧的714A）是沿着第二栅电极（右侧的706）的侧壁，第二电介质间隔部在第一栅电极（左侧的706）与第二栅电极（右侧的706）之间在绝缘结构704的第三部分704A''之上与第一电介质间隔部连续。
图9A例示了根据本公开的实施例的针对包括永久性栅极堆叠和外延源极或漏极区域的集成电路结构的沿图7E的a-a'轴截取的稍微投影的横截面视图。图9B例示了根据本公开的实施例的针对包括外延源极或漏极区域以及多层沟槽隔离结构的集成电路结构的沿图7E的b-b'轴截取的横截面视图。
参考图9A和9B，在实施例中，集成电路结构包括在栅电极706的相对侧上的嵌入式源极或漏极结构910。嵌入式源极或漏极结构910具有沿着第一和第二鳍片702的上鳍片部分702B的侧壁在第一和第二电介质间隔部714B和714C的顶表面990下方的底表面910A。嵌入式源极或漏极结构910具有沿着第一和第二鳍片702的上鳍片部分702B的侧壁在第一和第二电介质间隔部714B和714C的顶表面上方的顶表面910B。
在实施例中，栅极堆叠706是永久性栅极堆叠920。在一个这样的实施例中，永久性栅极堆叠920包括栅极电介质层922、诸如功函数栅极层之类的第一栅极层924、以及栅极填充材料926，如图9A中描绘的那样。在一个实施例中，其中永久性栅极结构920在绝缘结构704之上，在残余的多晶硅部分930上形成永久性栅极结构920，所述残余的多晶硅部分930可以是涉及到牺牲多晶硅栅电极的替代栅极过程的残留物。
在实施例中，绝缘结构704包括第一绝缘层902、直接在第一绝缘层902上的第二绝缘层904以及直接侧向在第二绝缘层904上的电介质填充材料906。在一个实施例中，第一绝缘层902是包括硅和氧的未掺杂的绝缘层。在一个实施例中，第二绝缘层904包括硅和氮。在一个实施例中，电介质填充材料906包括硅和氧。
在另一方面中，外延的嵌入式源极或漏极区域被实现为用于半导体鳍片的源极或漏极结构。作为示例，图10例示了根据本公开的实施例的在源极或漏极位置处截取的集成电路结构的横截面视图。
参考图10，集成电路结构1000包括P型器件，诸如P型金属氧化物半导体（PMOS）器件。集成电路结构1000还包括N型器件，诸如N型金属氧化物半导体（NMOS）器件。
图10的PMOS器件包括第一多个半导体鳍片1002，诸如由块状硅基板1001形成的硅鳍片。在源极或漏极位置处，已经去除了鳍片1002的上部，并且生长相同或不同的半导体材料以形成源极或漏极结构1004。要领会的是，源极或漏极结构1004以在栅电极的任一侧上截取的横截面视图将看起来相同，例如，它们将在源极侧与在漏极侧看起来本质上相同。在实施例中，如所描绘的，源极或漏极结构1004具有绝缘结构1006的上表面下方的部分和该上表面上方的部分。在实施例中，如所描绘的，源极或漏极结构1004是强小面化的。在实施例中，在源极或漏极结构1004之上形成导电接触部1008。然而，在一个这样的实施例中，源极或漏极结构1004的强小面化和相对宽的生长至少一定程度上抑制了导电接触部1008的良好覆盖。
图10的NMOS器件包括第二多个半导体鳍片1052，诸如由块状硅基板1001形成的硅鳍片。在源极或漏极位置处，已经去除了鳍片1052的上部，并且生长相同或不同的半导体材料以形成源极或漏极结构1054。要领会的是，源极或漏极结构1054以在栅电极的任一侧上截取的横截面视图将看起来相同，例如，它们将在源极侧与在漏极侧看起来本质上相同。在实施例中，如所描绘的，源极或漏极结构1054具有绝缘结构1006的上表面下方的部分和该上表面上方的部分。在实施例中，如所描绘的，源极或漏极结构1054相对于源极或漏极结构1004是弱小面化的。在实施例中，在源极或漏极结构1054之上形成导电接触部1058。在一个这样的实施例中，（如与源极或漏极结构1004相比的）源极或漏极结构1054的相对弱的小面化和所得到的相对较窄的生长增强了由导电接触部1058所进行的良好覆盖。
可以改变PMOS器件的源极或漏极结构的形状以提高与叠加接触部的接触面积。例如，图11例示了根据本公开的实施例的在源极或漏极位置处截取的另一集成电路结构的横截面视图。
参考图11，集成电路结构1100包括P型半导体（例如，PMOS）器件。该PMOS器件包括第一鳍片1102，诸如硅鳍片。在第一鳍片1102中嵌入第一外延源极或漏极结构1104。在一个实施例中，尽管未描绘，但是第一外延源极或漏极结构1104是在（可以被形成在鳍片1102的诸如沟道部分之类的上鳍片部分之上的）第一栅电极的第一侧处，并且在这样的第一栅电极的与第一侧相对的第二侧处在第一鳍片1102中嵌入第二外延源极或漏极结构。在实施例中，第一外延源极或漏极结构1104和第二外延源极或漏极结构包括硅和锗，并且具有轮廓1105。在一个实施例中，该轮廓是火柴梗状轮廓，如图11中描绘的那样。第一导电电极1108在第一外延源极或漏极结构1104之上。
再次参考图11，在实施例中，集成电路结构1100还包括N型半导体（例如，NMOS）器件。该NMOS器件包括第二鳍片1152，诸如硅鳍片。在第二鳍片1152中嵌入第三外延源极或漏极结构1154。在一个实施例中，尽管未描绘，但是第三外延源极或漏极结构1154是在（可以被形成在鳍片1152的诸如沟道部分之类的上鳍片部分之上的）第二栅电极的第一侧处，并且在这样的第二栅电极的与第一侧相对的第二侧处在第二鳍片1152中嵌入第四外延源极或漏极结构。在实施例中，第三外延源极或漏极结构1154和第四外延源极或漏极结构包括硅，并且具有与第一外延源极或漏极结构1104和第二外延源极或漏极结构的轮廓1105基本上相同的轮廓。第二导电电极1158在第三外延源极或漏极结构1154之上。
在实施例中，第一外延源极或漏极结构1104是弱小面化的。在实施例中，第一外延源极或漏极结构1104具有大约50纳米的高度并且具有在30-35纳米的范围中的宽度。在一个这样的实施例中，第三外延源极或漏极结构1154具有大约50纳米的高度并且具有在30-35纳米的范围中的宽度。
在实施例中，以如下方式使第一外延源极或漏极结构1104分级：第一外延源极或漏极结构1104的底部1104A处的约20%的锗浓度到第一外延源极或漏极结构1104的顶部1104B处的约45%的锗浓度。在实施例中，第一外延源极或漏极结构1104被掺杂有硼原子。在一个这样的实施例中，第三外延源极或漏极结构1154被掺杂有磷原子或砷原子。
图12A-12D例示了根据本公开的实施例的表示制造集成电路结构中的各种操作并且在源极或漏极位置处截取的横截面视图。
参考图12A，制造集成电路结构的方法包括形成鳍片，诸如由硅基板1201形成的硅鳍片。鳍片1202具有下鳍片部分1202A和上鳍片部分1202B。在实施例中，尽管未描绘，但是在鳍片1202的上鳍片部分1202B的进入页面中的位置处的部分之上形成栅电极。这样的栅电极具有与第二侧相对的第一侧，并且在所述第一和第二侧上限定源极或漏极位置。例如，为了例示的目的，在栅电极的各侧之一处在源极或漏极位置之一处截取用于图12A-12D的视图的横截面位置。
参考图12B，使鳍片1202的源极或漏极位置凹陷以形成凹陷的鳍片部分1206。鳍片1202的凹陷的源极或漏极位置可以是在栅电极的一侧处并且是在栅电极的第二侧处。参考图12A和12B二者，在实施例中，沿着鳍片1202的例如在栅极结构的一侧处的一部分的侧壁形成电介质间隔部1204。在一个这样的实施例中，使鳍片1202凹陷涉及到在电介质间隔部1204的顶表面1204A的下方使鳍片1202凹陷。
参考图12C，例如在凹陷的鳍片1206上形成外延源极或漏极结构1208，并且因此该外延源极或漏极结构1208可以被形成在栅电极的一侧处。在一个这样的实施例中，在凹陷的鳍片1206的在这样的栅电极的第二侧处的第二部分上形成第二外延源极或漏极结构。在实施例中，外延源极或漏极结构1208包括硅和锗，并且具有火柴梗状轮廓，如图12C中描绘的那样。在实施例中，包括电介质间隔部1204，并且其是沿着外延源极或漏极结构1208的侧壁的下部1208A，如所描绘的那样。
参考图12D，在外延源极或漏极结构1208上形成导电电极1210。在实施例中，导电电极1210包括导电阻挡层1210A和导电填充材料1210B。在一个实施例中，导电电极1210遵循外延源极或漏极结构1208的轮廓，如所描绘的那样。在其他实施例中，外延源极或漏极结构1208的上部在导电电极1210的制造期间被侵蚀。
在另一方面中，描述了鳍片修整隔离（FTI）和用于被隔离的鳍片的单栅极间隔。利用了从基板表面突出的半导体材料的鳍片的非平面晶体管采用围绕该鳍片的两侧、三侧或甚至所有侧的栅电极（即，双栅极、三栅极、纳米线晶体管）。然后源极和漏极区域通常在栅电极的任一侧上被形成在鳍片中、或者被形成为鳍片的再生长部分。为了将第一非平面晶体管的源极或漏极区域与相邻的第二非平面晶体管的源极或漏极区域进行隔离，可以在两个相邻鳍片之间形成间隙或间隔。这样的隔离间隙一般要求某种掩模蚀刻。一旦被隔离，然后就在各个鳍片之上图案化栅极堆叠，再一次地通常是利用某种掩模蚀刻（例如，线蚀刻或开口蚀刻，这取决于具体实施方式）。
关于上述鳍片隔离技术的一个潜在问题是：栅极不会与鳍片的末端自行对齐，并且栅极堆叠图案与半导体鳍片图案的对齐依赖于这两个图案的叠加。照此，光刻叠加容差被添加到半导体鳍片和隔离间隙的尺寸确定中，其中鳍片需要具有较大的长度并且隔离间隙大于它们针对给定的晶体管功能性水平而原本将会有的大小。降低了这样的过度尺寸确定的器件架构和制造技术因此提供了晶体管密度方面的高度有利的改进。
关于上文描述的鳍片隔离技术的另一潜在问题是：针对改进载流子迁移率所期望的半导体鳍片中的应力可能会从其中过多的鳍片表面在制造期间被留为无用的晶体管的沟道区域中丧失，从而允许鳍片张力放松。维持较高水平的期望鳍片应力的器件架构和制造技术因此提供了非平面晶体管性能方面的有利改进。
根据本公开的实施例，本文中描述了穿透栅极鳍片隔离架构和技术。在所例示的示例性实施例中，诸如集成电路（IC）之类的微电子器件中的非平面晶体管以自行对齐至晶体管的栅电极的方式而彼此隔离。尽管本公开的实施例可适用于采用非平面晶体管的几乎任何IC，但是示例性IC包括但不限于：包括逻辑和存储器（SRAM）部分的微处理器核、RFIC（例如，包括数字基带和模拟前端模块的无线IC）以及功率IC。
在实施例中，利用隔离区域将相邻的半导体鳍片的两端彼此电隔离，利用仅一个图案化掩模级来相对于栅电极定位所述隔离区域。在实施例中，采用单个掩模来形成具有固定节距的多个牺牲预留位置条，预留位置条的第一子集限定了隔离区域的位置或尺寸，而预留位置条的第二子集限定了栅电极的位置或尺寸。在某些实施例中，去除预留位置条的第一子集并进行向由第一子集去除而得到的开口中的半导体鳍片中的隔离切割，而最终用非牺牲栅电极堆叠来替代预留位置条的第二子集。由于采用了用于栅电极替代的预留位置的子集来形成隔离区域，因此该方法和所得到的架构在本文中称为“穿透栅极”隔离。本文中描述的一个或多个穿透栅极隔离可以例如使得能够实现更高的晶体管密度和更高水平的有利晶体管沟道应力。
在放置或限定栅电极之后限定隔离的情况下，可以实现较大的晶体管密度，这是因为可以关于栅电极完美地现场（on-pitch）进行鳍片隔离尺寸确定和放置，使得栅电极和隔离区域两者都是单个掩模级的最小特征节距的整数倍。在半导体鳍片具有与鳍片被置于其上的基板的晶格失配的另外的实施例中，通过在放置或限定栅电极之后限定隔离来维持更大的张力程度。对于这样的实施例，在限定鳍片末端之前形成的晶体管的其他特征（诸如栅电极和所添加的源极或漏极材料）有助于在进行向鳍片中的隔离切割之后机械地维持鳍片张力。
为了提供进一步的上下文，晶体管缩放可以受益于芯片内的单元的密集装填。目前，通过两个或更多个虚设栅极来将大多数单元与其邻近单元隔开，所述虚设栅极具有隐埋鳍片。通过在这两个或更多个虚设栅极之下蚀刻鳍片来隔离所述单元，所述鳍片将一个单元连接到另一个。如果隔开邻近单元的虚设栅极的数目可以从两个或更多个降低至一个，则缩放可以显著地产生效益。如上文解释的，一个解决方案要求两个或更多个虚设栅极。在鳍片图案化期间蚀刻在所述两个或更多个虚设栅极下方的鳍片。关于这样的方法的潜在问题是虚设栅极消耗芯片上的可以用于单元的空间。在实施例中，本文中描述的方法使得能够使用仅单个虚设栅极来隔开邻近的单元。
在实施例中，鳍片修整隔离方法被实现为自行对齐的图案化方案。此处，蚀刻出单个栅极之下的鳍片。因此，可以通过单个虚设栅极来隔开邻近的单元。这样的方法的优点可以包括节约芯片上的空间以及针对给定面积允许更多的计算功率。该方法还可以允许在一定的子鳍片节距距离处执行鳍片修整。
图13A和13B例示了根据本公开的实施例的表示具有用于形成局部隔离结构的多栅极间隔的鳍片的图案化方法中的各种操作的平面视图。
参考图13A，示出了具有沿着第一方向1304的长度的多个鳍片1302。示出了沿着与第一方向1304正交的第二方向1308的栅格1306，在其之间具有间隔1307，所述栅格1306限定了用于最终形成多个栅极线的位置。
参考图13B，切割（例如，通过蚀刻过程来去除）所述多个鳍片1302的一部分以留下其中具有切口1312的鳍片1310。最终在切口1312中形成的隔离结构因此具有大于单个栅极线的尺寸，例如，具有三个栅极线1306的尺寸。因此，将会至少部分地在切口1312中形成的隔离结构之上形成最终沿着栅极线1306的位置形成的栅极结构。因此，切口1312是相对宽的鳍片切口。
图14A-14D例示了根据本公开的另一实施例的表示具有用于形成局部隔离结构的单栅极间隔的鳍片的图案化方法中的各种操作的平面视图。
参考图14A，制造集成电路结构的方法包括形成多个鳍片1402，所述多个鳍片1402中的各个鳍片具有沿着第一方向1404的最长尺寸。多个栅极结构1406在所述多个鳍片1402之上，栅极结构1406中的各个栅极结构具有沿着与第一方向1404正交的第二方向1408的最长尺寸。在实施例中，栅极结构1406是例如由多晶硅制成的牺牲栅极线或虚设栅极线。在一个实施例中，多个鳍片1402是硅鳍片，并且与下面的硅基板的一部分连续。
参考图14B，在多个栅极结构1406中的相邻的栅极结构1406之间形成电介质材料结构1410。
参考图14C，去除多个栅极结构1406中的一个的一部分1412以暴露多个鳍片1402中的每一个鳍片的一部分1414。在实施例中，去除多个栅极结构1406中的一个的一部分1412涉及到使用比多个栅极结构1406中的所述一个的该部分1412的宽度1418更宽的光刻窗口1416。
参考图14D，去除多个鳍片1402中的每一个鳍片的被暴露的部分1414以形成切口区域1420。在实施例中，使用干法或等离子蚀刻过程来去除多个鳍片1402中的每一个鳍片的被暴露的部分1414。在实施例中，去除多个鳍片1402中的每一个鳍片的被暴露的部分1414涉及到蚀刻至比多个鳍片1402的高度更小的深度。在一个这样的实施例中，该深度比所述多个鳍片1402中的源极或漏极区域的深度更大。在实施例中，该深度比多个鳍片1402的有效部分的深度更深，以提供隔离裕度。在实施例中，去除多个鳍片1402中的每一个鳍片的被暴露的部分1414而不蚀刻或基本上不蚀刻多个鳍片1402的源极或漏极区域（诸如外延源极或漏极区域）。在一个这样的实施例中，去除多个鳍片1402中的每一个鳍片的被暴露的部分1414而不侧向蚀刻或基本上不侧向蚀刻多个鳍片1402的源极或漏极区域（诸如外延源极或漏极区域）。
在实施例中，最终例如在多个鳍片1402中的每一个鳍片的被去除部分1414的位置中用绝缘层来填充切口区域1420。下面描述示例性绝缘层或“聚合切口”或“插塞”结构。然而，在其他实施例中，仅部分地用绝缘层填充切口区域1420，然后在所述绝缘层中形成导电结构。该导电结构可以用作局部互连。在实施例中，在用绝缘层或用容纳局部互连结构的绝缘层来填充切口区域1420之前，可以通过固体源掺杂物层穿过切口区域1420将掺杂物植入或传递到一个或多个鳍片的被局部切割的部分中。
图15例示了根据本公开的实施例的具有鳍片的集成电路结构的横截面视图，所述鳍片具有用于局部隔离的多栅极间隔。
参考图15，硅鳍片1502具有侧向邻接第二鳍片部分1506的第一鳍片部分1504。通过相对宽的切口1508（诸如联系图13A和13B描述的）将第一鳍片部分1504与第二鳍片部分1506隔开，该相对宽的切口1508具有宽度X。在该相对宽的切口1508中形成电介质填充材料1510，并且电介质填充材料1510将第一鳍片部分1504与第二鳍片部分1506电隔离。多个栅极线1512在硅鳍片1502之上，其中所述栅极线中的每一个都可以包括栅极电介质和栅电极堆叠1514、电介质盖层1516和侧壁间隔部1518。两个栅极线（左侧的两个栅极线1512）占据了相对宽的切口1508，并且照此，通过实际上两个虚设栅极或无效栅极来将第一鳍片部分1504与第二鳍片部分1506隔开。
与之相比，可以通过单个栅极距离来隔开各鳍片部分。作为示例，图16A例示了根据本公开的另一实施例的具有鳍片的集成电路结构的横截面视图，所述鳍片具有用于局部隔离的单栅极间隔。
参考图16A，硅鳍片1602具有侧向邻接第二鳍片部分1606的第一鳍片部分1604。通过相对窄的切口1608（诸如联系图14A-14D描述的）将第一鳍片部分1604与第二鳍片部分1606隔开，该相对窄的切口1608具有宽度Y，其中Y小于图15的X。在该相对窄的切口1608中形成电介质填充材料1610，并且电介质填充材料1610将第一鳍片部分1604与第二鳍片部分1606电隔离。多个栅极线1612在硅鳍片1602之上，其中所述栅极线中的每一个都可以包括栅极电介质和栅电极堆叠1614、电介质盖层1616和侧壁间隔部1618。电介质填充材料1610占据了先前单个栅极线所占据的位置，并且照此，通过单个“插入式（plugged）”栅极线将第一鳍片部分1604与第二鳍片部分1606隔开。在一个实施例中，残余的间隔部材料1620保留在被去除的栅极线部分的位置的侧壁上，如所描绘的那样。要领会的是，可以通过由较早的、更宽的鳍片切割过程制成的两个或甚至更多个无效栅极线（具有三个无效的栅极线的区域1622）来将鳍片1602的其他区域与彼此隔离，如下文描述的那样。
再次参考图16A，集成电路结构1600包括鳍片1602，诸如硅鳍片。鳍片1602具有沿着第一方向1650的最长尺寸。隔离结构1610沿着第一方向1650将鳍片1602的第一上部1604与鳍片1602的第二上部1606隔开。隔离结构1610具有沿着第一方向1650的中心1611。
第一栅极结构1612A在鳍片1602的第一上部1604之上，第一栅极结构1612A具有沿着与第一方向1650正交的第二方向1652（例如，进入页面中）的最长尺寸。通过沿着第一方向1650的节距将第一栅极结构1612A的中心1613A与隔离结构1610的中心1611间隔开。第二栅极结构1612B在鳍片的第一上部1604之上，第二栅极结构1612B具有沿着第二方向1652的最长尺寸。通过沿着第一方向1650的节距将第二栅极结构1612B的中心1613B与第一栅极结构1612A的中心1613A间隔开。第三栅极结构1612C在鳍片1602的第二上部1606之上，第三栅极结构1612C具有沿着第二方向1652的最长尺寸。通过沿着第一方向1650的节距将第三栅极结构1612C的中心1613C与隔离结构1610的中心1611间隔开。在实施例中，隔离结构1610具有基本上与第一栅极结构1612A的顶部、与第二栅极结构1612B的顶部以及与第三栅极结构1612C的顶部共面的顶部，如所描绘的那样。
在实施例中，第一栅极结构1612A、第二栅极结构1612B以及第三栅极结构1612C中的每一个都在高k栅极电介质层1662的侧壁之上以及在所述侧壁之间包括栅电极1660，如针对示例性第三栅极结构1612C例示的那样。在一个这样的实施例中，第一栅极结构1612A、第二栅极结构1612B以及第三栅极结构1612C中的每一个都在栅电极1660上以及在高k栅极电介质层1662的侧壁之上进一步包括绝缘盖1616。
在实施例中，集成电路结构1600在第一栅极结构1612A与隔离结构1610之间在鳍片1602的第一上部1604上进一步包括第一外延半导体区域1664A。第二外延半导体区域1664B在第一栅极结构1612A与第二栅极结构1612B之间处于鳍片1602的第一上部1604上。第三外延半导体区域1664C在第三栅极结构1612C与隔离结构1610之间处于鳍片1602的第二上部1606上。在一个实施例中，第一、第二和第三外延半导体区域1664A、1664B和1664C包括硅和锗。在另一实施例中，第一、第二和第三外延半导体区域1664A、1664B和1664C包括硅。
在实施例中，隔离结构1610在鳍片1602的第一上部1604上以及在鳍片1602的第二上部1606上诱发应力。在一个实施例中，应力是压应力。在另一实施例中，应力是张应力。在其他实施例中，隔离结构1610是部分填充的绝缘层，然后在其中形成导电结构。该导电结构可以用作局部互连。在实施例中，在用绝缘层或用容纳局部互连结构的绝缘层来形成隔离结构1610之前，通过固体源掺杂物层将掺杂物植入或传递到所述一个或多个鳍片的被局部切割的部分中。
在另一方面中，要领会的是，可以在鳍片切口的局部位置处或在鳍片切口的较宽位置处代替有效栅电极形成诸如上述隔离结构1610之类的隔离结构。附加地，鳍片切口的这样的局部位置或较宽位置的深度可以被形成为在鳍片内相对于彼此变化的深度。在第一示例中，图16B例示了根据本公开的实施例的示出了可以在其处形成鳍片隔离结构来代替栅电极的位置的横截面视图。
参考图16B，诸如硅鳍片之类的鳍片1680被形成在基板1682上方并且可以与之连续。鳍片1680具有鳍片末端或宽鳍片切口1684，例如，其可以是诸如在上述鳍片修整末道法中在鳍片图案化时形成的。鳍片1680还具有局部切口1686，其中例如使用鳍片修整隔离法去除鳍片1680的一部分，在所述鳍片修整隔离法中如上文描述的那样用电介质插塞来替代虚设栅极。在鳍片之上形成有效栅电极1688，并且出于例示的目的，有效栅电极1688被示为稍微在鳍片1680前方，而鳍片1680在背景中，其中虚线表示从正面视图被覆盖的区域。可以在鳍片末端或宽鳍片切口1684处形成电介质插塞1690来代替在这些位置处使用有效栅极。此外或替换地，可以在局部切口1686处形成电介质插塞1692来代替在这些位置处使用有效栅极。要领会的是，还在有效栅电极1688与插塞1690或1692之间在鳍片1680的位置处示出了外延源极或漏极区域1694。附加地，在实施例中，在局部切口1686处的鳍片末端的表面粗糙度比在较宽切口的位置处的鳍片末端更粗糙，如图16B中描绘的那样。
图17A-17C例示了根据本公开的实施例的针对使用鳍片修整隔离法制造的鳍片切口的各种深度可能性。
参考图17A，诸如硅鳍片之类的半导体鳍片1700被形成在下面的基板1702上方并且可以与之连续。鳍片1700具有如由绝缘结构1704相对于鳍片1700的高度所限定的下鳍片部分1700A和上鳍片部分1700B。局部鳍片隔离切口1706A将鳍片1700隔开成第一鳍片部分1710与第二鳍片部分1712。在图17A的示例中，如沿着a-a'轴所示，局部鳍片隔离切口1706A的深度是鳍片1700到基板1702的整个深度。
参考图17B，在第二示例中，如沿着a-a'轴所示，局部鳍片隔离切口1706B的深度比鳍片1700到基板1702的整个深度更深。亦即，切口1706B延伸到下面的基板1702中。
参考图17C，在第三示例中，如沿着a-a'轴所示，局部鳍片隔离切口1706C的深度比鳍片1700的整个深度更小，但是比隔离结构1704的上表面更深。再次参考图17C，在第四示例中，如沿着a-a'轴所示，局部鳍片隔离切口1706D的深度比鳍片1700的整个深度更小，并且处于与隔离结构1704的上表面大约共面的层级。
图18例示了根据本公开的实施例的示出针对鳍片内的鳍片切口的局部位置对比更宽位置的深度的可能选项的平面视图和沿a-a'轴截取的对应横截面视图。
参考图18，诸如硅鳍片之类的第一和第二半导体鳍片1800和1802具有在绝缘结构1804上方延伸的上鳍片部分1800B和1802B。鳍片1800和1802二者都具有鳍片末端或宽鳍片切口1806，例如，其可以是诸如在上述鳍片修整末道法中在鳍片图案化时形成的。鳍片1800和1802二者还都具有局部切口1808，其中例如使用鳍片修整隔离法去除鳍片1800或1802的一部分，在所述鳍片修整隔离法中如上文描述的那样用电介质插塞来替代虚设栅极。在实施例中，在局部切口1808处的鳍片1800和1802的末端的表面粗糙度比在1806的位置处的鳍片末端更粗糙，如图18中描绘的那样。
参考图18的横截面视图，可以在绝缘结构1804的高度下方看到下鳍片部分1800A和1802A。还在该横截面视图中看到的是在形成绝缘结构1804之前在鳍片修整末道过程时已被去除了的鳍片的残余部分1810，如上文描述的那样。尽管被示出为突出高于基板，但是残余部分1810也可以处于基板的层级或是到基板中，如通过附加的示例性宽切口深度1820所描绘的。要领会的是，用于鳍片1800和1802的宽切口1806也可以处于针对切口深度1820描述的层级，描绘了其示例。局部切口1808可以具有对应于针对图17A-17C描述的深度的示例性深度，如所描绘的那样。
共同参考图16A、16B、17A-17C和18，根据本公开的实施例，集成电路结构包括包含硅的鳍片，该鳍片具有顶部和侧壁，其中该顶部具有沿着第一方向的最长尺寸。第一隔离结构沿着第一方向将鳍片的第一部分的第一末端与鳍片的第二部分的第一末端隔开。第一隔离结构具有沿着第一方向的宽度。鳍片的第一部分的第一末端具有表面粗糙度。栅极结构包括在鳍片的顶部之上并且与鳍片的第一部分的一个区域的侧壁侧向相邻的栅电极。栅极结构具有沿着第一方向的宽度，并且通过沿着第一方向的节距将栅极结构的中心与第一隔离结构的中心间隔开。第二隔离结构处于鳍片的第一部分的第二末端之上，第二末端与第一末端相对。第二隔离结构具有沿着第一方向的宽度，并且鳍片的第一部分的第二末端具有比鳍片的第一部分的第一末端的表面粗糙度更小的表面粗糙度。通过沿着第一方向的节距将第二隔离结构的中心与栅极结构的中心间隔开。
在一个实施例中，鳍片的第一部分的第一末端具有圆齿状形貌，如图16B中描绘的那样。在一个实施例中，第一外延半导体区域在栅极结构与第一隔离结构之间处于鳍片的第一部分上。第二外延半导体区域在栅极结构与第二隔离结构之间处于鳍片的第一部分上。在一个实施例中，第一和第二外延半导体区域具有沿着与第一方向正交的第二方向的宽度，沿着第二方向的宽度比在栅极结构下方的鳍片的第一部分的沿着第二方向的宽度更宽，例如，如联系图11和12D描述的外延特征，其具有比在图11和12D中所示的视角中的在其上生长它们的鳍片部分更宽的宽度。在一个实施例中，栅极结构进一步包括在栅电极与鳍片的第一部分之间并且沿着栅电极的侧壁的高k电介质层。
共同参考图16A、16B、17A-17C和18，根据本公开的另一实施例，集成电路结构包括包含硅的鳍片，该鳍片具有顶部和侧壁，其中该顶部具有沿着一个方向的最长尺寸。第一隔离结构沿着该方向将鳍片的第一部分的第一末端与鳍片的第二部分的第一末端隔开。鳍片的第一部分的第一末端具有一定深度。栅极结构包括在鳍片的顶部之上并且与鳍片的第一部分的一个区域的侧壁侧向相邻的栅电极。第二隔离结构处于鳍片的第一部分的第二末端之上，第二末端与第一末端相对。鳍片的第一部分的第二末端具有与鳍片的第一部分的第一末端的深度不同的深度。
在一个实施例中，鳍片的第一部分的第二末端的深度小于鳍片的第一部分的第一末端的深度。在一个实施例中，鳍片的第一部分的第二末端的深度大于鳍片的第一部分的第一末端的深度。在一个实施例中，第一隔离结构具有沿着该方向的宽度，并且栅极结构具有沿着该方向的宽度。第二隔离结构具有沿着该方向的宽度。在一个实施例中，通过沿着该方向的节距将栅极结构的中心与第一隔离结构的中心间隔开，并且通过沿着该方向的节距将第二隔离结构的中心与栅极结构的中心间隔开。
共同参考图16A、16B、17A-17C和18，根据本公开的另一实施例，集成电路结构包括包含硅的第一鳍片，该第一鳍片具有顶部和侧壁，其中该顶部具有沿着一定方向的最长尺寸，并且中断部（discontinuity）沿着该方向将第一鳍片的第一部分的第一末端与该鳍片的第二部分的第一末端隔开。第一鳍片的第一部分具有与第一末端相对的第二末端，并且该鳍片的第一部分的第一末端具有一定深度。集成电路结构还包括包含硅的第二鳍片，该第二鳍片具有顶部和侧壁，其中该顶部具有沿着该方向的最长尺寸。集成电路结构还包括第一鳍片与第二鳍片之间的剩余或残余鳍片部分。残余鳍片部分具有顶部和侧壁，其中该顶部具有沿着该方向的最长尺寸，并且该顶部与该鳍片的第一部分的第一末端的深度是不共面的。
在一个实施例中，鳍片的第一部分的第一末端的深度低于剩余或残余鳍片部分的顶部。在一个实施例中，鳍片的第一部分的第二末端具有与鳍片的第一部分的第一末端的深度共面的深度。在一个实施例中，鳍片的第一部分的第二末端具有低于鳍片的第一部分的第一末端的深度的深度。在一个实施例中，鳍片的第一部分的第二末端具有高于鳍片的第一部分的第一末端的深度的深度。在一个实施例中，鳍片的第一部分的第一末端的深度高于剩余或残余鳍片部分的顶部。在一个实施例中，鳍片的第一部分的第二末端具有与鳍片的第一部分的第一末端的深度共面的深度。在一个实施例中，鳍片的第一部分的第二末端具有低于鳍片的第一部分的第一末端的深度的深度。在一个实施例中，鳍片的第一部分的第二末端具有高于鳍片的第一部分的第一末端的深度的深度。在一个实施例中，鳍片的第一部分的第二末端具有与残余鳍片部分的顶部共面的深度。在一个实施例中，鳍片的第一部分的第二末端具有低于残余鳍片部分的顶部的深度。在一个实施例中，鳍片的第一部分的第二末端具有高于残余鳍片部分的顶部的深度。
在另一方面中，可以定制在局部或宽鳍片切口的位置中形成的电介质插塞以为鳍片或鳍片部分提供特定的应力。在这样的实施方式中，所述电介质插塞可以称为鳍片末端应力源。
一个或多个实施例涉及制造基于鳍片的半导体器件。可以经由从聚合插塞填充过程诱发的沟道应力来进行针对此类器件的性能改进。实施例可以包括在聚合插塞填充过程中利用材料属性来诱发金属氧化物半导体场效应晶体管（MOSFET）沟道中的机械应力。作为结果，所诱发的应力可以提升晶体管的迁移率和驱动电流。此外，本文中描述的插塞填充方法可以允许消除沉积期间的任何缝隙或空隙形成。
为了提供上下文，操纵毗邻鳍片的插塞填充的独特材料属性可以诱发沟道内的应力。根据一个或多个实施例，通过调谐插塞填充材料的构成、沉积和后处理条件，调制沟道中的应力以使NMOS和PMOS晶体管二者都受益。此外，相比于诸如外延源极或漏极之类的其他常见的应力源技术而言，这样的插塞可以在鳍片基板中驻留于更深处。插塞填充实现这样的效果的性质还消除了沉积期间的缝隙或空隙，并且缓解了该过程期间的某些缺陷模式。
为了提供进一步的上下文，现在针对栅极（聚合）插塞没有故意的应力工程。不幸的是，来自传统应力源的应力增强趋于随着器件节距的收缩而减小，所述传统应力源诸如是外延源极或漏极、虚设聚合栅极去除、应力衬垫等。为了解决上述问题中的一个或多个，根据本公开的一个或多个实施例，将附加的应力源并入到晶体管结构中。利用这样的过程的另一可能益处可以是消除了利用在其他化学气相淀积方法的情况下可能常见的插塞内的缝隙或空隙。
图19A和19B例示了根据本公开的实施例的在具有宽切口的鳍片末端处选择鳍片末端应力源位置的方法（例如，作为如上所述的鳍片修整末道过程的一部分）中的各种操作的横截面视图。
参考图19A，诸如硅鳍片之类的鳍片1900被形成在基板1902上方并且可以与之连续。鳍片1900具有鳍片末端或宽鳍片切口1904，例如，其可以是诸如在上述鳍片修整末道法中在鳍片图案化时形成的。在鳍片1900之上形成有效栅电极位置1906和虚设栅电极位置1908，并且出于例示的目的，有效栅电极位置1906和虚设栅电极位置1908被示出为稍微在鳍片1900前方，而鳍片1900在背景中，其中虚线表示从正视图被覆盖的区域。要领会的是，还在鳍片1900的位于栅极位置1906与1908之间的位置处示出了外延源极或漏极区域1910。附加地，在鳍片1900的位于栅极位置1906和1908之间的位置处包括层间电介质材料1912。
参考图19B，去除栅极预留位置结构或虚设栅极位置1908，从而暴露鳍片末端或宽鳍片切口1904。该去除产生了开口1920，最终可以在该开口处形成电介质插塞，例如鳍片末端应力源电介质插塞。
图20A和20B例示了根据本公开的实施例的在具有局部切口的鳍片末端处选择鳍片末端应力源位置的方法（例如，作为如上所述的鳍片修整隔离过程的一部分）中的各种操作的横截面视图。
参考图20A，诸如硅鳍片之类的鳍片2000被形成在基板2002上方并且可以与之连续。鳍片2000具有局部切口2004，其中例如使用鳍片修整隔离法去除鳍片2000的一部分，在所述鳍片修整隔离法中如上文描述的那样去除虚设栅极并在局部位置中蚀刻鳍片。在鳍片2000之上形成有效栅电极位置2006和虚设栅电极位置2008，并且出于例示的目的，有效栅电极位置2006和虚设栅电极位置2008被示出为稍微在鳍片2000前方，而鳍片2000在背景中，其中虚线表示从正视图被覆盖的区域。要领会的是，还在鳍片2000的位于栅极位置2006与2008之间的位置处示出了外延源极或漏极区域2010。附加地，在鳍片2000的位于栅极位置2006和2008之间的位置处包括层间电介质材料2012。
参考图20B，去除栅极预留位置结构或虚设栅电极位置2008，从而暴露具有局部切口2004的鳍片末端。该去除产生了开口2020，最终可以在该开口处形成电介质插塞，例如鳍片末端应力源电介质插塞。
图21A-21M例示了根据本公开的实施例的制造具有差异化鳍片末端电介质插塞的集成电路结构的方法中的各种操作的横截面视图。
参考图21A，起始结构2100包括NMOS区域和PMOS区域。起始结构2100的NMOS区域包括诸如第一硅鳍片之类的第一鳍片2102，其被形成在基板2104上方并且可以与基板2104连续。第一鳍片2102具有鳍片末端2106，鳍片末端2106可以由局部或宽鳍片切口形成。在第一鳍片2102之上形成第一有效栅电极位置2108和第一虚设栅电极位置2110，并且出于例示的目的，第一有效栅电极位置2108和第一虚设栅电极位置2110被示出为稍微在第一鳍片2102前方，而第一鳍片2102在背景中，其中虚线表示从正视图被覆盖的区域。还在第一鳍片2102的位于栅极位置2108和2110之间的位置处示出了外延N型源极或漏极区域2112，诸如外延硅源极或漏极结构。附加地，在第一鳍片2102的位于栅极位置2108和2110之间的位置处包括层间电介质材料2114。
起始结构2100的PMOS区域包括诸如第二硅鳍片之类的第二鳍片2122，其被形成在基板2104上方并且可以与基板2104连续。第二鳍片2122具有鳍片末端2126，鳍片末端2106可以由局部或宽鳍片切口形成。在第二鳍片2122之上形成第二有效栅电极位置2128和第二虚设栅电极位置2130，并且出于例示的目的，第二有效栅电极位置2128和第二虚设栅电极位置2130被示出为稍微在第二鳍片2122前方，而第二鳍片2122在背景中，其中虚线表示从正视图被覆盖的区域。还在第二鳍片2122的位于栅极位置2128和2130之间的位置处示出了外延P型源极或漏极区域2132，诸如外延硅锗源极或漏极结构。附加地，在第二鳍片2122的位于栅极位置2128和2130之间的位置处包括层间电介质材料2134。
参考图21B，分别去除位置2110和2130处的第一和第二虚设栅电极。一被去除，就暴露了第一鳍片2102的鳍片末端2106和第二鳍片2122的鳍片末端2126。该去除还分别产生了开口2116和2136，最终可以在所述开口处形成电介质插塞，例如鳍片末端应力源电介质插塞。
参考图21C，与图21B的结构共形地形成材料衬垫2140。在实施例中，该材料衬垫包括硅和氮，诸如氮化硅材料衬垫。
参考图21D，在图21C的结构上形成保护性冠层2142，诸如金属氮化物层。
参考图21E，在图21D的结构之上形成硬掩模材料2144，诸如基于碳的硬掩模材料。在硬掩模材料2144之上形成光刻掩模或掩模堆叠2146。
参考图21F，从图21E的结构中去除PMOS区域中的硬掩模材料2144的部分以及保护性冠层2142的部分。也去除光刻掩模或掩模堆叠2146。
参考图21G，与图21F的结构共形地形成第二材料衬垫2148。在实施例中，第二材料衬垫包括硅和氮，诸如第二氮化硅材料衬垫。在实施例中，第二材料衬垫2148具有不同的应力状态以调节被暴露的插塞中的应力。
参考图21H，在图21G的结构之上形成第二硬掩模材料2150，诸如第二基于碳的硬掩模材料，并且然后在该结构的PMOS区域的开口2136内使所述第二硬掩模材料2150凹陷。
参考图21I，从图21H的结构蚀刻第二材料衬垫2148以从NMOS区域中去除第二材料衬垫2148并且以在该结构的PMOS区域中使第二材料衬垫2148凹陷。
参考图21J，从图21I的结构中去除硬掩模材料2144、保护性冠层2142和第二硬掩模材料2150。与开口2136相比，该去除分别为开口2116留下了两个不同的填充结构。
参考图21K，在图21J的结构的开口2116和2136中形成绝缘填充材料2152并对其进行平整化（planarize）。在实施例中，绝缘填充材料2152是可流动氧化物材料，诸如可流动的氧化硅或二氧化硅材料。
参考图21L，在图21K的结构的开口2116和2136内使绝缘填充材料2152凹陷以形成凹陷的绝缘填充材料2154。在实施例中，作为凹陷过程的一部分或者在该凹陷过程之后执行蒸汽氧化过程，以固化凹陷的绝缘填充材料2154。在一个这样的实施例中，凹陷的绝缘填充材料2154收缩，从而诱发鳍片2102和2122上的张应力。然而，在PMOS区域中存在比NOMS区域中相对更少的张应力诱发材料。
参考图21M，第三材料衬垫2156处于图21L的结构之上。在实施例中，第三材料衬垫2156包括硅和氮，诸如第三氮化硅材料衬垫。在实施例中，第三材料衬垫2156防止凹陷的绝缘填充材料2154在随后的源极或漏极接触部蚀刻期间被蚀刻掉。
图22A-22D例示了根据本公开的实施例的PMOS鳍片末端应力源电介质插塞的示例性结构的横截面视图。
参考图22A，结构2100的PMOS区域上的开口2136包括沿着开口2136的侧壁的材料衬垫2140。第二材料衬垫2148与材料衬垫2140的下部共形，但是相对于材料衬垫2140的上部是凹陷的。凹陷的绝缘填充材料2154在第二材料衬垫2148内，并且具有与第二材料衬垫2148的上表面共面的上表面。第三材料衬垫2156在材料衬垫2140的上部内，并且在绝缘填充材料2154的上表面上以及在第二材料衬垫2148的上表面上。第三材料衬垫2156具有缝隙2157，例如，作为用于形成第三材料衬垫2156的沉积过程的制品。
参考图22B，结构2100的PMOS区域上的开口2136包括沿着开口2136的侧壁的材料衬垫2140。第二材料衬垫2148与材料衬垫2140的下部共形，但是相对于材料衬垫2140的上部是凹陷的。凹陷的绝缘填充材料2154在第二材料衬垫2148内，并且具有与第二材料衬垫2148的上表面共面的上表面。第三材料衬垫2156在材料衬垫2140的上部内，并且在绝缘填充材料2154的上表面上以及在第二材料衬垫2148的上表面上。第三材料衬垫2156不具有缝隙。
参考图22C，结构2100的PMOS区域上的开口2136包括沿着开口2136的侧壁的材料衬垫2140。第二材料衬垫2148与材料衬垫2140的下部共形，但是相对于材料衬垫2140的上部是凹陷的。凹陷的绝缘填充材料2154在第二材料衬垫2148内以及其之上，并且具有高于第二材料衬垫2148的上表面的上表面。第三材料衬垫2156在材料衬垫2140的上部内，并且在绝缘填充材料2154的上表面上。第三材料衬垫2156被示出为不具有缝隙，但是在其他实施例中，第三材料衬垫2156具有缝隙。
参考图22D，结构2100的PMOS区域上的开口2136包括沿着开口2136的侧壁的材料衬垫2140。第二材料衬垫2148与材料衬垫2140的下部共形，但是相对于材料衬垫2140的上部是凹陷的。凹陷的绝缘填充材料2154在第二材料衬垫2148内，并且具有凹陷在第二材料衬垫2148的上表面以下的上表面。第三材料衬垫2156在材料衬垫2140的上部内，并且在绝缘填充材料2154的上表面上以及在第二材料衬垫2148的上表面上。第三材料衬垫2156被示出为不具有缝隙，但是在其他实施例中，第三材料衬垫2156具有缝隙。
共同参考图19A、19B、20A、20B、21A-21M和22A-22D，根据本公开的实施例，集成电路结构包括诸如硅之类的鳍片，该鳍片具有顶部和侧壁。该顶部具有沿着一方向的最长尺寸。第一隔离结构在所述鳍片的第一末端之上。栅极结构包括在鳍片的顶部之上并且与鳍片的一区域的侧壁侧向相邻的栅电极。沿着该方向将栅极结构与第一隔离结构间隔开。第二隔离结构在所述鳍片的第二末端之上，第二末端与第一末端相对。沿着该方向将第二隔离结构与栅极结构间隔开。第一隔离结构和第二隔离结构二者都包括第一电介质材料（例如，材料衬垫2140），其侧向环绕与该第一电介质材料不同的凹陷的第二电介质材料（例如，第二材料衬垫2148）。凹陷的第二电介质材料侧向环绕与第一和第二电介质材料不同的第三电介质材料（例如，凹陷的绝缘填充材料2154）的至少一部分。
在一个实施例中，第一隔离结构和第二隔离结构二者都进一步包括被第一电介质材料的上部侧向环绕的第四电介质材料（例如，第三材料衬垫2156），第四电介质材料在第三电介质材料的上表面上。在一个这样的实施例中，第四电介质材料进一步在第二电介质材料的上表面上。在另一这样的实施例中，第四电介质材料具有近似竖直的中央缝隙。在另一这样的实施例中，第四电介质材料不具有缝隙。
在一个实施例中，第三电介质材料具有与第二电介质材料的上表面共面的上表面。在一个实施例中，第三电介质材料具有低于第二电介质材料的上表面的上表面。在一个实施例中，第三电介质材料具有高于第二电介质材料的上表面的上表面，并且第三电介质材料进一步在第二电介质材料的上表面之上。在一个实施例中，第一和第二隔离结构诱发鳍片上的压应力。在一个这样的实施例中，栅电极是P型栅电极。
在一个实施例中，第一隔离结构具有沿着该方向的宽度，栅极结构具有沿着该方向的宽度，并且第二隔离结构具有沿着该方向的宽度。在一个这样的实施例中，通过沿着该方向的节距将栅极结构的中心与第一隔离结构的中心间隔开，并且通过沿着该方向的该节距将第二隔离结构的中心与栅极结构的中心间隔开。在一个实施例中，第一和第二隔离结构二者都在层间电介质层中的对应沟槽中。
在一个这样的实施例中，第一源极或漏极区域处于栅极结构和第一隔离结构之间。第二源极或漏极区域处于栅极结构和第二隔离结构之间。在一个这样的实施例中，第一和第二源极或漏极区域是包括硅和锗的嵌入式源极或漏极区域。在一个这样的实施例中，栅极结构进一步包括在栅电极与鳍片之间并且沿着栅电极的侧壁的高k电介质层。
在另一方面中，在半导体结构内或者在形成于共同基板上的一个架构内，各个电介质插塞的深度可以变化。作为示例，图23A例示了根据本公开的另一实施例的具有鳍片末端应力诱发特征的另一半导体结构的横截面视图。参考图23A，包括浅电介质插塞2308A连同一对深电介质插塞2308B和2308C。在一个这样的实施例中，如所描绘的，浅电介质插塞2308A处于近似等于半导体鳍片2302在基板2304内的深度的深度，而该对深电介质插塞2308B和2308C处于低于半导体鳍片2302在基板2304内的深度的深度。
再次参考图23A，这样的布置可以实现在沟槽中在鳍片修整隔离（FTI）器件上的应力放大，所述沟槽更深地蚀刻到基板2304中以便提供相邻鳍片2302之间的隔离。可以实现这样的方法以增大芯片上的晶体管的密度。在实施例中，由插塞填充在晶体管上诱发的应力效应在FTI晶体管中被扩大，因为在鳍片和晶体管下方的基板或阱这二者中发生应力传递。
在另一方面中，在半导体结构内或者在形成于共同基板上的架构内，被包括在电介质插塞中的张应力诱发氧化物层的宽度或数量可以变化，这例如取决于该器件是PMOS器件还是NMOS器件。作为示例，图23B例示了根据本公开的另一实施例的具有鳍片末端应力诱发特征的另一半导体结构的横截面视图。参考图23B，在特定的实施例中，NMOS器件包括比对应的PMOS器件相对更多的张应力诱发氧化物层2350。
再次参考图23B，在实施例中，实现对插塞填充进行差异化以在NMOS和PMOS中诱发适当的应力。例如，NMOS插塞2308D和2308E比PMOS插塞2308F和2308G具有更大体积和更大宽度的张应力诱发氧化物层2350。可以对插塞填充进行图案化以在NMOS和PMOS器件中诱发不同的应力。例如，可以使用光刻图案化来打开PMOS器件（例如，加宽用于PMOS器件的电介质插塞沟槽），此时，可以执行不同的填充选项以使NMOS对比PMOS器件中的插塞填充差异化。在示例性实施例中，降低PMOS器件上的插塞中的可流动氧化物的体积可以降低所诱发的张应力。在一个这样的实施例中，压应力可以例如由于将压应力施加于源极和漏极区域而占优势。在其他实施例中，不同的插塞衬垫或不同的填充材料的使用提供了可调谐的应力控制。
如上所述，要领会的是，聚合插塞应力效应可以使NMOS晶体管（例如，沟道张应力）和PMOS晶体管（例如，沟道压应力）二者都受益。根据本公开的实施例，半导体鳍片是单轴向被施加应力的半导体鳍片。可以利用张应力或利用压应力来对该单轴向被施加应力的半导体鳍片单轴向地施加应力。例如，图24A例示了根据本公开的一个或多个实施例的具有单轴向张应力的鳍片的成角度视图，而图24B例示了根据本公开的一个或多个实施例的具有单轴向压应力的鳍片的成角度视图。
参考图24A，半导体鳍片2400具有部署于其中的分立的沟道区域（C）。在半导体鳍片2400中在沟道区域（C）的任一侧部署源极区域（S）和漏极区域（D）。半导体鳍片2400的分立的沟道区域具有沿着单轴向张应力的方向（指向远离彼此并且朝向末端2402和2404的箭头）从源极区域（S）到漏极区域（D）的电流流动方向。
参考图24B，半导体鳍片2450具有部署于其中的分立的沟道区域（C）。在半导体鳍片2450中在沟道区域（C）的任一侧部署源极区域（S）和漏极区域（D）。半导体鳍片2450的分立的沟道区域具有沿着单轴向压应力的方向（指向彼此并且从末端2452和2454指出的箭头）从源极区域（S）到漏极区域（D）的电流流动方向。因此，可以实现本文中描述的实施例以改进晶体管迁移率和驱动电流，从而允许更快的执行电路和芯片。
在另一方面中，在制作栅极线切口（聚合切口）与制作鳍片修整隔离（FTI）局部鳍片切口的位置之间可以存在关系。在实施例中，仅在制作聚合切口的位置中制作FTI局部鳍片切口。然而，在一个这样的实施例中，不一定在制作聚合切口的每个位置处都制作FTI切口。
图25A和25B例示了根据本公开的实施例的表示图案化具有用于在所选栅极线切口位置中形成局部隔离结构的单栅极间隔的鳍片的方法中的各种操作的平面视图。
参考图25A，制造集成电路结构的方法包括形成多个鳍片2502，所述多个鳍片2502中的各个鳍片具有沿着第一方向2504的最长尺寸。多个栅极结构2506在所述多个鳍片2502之上，栅极结构2506中的各个栅极结构具有沿着与第一方向2504正交的第二方向2508的最长尺寸。在实施例中，栅极结构2506是例如由多晶硅制造的牺牲栅极线或虚设栅极线。在一个实施例中，所述多个鳍片2502是硅鳍片，并且与下面的硅基板的一部分连续。
再次参考图25A，在所述多个栅极结构2506中的相邻的栅极结构之间形成电介质材料结构2510。去除所述多个栅极结构2506中的两个的部分2512和2513以暴露所述多个鳍片2502中的每一个鳍片的部分。在实施例中，去除栅极结构2506中的两个的部分2512和2513涉及到使用比栅极结构2506的部分2512和2513中的每一个的宽度更宽的光刻窗口。去除位置2512处的所述多个鳍片2502中的每一个的被暴露的部分以形成切口区域2520。在实施例中，使用干法或等离子蚀刻过程来去除所述多个鳍片2502中的每一个鳍片的被暴露的部分。然而，位置2513处的所述多个鳍片2502中的每一个的被暴露的部分被掩蔽免于去除。在实施例中，区域2512/2520表示聚合切口和FTI局部鳍片切口二者。然而，位置2513仅表示聚合切口。
参考图25B，用诸如电介质插塞之类的绝缘结构2530来填充聚合切口和FTI局部鳍片切口的位置2512/2520以及聚合切口的位置2513。下面描述示例性绝缘结构或“聚合切口”或“插塞”结构。
图26A-26C例示了根据本公开的实施例的针对电介质插塞的各种可能性的横截面视图，所述电介质插塞用于图25B的结构的各种区域的聚合切口和FTI局部鳍片切口位置以及仅聚合切口位置。
参考图26A，沿着图25B的结构的a-a'轴示出了位置2513处的电介质插塞2530的部分2600A的横截面视图。电介质插塞2530的部分2600A被示出为在未切割鳍片2502上并且在电介质材料结构2510之间。
参考图26B，沿着图25B的结构的b-b'轴示出了位置2512处的电介质插塞2530的部分2600B的横截面视图。电介质插塞2530的部分2600B被示出为在已切割鳍片位置2520上并且在电介质材料结构2510之间。
参考图26C，沿着图25B的结构的c-c'轴示出了位置2512处的电介质插塞2530的部分2600C的横截面视图。电介质插塞2530的部分2600C被示出为在鳍片2502之间的沟槽隔离结构2602上并且在电介质材料结构2510之间。在实施例中，上文描述了其示例，沟槽隔离结构2602包括第一绝缘层2602A、第二绝缘层2602B和在第二绝缘层2602B上的绝缘填充材料2602C。
共同参考25A、25B和26A-26C，根据本公开的实施例，制造集成电路结构的方法包括形成多个鳍片，所述多个鳍片中的各个鳍片沿着第一方向。在所述多个鳍片之上形成多个栅极结构，栅极结构中的各个栅极结构沿着与第一方向正交的第二方向。在所述多个栅极结构中的相邻的栅极结构之间形成电介质材料结构。去除所述多个栅极结构中的第一个栅极结构的一部分以暴露所述多个鳍片中的每一个鳍片的第一部分。去除所述多个栅极结构中的第二个栅极结构的一部分以暴露所述多个鳍片中的每一个鳍片的第二部分。去除所述多个鳍片中的每一个鳍片的被暴露的第一部分，但是不去除所述多个鳍片中的每一个鳍片的被暴露的第二部分。在所述多个鳍片的被去除的第一部分的位置中形成第一绝缘结构。在所述多个栅极结构中的第二个栅极结构的被去除部分的位置中形成第二绝缘结构。
在一个实施例中，去除所述多个栅极结构中的第一个和第二个栅极结构的部分涉及到使用比所述多个栅极结构中的该第一个和第二个栅极结构的所述部分中的每一个的宽度更宽的光刻窗口。在一个实施例中，去除所述多个鳍片中的每一个鳍片的被暴露的第一部分涉及到蚀刻至比所述多个鳍片的高度更小的深度。在一个这样的实施例中，该深度比所述多个鳍片中的源极或漏极区域的深度更大。在一个实施例中，所述多个鳍片包括硅，并且与硅基板的一部分连续。
共同参考图16A、25A、25B和26A-26C，根据本公开的另一实施例，集成电路结构包括包含硅的鳍片，该鳍片具有沿着第一方向的最长尺寸。隔离结构处于所述鳍片的上部之上，所述隔离结构具有沿着第一方向的中心。第一栅极结构处于鳍片的上部之上，第一栅极结构具有沿着与第一方向正交的第二方向的最长尺寸。通过沿着第一方向的节距将第一栅极结构的中心与隔离结构的中心间隔开。第二栅极结构处于鳍片的上部之上，第二栅极结构具有沿着第二方向的最长尺寸。通过沿着第一方向的该节距将第二栅极结构的中心与第一栅极结构的中心间隔开。第三栅极结构处于鳍片的上部之上与第一和第二栅极结构的隔离结构的侧相对，第三栅极结构具有沿着第二方向的最长尺寸。通过沿着第一方向的该节距将第三栅极结构的中心与隔离结构的中心间隔开。
在一个实施例中，第一栅极结构、第二栅极结构以及第三栅极结构中的每一个都包括在高k栅极电介质层的侧壁上和所述侧壁之间的栅电极。在一个这样的实施例中，第一栅极结构、第二栅极结构以及第三栅极结构中的每一个都进一步包括在栅电极上以及在高k栅极电介质层的侧壁上的绝缘盖。
在一个实施例中，第一外延半导体区域在第一栅极结构与隔离结构之间处于鳍片的上部上。第二外延半导体区域在第一栅极结构与第二栅极结构之间处于鳍片的上部上。第三外延半导体区域在第三栅极结构与隔离结构之间处于鳍片的上部上。在一个这样的实施例中，第一、第二和第三外延半导体区域包括硅和锗。在另一这样的实施例中，第一、第二和第三外延半导体区域包括硅。
共同参考图16A、25A、25B和26A-26C，根据本公开的另一实施例，集成电路结构包括在一对半导体鳍片之间的浅沟槽隔离（STI）结构，该STI结构具有沿着第一方向的最长尺寸。隔离结构处于所述STI结构上，所述隔离结构具有沿着第一方向的中心。第一栅极结构处于该STI结构上，第一栅极结构具有沿着与第一方向正交的第二方向的最长尺寸。通过沿着第一方向的节距将第一栅极结构的中心与隔离结构的中心间隔开。第二栅极结构处于该STI结构上，第二栅极结构具有沿着第二方向的最长尺寸。通过沿着第一方向的节距将第二栅极结构的中心与第一栅极结构的中心间隔开。第三栅极结构处于该STI结构上与第一和第二栅极结构的隔离结构的侧相对，第三栅极结构具有沿着第二方向的最长尺寸。通过沿着第一方向的节距将第三栅极结构的中心与隔离结构的中心间隔开。
在一个实施例中，第一栅极结构、第二栅极结构以及第三栅极结构中的每一个都包括在高k栅极电介质层的侧壁上和所述侧壁之间的栅电极。在一个这样的实施例中，第一栅极结构、第二栅极结构以及第三栅极结构中的每一个都进一步包括在栅电极上以及在高k栅极电介质层的侧壁上的绝缘盖。在一个实施例中，该对半导体鳍片是一对硅鳍片。
在另一方面中，无论是聚合切口与FTI局部鳍片切口一起还是仅聚合切口，用于填充切割位置的绝缘结构或电介质插塞都可以侧向延伸到对应的已切割栅极线的电介质间隔部中，或者甚至延伸超过对应的已切割栅极线的电介质间隔部。
在其中沟槽接触部形状不受聚合切口电介质插塞的影响的第一示例中，图27A例示了根据本公开的实施例的具有栅极线切口的集成电路结构的平面视图和对应的横截面视图，该栅极线切口具有延伸到栅极线的电介质间隔部中的电介质插塞。
参考图27A，集成电路结构2700A包括具有沿着第一方向2703的最长尺寸的第一硅鳍片2702。第二硅鳍片2704具有沿着第一方向2703的最长尺寸。绝缘体材料2706处于第一硅鳍片2702与第二硅鳍片2704之间。栅极线2708沿着第二方向2709在第一硅鳍片2702之上并且在第二硅鳍片2704之上，第二方向2709与第一方向2703正交。栅极线2708具有第一侧2708A和第二侧2708B，并且具有第一末端2708C和第二末端2708D。栅极线2708具有在绝缘体材料2706之上在栅极线2708的第一末端2708C与第二末端2708D之间的中断部2710。通过电介质插塞2712来填充中断部2710。
沟槽接触部2714在栅极线2708的第一侧2708A处沿着第二方向2709在第一硅鳍片2702之上并且在第二硅鳍片2704之上。沟槽接触部2714在与电介质插塞2712侧向相邻的位置2715处在绝缘体材料2706之上是连续的。电介质间隔部2716在侧向上在沟槽接触部2714与栅极线2708的第一侧2708A之间。电介质间隔部2716沿着栅极线2708的第一侧2708A和电介质插塞2712是连续的。电介质间隔部2716具有与电介质插塞2712侧向相邻的宽度（W2），该宽度比与栅极线2708的第一侧2708A侧向相邻的宽度（W1）更薄。
在一个实施例中，第二沟槽接触部2718在栅极线2708的第二侧2708B处沿着第二方向2709在第一硅鳍片2702之上并且在第二硅鳍片2704之上。第二沟槽接触部2718在与电介质插塞2712侧向相邻的位置2719处在绝缘体材料2706之上是连续的。在一个这样的实施例中，第二电介质间隔部2720在侧向上在第二沟槽接触部2718与栅极线2708的第二侧2708B之间。第二电介质间隔部2720沿着栅极线2708的第二侧2708B和电介质插塞2712是连续的。第二电介质间隔部具有与电介质插塞2712侧向相邻的宽度，该宽度比与栅极线2708的第二侧2708B侧向相邻的宽度更薄。
在一个实施例中，栅极线2708包括高k栅极电介质层2722、栅电极2724和电介质盖层2726。在一个实施例中，电介质插塞2712包括与电介质间隔部2714相同的材料，但是与电介质间隔部2714分立。在一个实施例中，电介质插塞2712包括与电介质间隔部2714不同的材料。
在其中沟槽接触部形状受到聚合切口电介质插塞的影响的第二示例中，图27B例示了根据本公开的另一实施例的具有栅极线切口的集成电路结构的平面视图和对应的横截面视图，该栅极线切口具有延伸超过栅极线的电介质间隔部的电介质插塞。
参考图27B，集成电路结构2700B包括具有沿着第一方向2753的最长尺寸的第一硅鳍片2752。第二硅鳍片2754具有沿着第一方向2753的最长尺寸。绝缘体材料2756处于第一硅鳍片2752与第二硅鳍片2754之间。栅极线2758沿着第二方向2759在第一硅鳍片2752之上并且在第二硅鳍片2754之上，第二方向2759与第一方向2753正交。栅极线2758具有第一侧2758A和第二侧2758B，并且具有第一末端2758C和第二末端2758D。栅极线2758具有在绝缘体材料2756之上在栅极线2758的第一末端2758C与第二末端2758D之间的中断部2760。通过电介质插塞2762来填充中断部2760。
沟槽接触部2764在栅极线2758的第一侧2758A处沿着第二方向2759在第一硅鳍片2752之上并且在第二硅鳍片2754之上。沟槽接触部2764在与电介质插塞2762侧向相邻的位置2765处在绝缘体材料2756之上是连续的。电介质间隔部2766在侧向上在沟槽接触部2764与栅极线2758的第一侧2758A之间。电介质间隔部2766沿着栅极线2758的第一侧2758A，但是不沿着电介质插塞2762，从而得到不连续的电介质间隔部2766。沟槽接触部2764具有与电介质插塞2762侧向相邻的宽度（W1），该宽度比与电介质间隔部2766侧向相邻的宽度（W2）更薄。
在一个实施例中，第二沟槽接触部2768在栅极线2758的第二侧2758B处沿着第二方向2759在第一硅鳍片2752之上并且在第二硅鳍片2754之上。第二沟槽接触部2768在与电介质插塞2762侧向相邻的位置2769处在绝缘体材料2756之上是连续的。在一个这样的实施例中，第二电介质间隔部2770在侧向上在第二沟槽接触部2768与栅极线2758的第二侧2758B之间。第二电介质间隔部2770沿着栅极线2758的第二侧2758B，但是不沿着电介质插塞2762，从而得到不连续的电介质间隔部2770。第二沟槽接触部2768具有与电介质插塞2762侧向相邻的宽度，该宽度比与第二电介质间隔部2770侧向相邻的宽度更薄。
在一个实施例中，栅极线2758包括高k栅极电介质层2772、栅电极2774和电介质盖层2776。在一个实施例中，电介质插塞2762包括与电介质间隔部2764相同的材料，但是与电介质间隔部2764分立。在一个实施例中，电介质插塞2762包括与电介质间隔部2764不同的材料。
在其中用于聚合切口位置的电介质插塞从插塞顶部到插塞底部逐渐变细的第三示例中，图28A-28F例示了根据本公开的另一实施例的在制造具有带有电介质插塞的栅极线切口的集成电路结构的方法中的各种操作的横截面视图，所述电介质插塞具有延伸超过栅极线的电介质间隔部的上部和延伸到栅极线的电介质间隔部中的下部。
参考图28A，在结构2804之上，诸如在半导体鳍片之间的沟槽隔离结构之上形成多个栅极线2802。在一个实施例中，栅极线2802中的每一个都是牺牲或虚设栅极线，例如具有虚设栅电极2806和电介质盖2808。稍后可以在替代栅极过程（例如在下文描述的电介质插塞形成之后）中替代这样的牺牲或虚设栅极线的部分。电介质间隔部2810沿着栅极线2802的侧壁。诸如层间电介质层之类的电介质材料2812在栅极线2802之间。形成掩模2814并以光刻方式对其进行图案化以暴露栅极线2802中的一个的一部分。
参考图28B，在掩模2814就位的情况下，利用蚀刻过程去除中央栅极线2802。然后去除掩模2814。在实施例中，蚀刻过程侵蚀了被去除的栅极线2802的电介质间隔部2810的部分，从而形成减小的电介质间隔部2816。附加地，在蚀刻过程中侵蚀了被掩模2814暴露的电介质材料2812的上部，从而形成被侵蚀的电介质材料部分2818。在特定的实施例中，诸如残余的多晶硅之类的残余虚设栅极材料2820保留在结构中，作为不完全的蚀刻过程的制品。
参考图28C，在图28B的结构之上形成硬掩模2822。硬掩模2822可以与图28B的结构的上部共形，并且特别地与被侵蚀的电介质材料部分2818共形。
参考图28D，例如利用蚀刻过程去除残余的虚设栅极材料2820，该蚀刻过程可以在化学上类似于用于去除栅极线2802中的中央栅极线的蚀刻过程。在实施例中，在去除残余的虚设栅极材料2820期间，硬掩模2822保护被侵蚀的电介质材料部分2818免于进一步侵蚀。
参考图28E，去除硬掩模2822。在一个实施例中，在没有或基本上没有对已被侵蚀的电介质材料部分2818的进一步侵蚀的情况下去除硬掩模2822。
参考图28F，在图28E的结构的开口中形成电介质插塞2830。电介质插塞2830的上部在被侵蚀的电介质材料部分2818之上，例如，有效地超过原始间隔部2810。电介质插塞2830的下部与减小的电介质间隔部2816相邻，例如，有效地进入到原始间隔部2810中但是不超过原始间隔部2810。其结果是，电介质插塞2830具有如图28F中描绘的逐渐变细的轮廓。要领会的是，电介质插塞2830可以由上文针对其他聚合切口或FTI插塞或鳍片末端应力源描述的材料和过程来制造。
在另一方面中，预留位置栅极结构或虚设栅极结构的部分可以被保留在永久性栅极结构下方的沟槽隔离区域之上，作为在替代栅极过程期间沟槽隔离区域抗侵蚀的保护。例如，图29A-29C例示了根据本公开的实施例的在永久性栅极堆叠的底部的部分处具有残余的虚设栅极材料的集成电路结构的平面视图和对应的横截面视图。
参考图29A-29C，集成电路结构包括从半导体基板2904突出的鳍片2902，诸如硅鳍片。鳍片2902具有下鳍片部分2902B和上鳍片部分2902A。上鳍片部分2902A具有顶部2902C和侧壁2902D。隔离结构2906环绕下鳍片部分2902B。隔离结构2906包括具有顶表面2907的绝缘材料2906C。半导体材料2908处于绝缘材料2906C的顶表面2907的一部分上。半导体材料2908与鳍片2902隔开。
栅极电介质层2910处于上鳍片部分2902A的顶部2902C之上并且侧向邻接上鳍片部分2902A的侧壁2902D。栅极电介质层2910进一步处于绝缘材料2906C的顶表面2907的所述部分上的半导体材料2908上。诸如鳍片2902的氧化部分之类的居间的附加栅极电介质层2911可以在栅极电介质层2910与上鳍片部分2902A的顶部2902C之间，并且侧向邻接上鳍片部分2902A的侧壁2902D。栅电极2912处于上鳍片部分2902A的顶部2902C之上的栅极电介质层2910之上并且侧向邻接上鳍片部分2902A的侧壁2902D。栅电极2912进一步处于绝缘材料2906C的顶表面2907的所述部分上的半导体材料2908上的栅极电介质层2910之上。第一源极或漏极区域2916邻接栅电极2912的第一侧，并且第二源极或漏极区域2918邻接栅电极2912的第二侧，第二侧与第一侧相对。在实施例中，上文描述了其示例，隔离结构2906包括第一绝缘层2906A、第二绝缘层2906B和绝缘材料2906C。
在一个实施例中，在绝缘材料2906C的顶表面2907的所述部分上的半导体材料2908是或者包括多晶硅。在一个实施例中，绝缘材料2906C的顶表面2907具有凹坑，并且被描绘，并且半导体材料2908处于该凹坑中。在一个实施例中，隔离结构2906包括沿着绝缘材料2906C的底部和侧壁的第二绝缘材料（2906A或2906B或2906A/2906B二者）。在一个这样的实施例中，第二绝缘材料（2906A或2906B或2906A/2906B二者）的沿着绝缘材料2906C的侧壁的部分具有在绝缘材料2906C的最高表面上方的顶表面，如所描绘的那样。在一个实施例中，第二绝缘材料（2906A或2906B或2906A/2906B二者）的顶表面高于半导体材料2908的最高表面或与该最高表面共面。
在一个实施例中，在绝缘材料2906C的顶表面2907的所述部分上的半导体材料2908不延伸超过栅极电介质层2910。亦即，从平面视图的视角来看，半导体材料2908的位置被限于由栅极堆叠2912/2910所覆盖的区域。在一个实施例中，第一电介质间隔部2920沿着栅电极2912的第一侧。第二电介质间隔部2922沿着栅电极2912的第二侧。在一个这样的实施例中，栅极电介质层2910进一步沿着第一电介质间隔部2920和第二电介质间隔部2922的侧壁延伸，如图29B中描绘的那样。
在一个实施例中，栅电极2912包括共形导电层2912A（例如，功函数层）。在一个这样的实施例中，功函数层2912A包括钛和氮。在另一实施例中，功函数层2912A包括钛、铝、碳和氮。在一个实施例中，栅电极2912进一步包括在功函数层2912A之上的导电填充金属层2912B。在一个这样的实施例中，导电填充金属层2912B包括钨。在特定的实施例中，导电填充金属层2912B包括95或更大原子百分比的钨和0.1至2原子百分比的氟。在一个实施例中，绝缘盖2924在栅电极2912上并且可以在栅极电介质层2910之上延伸，如图29B中描绘的那样。
图30A-30D例示了根据本公开的另一实施例的制造在永久性栅极堆叠的底部的部分处具有残余的虚设栅极材料的集成电路结构的方法中的各种操作的横截面视图。该视角示出沿着图29C的结构的a-a'轴的一部分。
参考图30A，制造集成电路结构的方法包括从半导体基板3002形成鳍片3000。鳍片3000具有下鳍片部分3000A和上鳍片部分3000B。上鳍片部分3000B具有顶部3000C和侧壁3000D。隔离结构3004环绕下鳍片部分3000A。隔离结构3004包括具有顶表面3005的绝缘材料3004C。预留位置栅电极3006处于上鳍片部分3000B的顶部3000C之上并且侧向邻接上鳍片部分3000B的侧壁3000D。预留位置栅电极3006包括半导体材料。
尽管未从图30A的视角描绘（但是在图29C中示出了其位置），但是可以邻接预留位置栅电极3006的第一侧形成第一源极或漏极区域，并且可以邻接预留位置栅电极3006的第二侧形成第二源极或漏极区域，第二侧与第一侧相对。附加地，可以沿着预留位置栅电极3006的侧壁形成栅极电介质间隔部，并且可以侧向邻接预留位置栅电极3006形成层间电介质（ILD）层。
在一个实施例中，预留位置栅电极3006是或者包括多晶硅。在一个实施例中，隔离结构3004的绝缘材料3004C的顶表面3005具有凹坑，如所描绘的那样。预留位置栅电极3006的一部分在该凹坑中。在一个实施例中，隔离结构3004包括第二绝缘材料（3004A或3004B，或3004A和3004B二者），其沿着绝缘材料3004C的底部和侧壁，如所描绘的那样。在一个这样的实施例中，第二绝缘材料（3004A或3004B，或3004A和3004B二者）的沿着绝缘材料3004C的侧壁的部分具有在绝缘材料3004C的顶表面3005的至少一部分上方的顶表面。在一个实施例中，第二绝缘材料（3004A或3004B，或3004A和3004B二者）的顶表面高于预留位置栅电极3006的一部分的最低表面。
参考图30B，从上鳍片部分3000B的顶部3000C和侧壁3000D之上、例如沿着图30A的方向3008蚀刻预留位置栅电极3006。该蚀刻过程可以称为替代栅极过程。在实施例中，蚀刻或替代栅极过程是不完全的，并且留下预留位置栅电极3006的位于隔离结构3004的绝缘材料3004C的顶表面3005的至少一部分上的部分3012。
参考图30A和30B二者，在实施例中，在形成预留位置栅电极3006之前形成的上鳍片部分3000B的氧化部分3010在蚀刻过程期间被保留，如所描绘的那样。然而，在另一实施例中，在形成预留位置栅电极3006之前形成预留位置栅极电介质层，并且在蚀刻预留位置栅电极之后去除预留位置栅极电介质层。
参考图30C，在上鳍片部分3000B的顶部3000C之上并且侧向邻接上鳍片部分3000B的侧壁3000D形成栅极电介质层3014。在一个实施例中，在上鳍片部分3000B的顶部3000C之上的上鳍片部分3000B的氧化部分3010上并且侧向邻接上鳍片部分3000B的侧壁3000D形成栅极电介质层3014，如所描绘的那样。在另一实施例中，在蚀刻预留位置栅电极之后去除了上鳍片部分3000B的氧化部分3010的情况下，在上鳍片部分3000B的顶部3000C之上直接在上鳍片部分3000B上并且侧向邻接上鳍片部分3000B的侧壁3000D形成栅极电介质层3014。在任一情况下，在实施例中，进一步在预留位置栅电极3006的位于隔离结构3004的绝缘材料3004C的顶表面3005的部分上的部分3012上形成栅极电介质层3014。
参考图30D，在上鳍片部分3000B的顶部3000C之上的栅极电介质层3014之上并且侧向邻接上鳍片部分3000B的侧壁3000D形成永久性栅电极3016。永久性栅电极3016进一步处于预留位置栅电极3006的位于绝缘材料3004C的顶表面3005的该部分上的部分3012上的栅极电介质层3014之上。
在一个实施例中，形成永久性栅电极3016包括形成功函数层3016A。在一个这样的实施例中，功函数层3016A包括钛和氮。在另一这样的实施例中，功函数层3016A包括钛、铝、碳和氮。在一个实施例中，形成永久性栅电极3016进一步包括形成导电填充金属层3016B，其在功函数层3016A之上形成。在一个这样的实施例中，形成导电填充金属层3016B包括使用利用六氟化钨（WF6）前体的原子层沉积（ALD）来形成包含钨的膜。在实施例中，在永久性栅电极3016上形成绝缘栅极盖层3018。
在另一方面中，本公开的一些实施例包括用于栅电极的栅极电介质结构中的无定形高k层。在其他实施例中，在用于栅电极的栅极电介质结构中包括部分或完全结晶的高k层。在其中包括部分或完全结晶的高k层的一个实施例中，该栅极电介质结构是铁电（FE）栅极电介质结构。在其中包括部分或完全结晶的高k层的另一实施例中，该栅极电介质结构是反铁电（AFE）栅极电介质结构。
在实施例中，本文中描述了用于通过采用铁电或反铁电栅极氧化物来增大器件沟道中的电荷并改进亚阈值行为的方法。铁电和反铁电栅极氧化物可以增大针对较高电流的沟道电荷，并且还可以实现更陡峭的接通行为。
为了提供上下文，基于铪或锆（Hf或Zr）的铁电和反铁电（FE或AFE）材料通常比诸如锆钛酸铅（PZT）之类的铁电材料薄得多，并且照此，可以与高度缩放的逻辑技术兼容。FE或AFE材料有两个特征可以改进逻辑晶体管的性能：（1）由FE或AFE极化而实现的沟道中的较高电荷，以及（2）归因于尖锐FE或AFE转变的较陡峭的接通行为。这样的属性可以通过增大电流并降低亚阈值摆幅（SS）来改进晶体管性能。
图31A例示了根据本公开的实施例的具有铁电或反铁电栅极电介质结构的半导体器件的横截面视图。
参考图31A，集成电路结构3100在基板3104上方包括栅极结构3102。在一个实施例中，栅极结构3102在包括诸如单晶硅之类的单晶材料的半导体沟道结构3106上方或之上。栅极结构3102包括在半导体沟道结构3106之上的栅极电介质以及在栅极电介质结构之上的栅电极。栅极电介质包括铁电或反铁电多晶材料层3102A。栅电极具有在铁电或反铁电多晶材料层3102A上的导电层3102B。导电层3102B包括金属并且可以是阻挡层、功函数层或模板层，其增强FE或AFE层的结晶。一个或多个栅极填充层3102C在导电层3102B上或上方。源极区域3108和漏极区域3110在栅极结构3102的相对侧上。源极或漏极接触部3112在位置3149处电连接到源极区域3108和漏极区域3110，并且通过层间电介质层3114或栅极电介质间隔部3116中的一个或二者而与栅极结构3102间隔开。在图31A的示例中，源极区域3108和漏极区域3110是基板3104的区域。在实施例中，源极或漏极接触部3112包括阻挡层3112A和导电沟槽填充材料3112B。在一个实施例中，铁电或反铁电多晶材料层3102A沿着电介质间隔部3116延伸，如图31A中描绘的那样。
在实施例中，并且在遍及本公开可适用时，铁电或反铁电多晶材料层3102A是铁电多晶材料层。在一个实施例中，铁电多晶材料层是包括Zr和Hf的氧化物，其中Zr:Hf比为50:50或者Zr更大。铁电效应可以随着斜方晶系结晶度的增大而增大。在一个实施例中，铁电多晶材料层具有至少80%的斜方晶系结晶度。
在实施例中，并且在遍及本公开可适用时，铁电或反铁电多晶材料层3102A是反铁电多晶材料层。在一个实施例中，反铁电多晶材料层是包括Zr和Hf的氧化物，其中Zr:Hf比为80:20或者Zr更大，并且甚至高达100%的Zr，即ZrO2。在一个实施例中，反铁电多晶材料层具有至少80%的四方晶系结晶度。
在实施例中，并且在遍及本公开可适用时，栅极堆叠3102的栅极电介质进一步包括在铁电或反铁电多晶材料层3102A与半导体沟道结构3106之间的无定形电介质层3103，诸如原生氧化硅层、高K电介质（HfOx、Al2O3等）或氧化物和高K的组合。在实施例中，并且在遍及本公开可适用时，铁电或反铁电多晶材料层3102A具有在1纳米到8纳米的范围中的厚度。在实施例中，并且在遍及本公开可适用时，铁电或反铁电多晶材料层3102A具有大约在20或更多纳米的范围中的晶粒大小。
在实施例中，在例如通过原子层沉积（ALD）沉积了铁电或反铁电多晶材料层3102A之后，在铁电或反铁电多晶材料层3102A上形成包括金属的层（例如，层3102B，诸如5-10纳米的氮化钛或氮化钽或钨）。然后执行退火。在一个实施例中，执行退火达在1毫秒-30分钟的范围中的持续时间。在一个实施例中，以在500-1100摄氏度的范围中的温度来执行退火。
图31B例示了根据本公开的另一实施例的具有铁电或反铁电栅极电介质结构的另一半导体器件的横截面视图。
参考图31B，集成电路结构3150在基板3154上方包括栅极结构3152。在一个实施例中，栅极结构3152在包括诸如单晶硅之类的单晶材料的半导体沟道结构3156上方或之上。栅极结构3152包括在半导体沟道结构3156之上的栅极电介质以及在栅极电介质结构之上的栅电极。栅极电介质包括铁电或反铁电多晶材料层3152A，并且可以进一步包括无定形氧化物层3153。栅电极具有在铁电或反铁电多晶材料层3152A上的导电层3152B。导电层3152B包括金属，并且可以是阻挡层或功函数层。一个或多个栅极填充层3152C在导电层3152B上或上方。诸如与半导体沟道结构3156不同的半导体材料的区域之类的凸起的源极区域3158和凸起的漏极区域3160在栅极结构3152的相对侧上。源极或漏极接触部3162在位置3199处电连接到源极区域3158和漏极区域3160，并且通过层间电介质层3164或栅极电介质间隔部3166中的一个或二者而与栅极结构3152间隔开。在实施例中，源极或漏极接触部3162包括阻挡层3162A和导电沟槽填充材料3162B。在一个实施例中，铁电或反铁电多晶材料层3152A沿着电介质间隔部3166延伸，如图31B中描绘的那样。
图32A例示了根据本公开的另一实施例的一对半导体鳍片之上的多个栅极线的平面视图。
参考图32A，在多个半导体鳍片3200之上形成多个有效栅极线3204。虚设栅极线3206在多个半导体鳍片3200的末端处。栅极线3204/3206之间的间隔3208是沟槽接触部可以位于其处以提供到源极或漏极区域的导电接触部的位置，所述源极或漏极区域诸如源极或漏极区域3251、3252、3253和3254。在实施例中，多个栅极线3204/3206的图案或多个半导体鳍片3200的图案被描述为格栅结构。在一个实施例中，格栅状图案包括以恒定节距间隔开并具有恒定宽度的多个半导体鳍片3200的图案或者多个栅极线3204/3206，或者二者。
图32B例示了根据本公开的实施例的沿着图32A的a-a'轴截取的横截面视图。
参考图32B，在半导体鳍片3262之上形成多个有效栅极线3264，所述半导体鳍片3262被形成在基板3260上方。虚设栅极线3266在半导体鳍片3262的末端处。电介质层3270在虚设栅极线3266外部。沟槽接触部材料3297处于有效栅极线3264之间并且处于虚设栅极线3266与有效栅极线3264之间。嵌入式源极或漏极结构3268处于半导体鳍片3262中、在有效栅极线3264之间并且在虚设栅极线3266与有效栅极线3264之间。
有效栅极线3264包括栅极电介质结构3272、功函数栅电极部分3274和填充栅电极部分3276以及栅电极封盖层3278。电介质间隔部3280内衬于有效栅极线3264和虚设栅极线3266的侧壁。在实施例中，栅极电介质结构3272包括铁电或反铁电多晶材料层3298。在一个实施例中，栅极电介质结构3272进一步包括无定形氧化物层3299。
在另一方面中，具有同一导电类型——例如N型或P型——的器件可以具有针对同一导电类型的差异化的栅电极堆叠。然而，为了比较的目的，具有同一导电类型的器件可以具有基于调制掺杂的差异化电压阈值（VT）。
图33A例示了根据本公开的实施例的具有基于调制掺杂的差异化电压阈值的一对NMOS器件以及具有基于调制掺杂的差异化电压阈值的一对PMOS器件的横截面视图。
参考图33A，第一NMOS器件3302在半导体有源区域3300之上、诸如在硅鳍片或基板之上邻接第二NMOS器件3304。第一NMOS器件3302和第二NMOS器件3304二者都包括栅极电介质层3306、诸如功函数层之类的第一栅电极导电层3308和栅电极导电填充3310。在实施例中，第一NMOS器件3302和第二NMOS器件3304的第一栅电极导电层3308具有相同的材料和相同的厚度，并且照此，具有相同的功函数。然而，第一NMOS器件3302具有比第二NMOS器件3304更低的VT。在一个这样的实施例中，第一NMOS器件3302称为“标准VT”器件，并且第二NMOS器件3304称为“高VT”器件。在实施例中，通过在第一NMOS器件3302和第二NMOS器件3304的区域3312处使用调制或差异化植入物掺杂来实现差异化VT。
再次参考图33A，第一PMOS器件3322在半导体有源区域3320之上、诸如在硅鳍片或基板之上邻接第二PMOS器件3324。第一PMOS器件3322和第二PMOS器件3324二者都包括栅极电介质层3326、诸如功函数层之类的第一栅电极导电层3328和栅电极导电填充3330。在实施例中，第一PMOS器件3322和第二PMOS器件3324的第一栅电极导电层3328具有相同的材料和相同的厚度，并且照此，具有相同的功函数。然而，第一PMOS器件3322具有比第二PMOS器件3324更高的VT。在一个这样的实施例中，第一PMOS器件3322称为“标准VT”器件，并且第二PMOS器件3324称为“低VT”器件。在实施例中，通过在第一PMOS器件3322和第二PMOS器件3324的区域3332处使用调制或差异化植入物掺杂来实现差异化VT。
与图33A相比，图33B例示了根据本公开的另一实施例的具有基于差异化栅电极结构的差异化电压阈值的一对NMOS器件以及具有基于差异化栅电极结构的差异化电压阈值的一对PMOS器件的横截面视图。
参考图33B，第一NMOS器件3352在半导体有源区域3350之上、诸如在硅鳍片或基板之上邻接第二NMOS器件3354。第一NMOS器件3352和第二NMOS器件3354二者都包括栅极电介质层3356。然而，第一NMOS器件3352和第二NMOS器件3354具有在结构上不同的栅电极堆叠。特别地，第一NMOS器件3352包括诸如第一功函数层之类的第一栅电极导电层3358和栅电极导电填充3360。第二NMOS器件3354包括诸如第二功函数层之类的第二栅电极导电层3359、第一栅电极导电层3358和栅电极导电填充3360。第一NMOS器件3352具有比第二NMOS器件3354更低的VT。在一个这样的实施例中，第一NMOS器件3352称为“标准VT”器件，并且第二NMOS器件3354称为“高VT”器件。在实施例中，通过为同一种导电类型器件使用差异化栅极堆叠来实现差异化VT。
再次参考图33B，第一PMOS器件3372在半导体有源区域3370之上、诸如在硅鳍片或基板之上邻接第二PMOS器件3374。第一PMOS器件3372和第二PMOS器件3374二者都包括栅极电介质层3376。然而，第一PMOS器件3372和第二PMOS器件3374具有在结构上不同的栅电极堆叠。特别地，第一PMOS器件3372包括诸如功函数层之类的具有第一厚度的栅电极导电层3378A和栅电极导电填充3380。第二PMOS器件3374包括具有第二厚度的栅电极导电层3378B和栅电极导电填充3380。在一个实施例中，栅电极导电层3378A和栅电极导电层3378B具有相同的构成，但是栅电极导电层3378B的厚度（第二厚度）比栅电极导电层3378A的厚度（第一厚度）更大。第一PMOS器件3372具有比第二PMOS器件3374更高的VT。在一个这样的实施例中，第一PMOS器件3372称为“标准VT”器件，并且第二PMOS器件3374称为“低VT”器件。在实施例中，通过为同一种导电类型器件使用差异化栅极堆叠来实现差异化VT。
再次参考图33B，根据本公开的实施例，集成电路结构包括鳍片（例如，硅鳍片，诸如3350）。要领会的是，该鳍片具有顶部（如图所示）和侧壁（进入页面之中和离开页面之外）。栅极电介质层3356处于鳍片的顶部之上并且侧向邻接鳍片的侧壁。器件3354的N型栅电极处于鳍片的顶部之上的栅极电介质层3356之上并且侧向邻接鳍片的侧壁。N型栅电极包括在栅极电介质层3356上的P型金属层3359和在P型金属层3359上的N型金属层3358。如将领会到的，第一N型源极或漏极区域可以邻接栅电极的第一侧（例如，进入页面中），并且第二N型源极或漏极区域可以邻接栅电极的第二侧（例如，离开页面之外），第二侧与第一侧相对。
在一个实施例中，P型金属层3359包括钛和氮，并且N型金属层3358包括钛、铝、碳和氮。在一个实施例中，P型金属层3359具有在2-12埃的范围中的厚度，并且在特定实施例中，P型金属层3359具有在2-4埃的范围中的厚度。在一个实施例中，N型栅电极进一步包括在N型金属层3358上的导电填充金属层3360。在一个这样的实施例中，导电填充金属层3360包括钨。在特定的实施例中，导电填充金属层3360包括95或更大原子百分比的钨和0.1至2原子百分比的氟。
再次参考图33B，根据本公开的另一实施例，集成电路结构包括具有电压阈值（VT）的第一N型器件3352，第一N型器件3352具有第一栅极电介质层3356和在第一栅极电介质层3356上的第一N型金属层3358。还包括的是具有电压阈值（VT）的第二N型器件3354，第二N型器件3354具有第二栅极电介质层3356、在第二栅极电介质层3356上的P型金属层3359以及在P型金属层3359上的第二N型金属层3358。
在一个实施例中，其中第二N型器件3354的VT高于第一N型器件3352的VT。在一个实施例中，第一N型金属层3358和第二N型金属层3358具有相同的构成。在一个实施例中，第一N型金属层3358和第二N型金属层3358具有相同的厚度。在一个实施例中，其中N型金属层3358包括钛、铝、碳和氮，并且P型金属层3359包括钛和氮。
再次参考图33B，根据本公开的实施例，集成电路结构包括具有电压阈值（VT）的第一P型器件3372，第一P型器件3372具有第一栅极电介质层3376和在第一栅极电介质层3376上的第一P型金属层3378A。第一P型金属层3378A具有一厚度。还包括第二P型器件3374，并且其具有电压阈值（VT）。第二P型器件3374具有第二栅极电介质层3376和在第二栅极电介质层3376上的第二P型金属层3378B。第二P型金属层3378B具有比第一P型金属层3378A的厚度更大的厚度。
在一个实施例中，第二P型器件3374的VT低于第一P型器件3372的VT。在一个实施例中，第一P型金属层3378A和第二P型金属层3378B具有相同的构成。在一个实施例中，第一P型金属层3378A和第二P型金属层3378B二者都包括钛和氮。在一个实施例中，第一P型金属层3378A的厚度小于第一P型金属层3378A的材料的功函数饱和厚度。在一个实施例中，尽管未描绘，但是第二P型金属层3378B包括在第二金属膜（例如，来自第一沉积）上的第一金属膜（例如，来自第二沉积），并且一个缝隙在第一金属膜与第二金属膜之间。
再次参考图33B，根据本公开的另一实施例，集成电路结构包括第一N型器件3352，第一N型器件3352具有第一栅极电介质层3356和在第一栅极电介质层3356上的第一N型金属层3358。第二N型器件3354具有第二栅极电介质层3356、在第二栅极电介质层3356上的第一P型金属层3359以及在第一P型金属层3359上的第二N型金属层3358。第一P型器件3372具有第三栅极电介质层3376和在第三栅极电介质层3376上的第二P型栅极层3378A。第二P型金属层3378A具有一厚度。第二P型器件3374具有第四栅极电介质层3376和在第四栅极电介质层3376上的第三P型栅极层3378B。第三P型金属层3378B具有比第二P型金属层3378A的厚度更大的厚度。
在一个实施例中，第一N型器件3352具有电压阈值（VT），第二N型器件3354具有电压阈值（VT），并且第二N型器件3354的VT低于第一N型器件3352的VT。在一个实施例中，第一P型器件3372具有电压阈值（VT），第二P型器件3374具有电压阈值（VT），并且第二P型器件3374的VT低于第一P型器件3372的VT。在一个实施例中，第三P型金属层3378B包括在第二金属膜上的第一金属膜以及在第一金属膜与第二金属膜之间的缝隙。
要领会的是，可以在同一结构中、诸如在同一管芯上包括用于同一导电类型的多于两种类型的VT器件。在第一示例中，图34A例示了根据本公开的实施例的具有基于差异化栅电极结构并基于调制掺杂的差异化电压阈值的一组三个NMOS器件以及具有基于差异化栅电极结构并基于调制掺杂的差异化电压阈值的一组三个PMOS器件的横截面视图。
参考图34A，第一NMOS器件3402在半导体有源区域3400之上、诸如在硅鳍片或基板之上邻接第二NMOS器件3404和第三NMOS器件3403。第一NMOS器件3402、第二NMOS器件3404和第三NMOS器件3403包括栅极电介质层3406。第一NMOS器件3402和第三NMOS器件3403具有在结构上相同或相似的栅电极堆叠。然而，第二NMOS器件3404具有与第一NMOS器件3402和第三NMOS器件3403在结构上不同的栅电极堆叠。特别地，第一NMOS器件3402和第三NMOS器件3403包括诸如第一功函数层之类的第一栅电极导电层3408和栅电极导电填充3410。第二NMOS器件3404包括诸如第二功函数层之类的第二栅电极导电层3409、第一栅电极导电层3408和栅电极导电填充3410。第一NMOS器件3402具有比第二NMOS器件3404更低的VT。在一个这样的实施例中，第一NMOS器件3402称为“标准VT”器件，并且第二NMOS器件3404称为“高VT”器件。在实施例中，通过为同一种导电类型器件使用差异化栅极堆叠来实现差异化VT。在实施例中，第三NMOS器件3403具有与第一NMOS器件3402和第二NMOS器件3404的VT不同的VT，即使第三NMOS器件3403的栅电极结构与第一NMOS器件3402的栅电极结构相同。在一个实施例中，第三NMOS器件3403的VT在第一NMOS器件3402和第二NMOS器件3404的VT之间。在实施例中，通过在第三NMOS器件3403的区域3412处使用调制或差异化植入物掺杂来实现第三NMOS器件3403和第一NMOS器件3402之间的差异化VT。在一个这样的实施例中，第三N型器件3403具有含有与第一N型器件3402的沟道区域的掺杂物浓度不同的掺杂物浓度的沟道区域。
再次参考图34A，第一PMOS器件3422在半导体有源区域3420之上、诸如在硅鳍片或基板之上邻接第二PMOS器件3424和第三PMOS器件3423。第一PMOS器件3422、第二PMOS器件3424和第三PMOS器件3423包括栅极电介质层3426。第一PMOS器件3422和第三PMOS器件3423具有在结构上相同或相似的栅电极堆叠。然而，第二PMOS器件3424具有与第一PMOS器件3422和第三PMOS器件3423在结构上不同的栅电极堆叠。特别地，第一PMOS器件3422和第三PMOS器件3423包括诸如功函数层之类的具有第一厚度的栅电极导电层3428A和栅电极导电填充3430。第二PMOS器件3424包括具有第二厚度的栅电极导电层3428B和栅电极导电填充3430。在一个实施例中，栅电极导电层3428A和栅电极导电层3428B具有相同的构成，但是栅电极导电层3428B的厚度（第二厚度）比栅电极导电层3428A的厚度（第一厚度）更大。在实施例中，第一PMOS器件3422具有比第二PMOS器件3424更高的VT。在一个这样的实施例中，第一PMOS器件3422称为“标准VT”器件，并且第二PMOS器件3424称为“低VT”器件。在实施例中，通过为同一种导电类型器件使用差异化栅极堆叠来实现差异化VT。在实施例中，第三PMOS器件3423具有与第一PMOS器件3422和第二PMOS器件3424的VT不同的VT，即使第三PMOS器件3423的栅电极结构与第一PMOS器件3422的栅电极结构相同。在一个实施例中，第三PMOS器件3423的VT在第一PMOS器件3422和第二PMOS器件3424的VT之间。在实施例中，通过在第三PMOS器件3423的区域3432处使用调制或差异化植入物掺杂来实现第三PMOS器件3423和第一PMOS器件3422之间的差异化VT。在一个这样的实施例中，第三P型器件3423具有含有与第一P型器件3422的沟道区域的掺杂物浓度不同的掺杂物浓度的沟道区域。
在第二示例中，图34B例示了根据本公开的另一实施例的具有基于差异化栅电极结构并基于调制掺杂的差异化电压阈值的一组三个NMOS器件以及具有基于差异化栅电极结构并基于调制掺杂的差异化电压阈值的一组三个PMOS器件的横截面视图。
参考图34B，第一NMOS器件3452在半导体有源区域3450之上、诸如在硅鳍片或基板之上邻接第二NMOS器件3454和第三NMOS器件3453。第一NMOS器件3452、第二NMOS器件3454和第三NMOS器件3453包括栅极电介质层3456。第二NMOS器件3454和第三NMOS器件3453具有在结构上相同或相似的栅电极堆叠。然而，第一NMOS器件3452具有与第二NMOS器件3454和第三NMOS器件3453在结构上不同的栅电极堆叠。特别地，第一NMOS器件3452包括诸如第一功函数层之类的第一栅电极导电层3458和栅电极导电填充3460。第二NMOS器件3454和第三NMOS器件3453包括诸如第二功函数层之类的第二栅电极导电层3459、第一栅电极导电层3458和栅电极导电填充3460。第一NMOS器件3452具有比第二NMOS器件3454更低的VT。在一个这样的实施例中，第一NMOS器件3452称为“标准VT”器件，并且第二NMOS器件3454称为“高VT”器件。在实施例中，通过为同一种导电类型器件使用差异化栅极堆叠来实现差异化VT。在实施例中，第三NMOS器件3453具有与第一NMOS器件3452和第二NMOS器件3454的VT不同的VT，即使第三NMOS器件3453的栅电极结构与第二NMOS器件3454的栅电极结构相同。在一个实施例中，第三NMOS器件3453的VT在第一NMOS器件3452和第二NMOS器件3454的VT之间。在实施例中，通过在第三NMOS器件3453的区域3462处使用调制或差异化植入物掺杂来实现第三NMOS器件3453和第二NMOS器件3454之间的差异化VT。在一个这样的实施例中，第三N型器件3453具有含有与第二N型器件3454的沟道区域的掺杂物浓度不同的掺杂物浓度的沟道区域。
再次参考图34B，第一PMOS器件3472在半导体有源区域3470之上、诸如在硅鳍片或基板之上邻接第二PMOS器件3474和第三PMOS器件3473。第一PMOS器件3472、第二PMOS器件3474和第三PMOS器件3473包括栅极电介质层3476。第二PMOS器件3474和第三PMOS器件3473具有在结构上相同或相似的栅电极堆叠。然而，第一PMOS器件3472具有与第二PMOS器件3474和第三PMOS器件3473在结构上不同的栅电极堆叠。特别地，第一PMOS器件3472包括诸如功函数层之类的具有第一厚度的栅电极导电层3478A和栅电极导电填充3480。第二PMOS器件3474和第三PMOS器件3473包括具有第二厚度的栅电极导电层3478B和栅电极导电填充3480。在一个实施例中，栅电极导电层3478A和栅电极导电层3478B具有相同的构成，但是栅电极导电层3478B的厚度（第二厚度）比栅电极导电层3478A的厚度（第一厚度）更大。在实施例中，第一PMOS器件3472具有比第二PMOS器件3474更高的VT。在一个这样的实施例中，第一PMOS器件3472称为“标准VT”器件，并且第二PMOS器件3474称为“低VT”器件。在实施例中，通过为同一种导电类型器件使用差异化栅极堆叠来实现差异化VT。在实施例中，第三PMOS器件3473具有与第一PMOS器件3472和第二PMOS器件3474的VT不同的VT，即使第三PMOS器件3473的栅电极结构与第二PMOS器件3474的栅电极结构相同。在一个实施例中，第三PMOS器件3473的VT在第一PMOS器件3472和第二PMOS器件3474的VT之间。在实施例中，通过在第三PMOS器件3473的区域3482处使用调制或差异化植入物掺杂来实现第三PMOS器件3473和第一PMOS器件3472之间的差异化VT。在一个这样的实施例中，第三P型器件3473具有含有与第二P型器件3474的沟道区域的掺杂物浓度不同的掺杂物浓度的沟道区域。
图35A-35D例示了根据本公开的另一实施例的制造具有基于差异化栅电极结构的差异化电压阈值的NMOS器件的方法中的各种操作的横截面视图。
参考图35A，其中“标准VT NMOS”区域（STD VT NMOS）和“高VT NMOS”区域（HIGH VTNMOS）被示出为在共同基板上分叉，制造集成电路结构的方法包括在第一半导体鳍片3502之上和在第二半导体鳍片3504之上、诸如在第一和第二硅鳍片之上形成栅极电介质层3506。在第一半导体鳍片3502之上和第二半导体鳍片3504之上的栅极电介质层3506上形成P型金属层3508。
参考图35B，从第一半导体鳍片3502之上的栅极电介质层3506去除P型金属层3508的一部分，但是P型金属层3508的一部分3509保留在第二半导体鳍片3504之上的栅极电介质层3506上。
参考图35C，在第一半导体鳍片3502之上的栅极电介质层3506上、并在第二半导体鳍片3504之上的栅极电介质层3506上的P型金属层的部分3509上形成N型金属层3510。在实施例中，后续处理包括在第一半导体鳍片3502之上形成具有电压阈值（VT）的第一N型器件，以及在第二半导体鳍片3504之上形成具有电压阈值（VT）的第二N型器件，其中第二N型器件的VT高于第一N型器件的VT。
参考图35D，在实施例中，在N型金属层3510上形成导电填充金属层3512。在一个这样的实施例中，形成导电填充金属层3512包括使用利用六氟化钨（WF6）前体的原子层沉积（ALD）来形成包含钨的膜。
图36A-36D例示了根据本公开的另一实施例的制造具有基于差异化栅电极结构的差异化电压阈值的PMOS器件的方法中的各种操作的横截面视图。
参考图36A，其中“标准VT PMOS”区域（STD VT PMOS）和“低VT PMOS”区域（LOW VTPMOS）被示出为在共同基板上分叉，制造集成电路结构的方法包括在第一半导体鳍片3602之上和在第二半导体鳍片3604之上、诸如在第一和第二硅鳍片之上形成栅极电介质层3606。在第一半导体鳍片3602之上和第二半导体鳍片3604之上的栅极电介质层3606上形成第一P型金属层3608。
参考图36B，从第一半导体鳍片3602之上的栅极电介质层3606去除第一P型金属层3608的一部分，但是第一P型金属层3608的一部分3609保留在第二半导体鳍片3604之上的栅极电介质层3606上。
参考图36C，在第一半导体鳍片3602之上的栅极电介质层3606上、并在第二半导体鳍片3604之上的栅极电介质层3606上的第一P型金属层的部分3609上形成第二P型金属层3610。在实施例中，后续处理包括在第一半导体鳍片3602之上形成具有电压阈值（VT）的第一P型器件，以及在第二半导体鳍片3604之上形成具有电压阈值（VT）的第二P型器件，其中第二P型器件的VT低于第一P型器件的VT。
在一个实施例中，第一P型金属层3608和第二P型金属层3610具有相同的构成。在一个实施例中，第一P型金属层3608和第二P型金属层3610具有相同的厚度。在一个实施例中，第一P型金属层3608和第二P型金属层3610具有相同的厚度和相同的构成。在一个实施例中，缝隙3611处于第一P型金属层3608和第二P型金属层3610之间，如所描绘的那样。
参考图36D，在实施例中，在P型金属层3610之上形成导电填充金属层3612。在一个这样的实施例中，形成导电填充金属层3612包括使用利用六氟化钨（WF6）前体的原子层沉积（ALD）来形成包含钨的膜。在一个实施例中，在形成导电填充金属层3612之前在P型金属层3610上形成N型金属层3614，如所描绘的那样。在一个这样的实施例中，N型金属层3614是双金属栅极替代处理方案的制品。
在另一方面中，描述了用于互补金属氧化物半导体（CMOS）半导体器件的金属栅极结构。在示例中，图37例示了根据本公开的实施例的具有P/N结的集成电路结构的横截面视图。
参考图37，集成电路结构3700包括具有N阱区域3704和P阱区域3708的半导体基板3702，所述N阱区域3704具有从其中突出的第一半导体鳍片3706，并且所述P阱区域3708具有从其中突出的第二半导体鳍片3710。第一半导体鳍片3706与第二半导体鳍片3710间隔开。N阱区域3704在半导体基板3702中直接与P阱区域3708相邻。沟槽隔离结构3712在半导体基板3702上，在第一半导体鳍片3706和第二半导体鳍片3710外部和其之间。第一半导体鳍片3706和第二半导体鳍片3710在沟槽隔离结构3712上方延伸。
栅极电介质层3714在第一半导体鳍片3706和第二半导体鳍片3710上并且在沟槽隔离结构3712上。栅极电介质层3714在第一半导体鳍片3706和第二半导体鳍片3710之间连续。导电层3716位于在第一半导体鳍片3706之上但是不在第二半导体鳍片3710之上的栅极电介质层3714之上。在一个实施例中，导电层3716包括钛、氮和氧。p型金属栅极层3718位于在第一半导体鳍片3706之上但是不在第二半导体鳍片3710之上的导电层3716之上。p型金属栅极层3718还在第一半导体鳍片3706和第二半导体鳍片3710之间的沟槽隔离结构3712的一部分上但并非全部上。n型金属栅极层3720在第二半导体鳍片3710之上、在第一半导体鳍片3706和第二半导体鳍片3710之间的沟槽隔离结构3712之上、并且在p型金属栅极层3718之上。
在一个实施例中，层间电介质（ILD）层3722处于第一半导体鳍片3706和第二半导体鳍片3710的外部上的沟槽隔离结构3712上方。ILD层3722具有开口3724，开口3724暴露第一半导体鳍片3706和第二半导体鳍片3710。在一个这样的实施例中，进一步沿着开口3724的侧壁3726形成导电层3716、p型金属栅极层3718和n型金属栅极层3720，如所描绘的那样。在特定的实施例中，导电层3716沿着开口3724的侧壁3726具有顶表面3717，其在沿着开口3724的侧壁3726的p型栅极金属层3718的顶表面3719以及n型金属栅极层3720的顶表面3721下方，如所描绘的那样。
在一个实施例中，p型金属栅极层3718包括钛和氮。在一个实施例中，n型金属栅极层3720包括钛和铝。在一个实施例中，导电填充金属层3730在n型金属栅极层3720之上，如所描绘的那样。在一个这样的实施例中，导电填充金属层3730包括钨。在特定的实施例中，导电填充金属层3730包括95或更大原子百分比的钨和0.1至2原子百分比的氟。在一个实施例中，栅极电介质层3714具有包括铪和氧的层。在一个实施例中，热氧化物层或化学氧化物层3732在第一半导体鳍片3706和第二半导体鳍片3710的上部之间，如所描绘的那样。在一个实施例中，半导体基板3702是块状硅半导体基板。
现在仅参考图37的右手侧，根据本公开的实施例，集成电路结构包括半导体基板3702，半导体基板3702包括具有从其中突出的半导体鳍片3706的N阱区域3704。沟槽隔离结构3712在半导体鳍片3706周围处于半导体基板3702上。半导体鳍片3706在沟槽隔离结构3712上方延伸。栅极电介质层3714在半导体鳍片3706之上。导电层3716在半导体鳍片3706之上的栅极电介质层3714之上。在一个实施例中，导电层3716包括钛、氮和氧。P型金属栅极层3718在半导体鳍片3706之上的导电层3716之上。
在一个实施例中，层间电介质（ILD）层3722在沟槽隔离结构3712上方。ILD层具有开口，该开口暴露半导体鳍片3706。进一步沿着该开口的侧壁形成导电层3716和P型金属栅极层3718。在一个这样的实施例中，导电层3716沿着开口的侧壁具有顶表面，其在沿着开口的侧壁的P型金属栅极层3718的顶表面下方。在一个实施例中，P型金属栅极层3718在导电层3716上。在一个实施例中，P型金属栅极层3718包括钛和氮。在一个实施例中，导电填充金属层3730在P型金属栅极层3718之上。在一个这样的实施例中，导电填充金属层3730包括钨。在特定的这样的实施例中，导电填充金属层3730由95或更大原子百分比的钨和0.1至2原子百分比的氟组成。在一个实施例中，栅极电介质层3714包括具有铪和氧的层。
图38A-38H例示了根据本公开的实施例的使用双金属栅极替代栅极过程流程来制造集成电路结构的方法中的各种操作的横截面视图。
参考示出了NMOS（N型）区域和PMOS（P型）区域的图38A，制造集成电路结构的方法包括在基板3800上方在第一半导体鳍片3804和第二半导体鳍片3806上方形成层间电介质（ILD）层3802。在ILD层3802中形成开口3808，开口3808暴露第一半导体鳍片3804和第二半导体鳍片3806。在一个实施例中，通过去除最初在第一半导体鳍片3804和第二半导体鳍片3806之上的适当位置处栅极预留位置或虚设栅极结构来形成开口3808。
在开口3808中并且在第一半导体鳍片3804和第二半导体鳍片3806之上并且在沟槽隔离结构3812的处于第一半导体鳍片3804和第二半导体鳍片3806之间的一部分上形成栅极电介质层3810。在一个实施例中，在诸如氧化硅或二氧化硅层之类的热氧化物或化学氧化物层3811上形成栅极电介质层3810，所述热氧化物或化学氧化物层3811是在第一半导体鳍片3804和第二半导体鳍片3806上形成的，如所描绘的那样。在另一实施例中，直接在第一半导体鳍片3804和第二半导体鳍片3806上形成栅极电介质层3810。
在形成在第一半导体鳍片3804和第二半导体鳍片3806之上的栅极电介质层3810之上形成导电层3814。在一个实施例中，导电层3814包括钛、氮和氧。在形成在第一半导体鳍片3804之上和形成在第二半导体鳍片3806之上的导电层3814之上形成p型金属栅极层3816。
参考图38B，在p型金属栅极层3816上形成电介质蚀刻停止层3818。在一个实施例中，电介质蚀刻停止层3818包括第一氧化硅层（例如，SiO2）、在第一氧化硅层上的氧化铝层（例如，Al2O3）以及在氧化铝层上的第二氧化硅层（例如，SiO2）。
参考图38C，在图38B的结构之上形成掩模3820。掩模3820覆盖PMOS区域并暴露NMOS区域。
参考图38D，对电介质蚀刻停止层3818、p型金属栅极层3816和导电层3814进行图案化以提供在第一半导体鳍片3804之上但是不在第二半导体鳍片3806之上处于经图案化的导电层3815之上的经图案化的电介质蚀刻停止层3819、经图案化的p型金属栅极层3817。在实施例中，导电层3814在图案化期间保护第二半导体鳍片3806。
参考图38E，从图38D的结构中去除掩模3820。参考图38F，从图38E的结构中去除经图案化的电介质蚀刻停止层3819。
参考图38G，在第二半导体鳍片3806之上、在沟槽隔离结构3812的处于第一半导体鳍片3804和第二半导体鳍片3806之间的部分之上以及在经图案化的p型金属栅极层3817之上形成n型金属栅极层3822。在实施例中，进一步沿着开口3808的侧壁3824形成经图案化的导电层3815、经图案化的p型金属栅极层3817和n型金属栅极层3822。在一个这样的实施例中，经图案化的导电层3815沿着开口3808的侧壁3824具有顶表面，其在沿着开口3808的侧壁3824的经图案化的p型栅极金属层3817的顶表面以及n型金属栅极层3822的顶表面下方。
参考图38H，在n型金属栅极层3822之上形成导电填充金属层3826。在一个实施例中，通过使用利用六氟化钨（WF6）前体的原子层沉积（ALD）来沉积包含钨的膜而形成导电填充金属层3826。
在另一方面中，描述了用于互补金属氧化物半导体（CMOS）半导体器件的双硅化物结构。作为示例性过程流程，图39A-39H例示了根据本公开的实施例的表示制造基于双硅化物的集成电路的方法中的各种操作的横截面视图。
参考图39A，其中NMOS区域和PMOS区域被示出为在共同基板上分叉，制造集成电路结构的方法包括在诸如第一硅鳍片之类的第一鳍片3904之上形成第一栅极结构3902，其可以包括电介质侧壁间隔部3903。在诸如第二硅鳍片之类的第二鳍片3954之上形成第二栅极结构3952，其可以包括电介质侧壁间隔部3953。在第一鳍片3904之上与第一栅极结构3902相邻地并且在第二鳍片3954之上与第二栅极结构3952相邻地形成绝缘材料3906。在一个实施例中，绝缘材料3906是牺牲材料，并且用作双硅化物过程中的掩模。
参考图39B，从第一鳍片3904之上但是不从第二鳍片3954之上去除绝缘材料3906的第一部分，以暴露与第一栅极结构3902相邻的第一鳍片3904的第一源极或漏极区域3908和第二源极或漏极区域3910。在实施例中，第一源极或漏极区域3908和第二源极或漏极区域3910是在第一鳍片3904的凹陷部分内形成的外延区域，如所描绘的那样。在一个这样的实施例中，第一源极或漏极区域3908和第二源极或漏极区域3910包括硅和锗。
参考图39C，在第一鳍片3904的第一源极或漏极区域3908和第二源极或漏极区域3910上形成第一金属硅化物层3912。在一个实施例中，通过以下步骤来形成第一金属硅化物层3912：在图39B的结构上沉积包括镍和铂的层、对包括镍和铂的层进行退火、以及去除包括镍和铂的层的未反应的部分。
参考图39D，在形成第一金属硅化物层3912之后，从第二鳍片3954之上去除绝缘材料3906的第二部分以暴露与第二栅极结构3952相邻的第二鳍片3954的第三源极或漏极区域3958和第四源极或漏极区域3960。在实施例中，在第二鳍片3954内、诸如在第二硅鳍片内形成第三源极或漏极区域3958和第四源极或漏极区域3960，如所描绘的那样。然而在另一实施例中，第三源极或漏极区域3958和第四源极或漏极区域3960是在第二鳍片3954的凹陷部分内形成的外延区域。在一个这样的实施例中，第三源极或漏极区域3958和第四源极或漏极区域3960包括硅。
参考图39E，在图39D的结构上、即在第一源极或漏极区域3908、第二源极或漏极区域3910、第三源极或漏极区域3958和第四源极或漏极区域3960上形成第一金属层3914。然后在第二鳍片3954的第三源极或漏极区域3958和第四源极或漏极区域3960上形成第二金属硅化物层3962。例如使用退火过程从第一金属层3914来形成第二金属硅化物层3962。在实施例中，第二金属硅化物层3962在构成上与第一金属硅化物层3912不同。在一个实施例中，第一金属层3914是或者包括钛层。在一个实施例中，第一金属层3914被形成为共形金属层，例如，与图39D的开放沟槽共形，如所描绘的那样。
参考图39F，在实施例中，使第一金属层3914凹陷以在第一源极或漏极区域3908、第二源极或漏极区域3910、第三源极或漏极区域3958和第四源极或漏极区域3960中的每一个上方形成U形金属层3916。
参考图39G，在实施例中，在图39F的结构的U形金属层3916上形成第二金属层3918。在实施例中，第二金属层3918在构成上与U形金属层3916不同。
参考图39H，在实施例中，在图39G的结构的第二金属层3918上形成第三金属层3920。在实施例中，第三金属层3920具有与U形金属层3916相同的构成。
再次参考图39H，根据本公开的实施例，集成电路结构3900包括在基板上方的P型半导体器件（PMOS）。该P型半导体器件包括第一鳍片3904，诸如第一硅鳍片。要领会的是，第一鳍片具有顶部（被示出为3904A）和侧壁（例如，进入页面之中和离开页面之外）。第一栅电极3902包括在第一鳍片3904的顶部3904A之上并侧向邻接第一鳍片3904的侧壁的第一栅极电介质层，并且包括在第一鳍片3904的顶部3904A之上的第一栅极电介质层之上并侧向邻接第一鳍片3904的侧壁的第一栅电极。第一栅电极3902具有第一侧3902A和与第一侧3902A相对的第二侧3902B。
第一和第二半导体源极或漏极区域3908和3910分别邻接第一栅电极3902的第一侧3902A和第二侧3902B。第一和第二沟槽接触结构3930和3932分别在第一和第二半导体源极或漏极区域3908和3910之上、邻接第一栅电极3902的第一侧3902A和第二侧3902B。第一金属硅化物层3912分别直接在第一和第二沟槽接触结构3930和3932与第一和第二半导体源极或漏极区域3908和3910之间。
集成电路结构3900包括在基板上方的N型半导体器件（NMOS）。该N型半导体器件包括第二鳍片3954，诸如第二硅鳍片。要领会的是，第二鳍片具有顶部（被示出为3954A）和侧壁（例如，进入页面之中和离开页面之外）。第二栅电极3952包括在第二鳍片3954的顶部3954A之上并侧向邻接第二鳍片3954的侧壁的第二栅极电介质层，并且包括在第二鳍片3954的顶部3954A之上的第二栅极电介质层之上并侧向邻接第二鳍片3954的侧壁的第二栅电极。第二栅电极3952具有第一侧3952A和与第一侧3952A相对的第二侧3952B。
第三和第四半导体源极或漏极区域3958和3960分别邻接第二栅电极3952的第一侧3952A和第二侧3952B。第三和第四沟槽接触结构3970和3972分别在第三和第四半导体源极或漏极区域3958和3960之上、邻接第二栅电极3952的第一侧3952A和第二侧3952B。第二金属硅化物层3962分别直接在第三和第四沟槽接触结构3970和3972与第三和第四半导体源极或漏极区域3958和3960之间。在实施例中，第一金属硅化物层3912包括未被包括在第二金属硅化物层3962中的至少一种金属种类。
在一个实施例中，第二金属硅化物层3962包括钛和硅。第一金属硅化物层3912包括镍、铂和硅。在一个实施例中，第一金属硅化物层3912进一步包括锗。在一个实施例中，第一金属硅化物层3912进一步包括钛，例如，如在随后用第一金属层3914来形成第二金属硅化物层3962期间并入到第一金属硅化物层3912中。在一个这样的实施例中，进一步通过退火过程来修饰已经在PMOS源极或漏极区域上形成的硅化物层，所述退火过程用于在NMOS源极或漏极区域上形成硅化物区域。这可以在PMOS源极或漏极区域上得到具有全部硅化金属的分数百分比的硅化物层。然而，在其他实施例中，不通过退火过程改变或者大体上不通过退火过程改变这样的已经在PMOS源极或漏极区域上形成的硅化物层，所述退火过程用于在NMOS源极或漏极区域上形成硅化物区域。
在一个实施例中，第一和第二半导体源极或漏极区域3908和3910是包括硅和锗的第一和第二嵌入式半导体源极或漏极区域。在一个这样的实施例中，第三和第四半导体源极或漏极区域3958和3960是包括硅的第三和第四嵌入式半导体源极或漏极区域。在另一实施例中，第三和第四半导体源极或漏极区域3958和3960在鳍片3954中形成，而不是嵌入式外延区域。
在实施例中，第一、第二、第三和第四沟槽接触结构3930、3932、3970和3972全部都包括U形金属层3916和在整个U形金属层3916之上和上方的T形金属层3918。在一个实施例中，U形金属层3916包括钛，并且T形金属层3918包括钴。在一个实施例中，第一、第二、第三和第四沟槽接触结构3930、3932、3970和3972全部都进一步包括在T形金属层3918上的第三金属层3920。在一个实施例中，第三金属层3920和U形金属层3916具有相同的构成。在特定实施例中，第三金属层3920和U形金属层包括钛，并且T形金属层3918包括钴。
在另一方面中，描述了例如用于源极或漏极区域的沟槽接触结构。在示例中，图40A例示了根据本公开的实施例的具有用于NMOS器件的沟槽接触部的集成电路结构的横截面视图。图40B例示了根据本公开的另一实施例的具有用于PMOS器件的沟槽接触部的集成电路结构的横截面视图。
参考图40A，集成电路结构4000包括鳍片4002，诸如硅鳍片。栅极电介质层4004在鳍片4002之上。栅电极4006在栅极电介质层4004之上。在实施例中，栅电极4006包括共形导电层4008和导电填充4010。在实施例中，电介质盖4012在栅电极4006之上并且在栅极电介质层4004之上。栅电极具有第一侧4006A和与第一侧4006A相对的第二侧4006B。电介质间隔部4013沿着栅电极4006的侧壁。在一个实施例中，栅极电介质层4004进一步处于电介质间隔部4013中的第一个与栅电极4006的第一侧4006A之间，并且处于电介质间隔部4013中的第二个与栅电极4006的第二侧4006B之间，如所描绘的那样。在实施例中，尽管未描绘，但是诸如热或化学氧化硅或二氧化硅层之类的薄氧化物层在鳍片4002与栅极电介质层4004之间。
第一和第二半导体源极或漏极区域4014和4016分别邻接栅电极4006的第一侧4006A和第二侧4006B。在一个实施例中，第一和第二半导体源极或漏极区域4014和4016在鳍片4002中，如所描绘的那样。然而，在另一实施例中，第一和第二半导体源极或漏极区域4014和4016是在鳍片4002的凹陷中形成的嵌入式外延区域。
第一和第二沟槽接触结构4018和4020分别在第一和第二半导体源极或漏极区域4014和4016之上、邻接栅电极4006的第一侧4006A和第二侧4006B。第一和第二沟槽接触结构4018和4020二者都包括U形金属层4022和在整个U形金属层4022之上和上方的T形金属层4024。在一个实施例中，U形金属层4022和T形金属层4024在构成上有所不同。在一个这样的实施例中，U形金属层4022包括钛，并且T形金属层4024包括钴。在一个实施例中，第一和第二沟槽接触结构4018和4020二者都进一步包括在T形金属层4024上的第三金属层4026。在一个这样的实施例中，第三金属层4026和U形金属层4022具有相同的构成。在特定实施例中，第三金属层4026和U形金属层4022包括钛，并且T形金属层4024包括钴。
第一沟槽接触通孔4028电连接到第一沟槽接触部4018。在特定的实施例中，第一沟槽接触通孔4028在第一沟槽接触部4018的第三金属层4026上并且耦合到该第三金属层4026。第一沟槽接触通孔4028进一步在电介质间隔部4013中的一个的一部分之上并与之接触，并且在电介质盖4012的一部分之上并与之接触。第二沟槽接触通孔4030电连接到第二沟槽接触部4020。在特定的实施例中，第二沟槽接触通孔4030在第二沟槽接触部4020的第三金属层4026上并且耦合到该第三金属层4026。第二沟槽接触通孔4030进一步在电介质间隔部4013中的另一个的一部分之上并与之接触，并且在电介质盖4012的另一部分之上并与之接触。
在实施例中，金属硅化物层4032分别直接在第一和第二沟槽接触结构4018和4020与第一和第二半导体源极或漏极区域4014和4016之间。在一个实施例中，金属硅化物层4032包括钛和硅。在特定的这样的实施例中，第一和第二半导体源极或漏极区域4014和4016是第一和第二N型半导体源极或漏极区域。
参考图40B，集成电路结构4050包括鳍片4052，诸如硅鳍片。栅极电介质层4054在鳍片4052之上。栅电极4056在栅极电介质层4054之上。在实施例中，栅电极4056包括共形导电层4058和导电填充4060。在实施例中，绝缘盖4062在栅电极4056之上并且在栅极电介质层4054之上。栅电极具有第一侧4056A和与第一侧4056A相对的第二侧4056B。电介质间隔部4063沿着栅电极4056的侧壁。在一个实施例中，栅极电介质层4054进一步处于电介质间隔部4063中的第一个与栅电极4056的第一侧4056A之间，并且处于电介质间隔部4063中的第二个与栅电极4056的第二侧4056B之间，如所描绘的那样。在实施例中，尽管未描绘，但是诸如热或化学氧化硅或二氧化硅层之类的薄氧化物层在鳍片4052与栅极电介质层4054之间。
第一和第二半导体源极或漏极区域4064和4066分别邻接栅电极4056的第一侧4056A和第二侧4056B。在一个实施例中，第一和第二半导体源极或漏极区域4064和4066是分别在鳍片4052的凹陷4065和4067中形成的嵌入式外延区域，如所描绘的那样。然而，在另一实施例中，第一和第二半导体源极或漏极区域4064和4066在鳍片4052中。
第一和第二沟槽接触结构4068和4070分别在第一和第二半导体源极或漏极区域4064和4066之上、邻接栅电极4056的第一侧4056A和第二侧4056B。第一和第二沟槽接触结构4068和4070二者都包括U形金属层4072和在整个U形金属层4072之上和上方的T形金属层4074。在一个实施例中，U形金属层4072和T形金属层4074在构成上有所不同。在一个这样的实施例中，U形金属层4072包括钛，并且T形金属层4074包括钴。在一个实施例中，第一和第二沟槽接触结构4068和4070二者都进一步包括在T形金属层4074上的第三金属层4076。在一个这样的实施例中，第三金属层4076和U形金属层4072具有相同的构成。在特定实施例中，第三金属层4076和U形金属层4072包括钛，并且T形金属层4074包括钴。
第一沟槽接触通孔4078电连接到第一沟槽接触部4068。在特定的实施例中，第一沟槽接触通孔4078在第一沟槽接触部4068的第三金属层4076上并且耦合到该第三金属层4076。第一沟槽接触通孔4078进一步在电介质间隔部4063中的一个的一部分之上并与之接触，并且在电介质盖4062的一部分之上并与之接触。第二沟槽接触通孔4080电连接到第二沟槽接触部4070。在特定的实施例中，第二沟槽接触通孔4080在第二沟槽接触部4070的第三金属层4076上并且耦合到该第三金属层4076。第二沟槽接触通孔4080进一步在电介质间隔部4063中的另一个的一部分之上并与之接触，并且在电介质盖4062的另一部分之上并与之接触。
在实施例中，金属硅化物层4082分别直接在第一和第二沟槽接触结构4068和4070与第一和第二半导体源极或漏极区域4064和4066之间。在一个实施例中，金属硅化物层4082包括镍、铂和硅。在特定的这样的实施例中，第一和第二半导体源极或漏极区域4064和4066是第一和第二P型半导体源极或漏极区域。在一个实施例中，金属硅化物层4082进一步包括锗。在一个实施例中，金属硅化物层4082进一步包括钛。
本文中描述的一个或多个实施例涉及使用金属化学气相沉积用于环绕式（wrap-around）半导体接触部。实施例可以可应用于或者包括以下中的一个或多个：化学气相沉积（CVD）、等离子增强型化学气相沉积（PECVD）、原子层沉积（ALD）、导电接触部制造或薄膜。
特定的实施例可以包括使用接触部金属的低温（例如，低于500摄氏度，或在400-500摄氏度的范围中）化学气相沉积来制造钛或类似的含金属层以提供共形源极或漏极接触部。实现这样的共形源极或漏极接触部可以改进三维（3D）晶体管互补金属氧化物半导体（CMOS）性能。
为了提供上下文，可以使用溅射来将金属沉积到半导体接触层。溅射是一种视线（line of sight）过程，并且可能不太适合于3D晶体管制造。已知的溅射解决方案具有在与沉积的入射成角度的器件接触部表面上的较差或不完整的金属半导体结。
根据本公开的一个或多个实施例，实现低温化学气相沉积过程用于制造接触部金属，以提供三个维度中的共形性并最大化金属半导体结接触面积。所得到的较大的接触面积可以减小该结的电阻。实施例可以包括在具有不平坦的形貌的半导体表面上的沉积，其中区域的形貌是指表面形状和特征本身，并且不平坦的形貌包括不平坦的表面形状和特征或者表面形状和特征的部分，即并非完全平坦的表面形状和特征。
本文中描述的实施例可以包括制造环绕式接触结构。在一个这样的实施例中，描述了通过化学气相沉积、等离子增强型化学气相沉积、原子层沉积或等离子增强型原子层沉积而共形地沉积到晶体管源极-漏极接触部上的纯金属的使用。可以使用这样的共形沉积来增大金属半导体接触部的可用面积并减小电阻，从而改进晶体管器件的性能。在实施例中，沉积的相对较低的温度导致结的每单位面积最小化电阻。
要领会的是，可以使用涉及到如本文中描述的含金属层沉积过程的集成方案来制造各种各样的集成电路结构。根据本公开的实施例，一种制造集成电路结构的方法包括在具有RF源的化学气相沉积（CVD）室中提供基板，所述基板具有在其上的特征。该方法还包括使四氯化钛（TiCl4）和氢气（H2）反应以在该基板的特征上形成钛（Ti）层。
在实施例中，该钛层具有包括98%或更多的钛和0.5-2%的氯的总原子构成。在替换实施例中，使用类似过程来制造锌（Zr）、铪（Hf）、钽（Ta）、铌（Nb）或钒（V）的高纯度含金属层。在实施例中，存在相对小的膜厚度变化，例如在实施例中，所有的覆盖都大于50%，并且标称为70%或更大（即，厚度变化为30%或更小）。在实施例中，厚度在硅（Si）或锗化硅（SiGe）上比其他表面适度地更厚，因为Si或SiGe在沉积期间发生反应并且快速摄取Ti。在实施例中，膜构成包括约0.5%的Cl（或小于1%的Cl）作为杂质，而基本上没有其他观察到的杂质。在实施例中，该沉积过程使得能够实现在非视线表面上的金属覆盖，所述非视线表面诸如被溅射沉积视线所隐藏的表面。可以实现本文中描述的实施例以通过减小被驱动通过源极和漏极接触部的电流的外部电阻来改进晶体管器件驱动。
根据本公开的实施例，所述基板的特征是暴露半导体源极或漏极结构的源极或漏极接触沟槽。钛层（或其他高纯度含金属层）是用于该半导体源极或漏极结构的导电接触层。下面联系图41A、41B、42、43A-43C和44来描述这样的实施方式的示例性实施例。
图41A例示了根据本公开的实施例的在源极或漏极区域上具有导电接触部的半导体器件的横截面视图。
参考图41A，半导体结构4100在基板4104上方包括栅极结构4102。栅极结构4102包括栅极电介质层4102A、功函数层4102B和栅极填充4102C。源极区域4108和漏极区域4110在栅极结构4102的相对侧上。源极或漏极接触部4112电连接到源极区域4108和漏极区域4110，并且通过层间电介质层4114或栅极电介质间隔部4116中的一个或二者而与栅极结构4102间隔开。源极区域4108和漏极区域4110是基板4104的区域。
在实施例中，源极或漏极接触部4112包括诸如上文描述的那样的高纯度含金属层4112A和导电沟槽填充材料4112B。在一个实施例中，高纯度含金属层4112A具有包括98%或更多的钛的总原子构成。在一个这样的实施例中，高纯度含金属层4112A的总原子构成进一步包括0.5-2%的氯。在实施例中，高纯度含金属层4112A具有30%或更小的厚度变化。在实施例中，导电沟槽填充材料4112B由导电金属构成，导电金属诸如但不限于Cu、Al、W或其合金。
图41B例示了根据本公开的实施例的在凸起的源极或漏极区域上具有导电接触部的另一半导体器件的横截面视图。
参考图41B，半导体结构4150在基板4154上方包括栅极结构4152。栅极结构4152包括栅极电介质层4152A、功函数层4152B和栅极填充4152C。源极区域4158和漏极区域4160在栅极结构4152的相对侧上。源极或漏极接触部4162电连接到源极区域4158和漏极区域4160，并且通过层间电介质层4164或栅极电介质间隔部4166中的一个或二者而与栅极结构4152间隔开。源极区域4158和漏极区域4160是在基板4154的已蚀刻掉的区域中形成的外延或嵌入式材料区域。如所描绘的，在实施例中，源极区域4158和漏极区域4160是凸出的源极和漏极区域。在特定的这样的实施例中，凸出的源极和漏极区域是凸出的硅源极和漏极区域或凸出的锗化硅源极和漏极区域。
在实施例中，源极或漏极接触部4162包括诸如上文描述的那样的高纯度含金属层4162A和导电沟槽填充材料4162B。在一个实施例中，高纯度含金属层4162A具有包括98%或更多的钛的总原子构成。在一个这样的实施例中，高纯度含金属层4162A的总原子构成进一步包括0.5-2%的氯。在实施例中，高纯度含金属层4162A具有30%或更小的厚度变化。在实施例中，导电沟槽填充材料4162B由导电金属构成，导电金属诸如但不限于Cu、Al、W或其合金。
因此，在实施例中，共同参考图41A和41B，集成电路结构包括具有表面的特征（源极或漏极接触沟槽暴露半导体源极或漏极结构）。高纯度含金属层4112A或4162A在该源极或漏极接触沟槽的表面上。要领会的是，接触部形成过程可能涉及到消耗源极或漏极区域的被暴露的硅或锗或锗化硅材料。这样的消耗可以使器件性能降级。与之相比，根据本公开的实施例，不侵蚀或消耗、或者基本上不侵蚀或消耗在源极或漏极接触沟槽下方的半导体源极（4108或4158）或漏极（4110或4160）结构的表面（4149或4199）。在一个这样的实施例中，通过高纯度含金属接触层的低温沉积来出现该不消耗或不侵蚀。
图42例示了根据本公开的实施例的一对半导体鳍片之上的多个栅极线的平面视图。
参考图42，在多个半导体鳍片4200之上形成多个有效栅极线4204。虚栅极线4206在多个半导体鳍片4200的末端处。栅极线4204/4206之间的间隔4208是沟槽接触部可以被形成为到源极或漏极区域的导电接触部的位置，所述源极或漏极区域诸如源极或漏极区域4251、4252、4253和4254。
图43A-43C例示了根据本公开的实施例的针对制造集成电路结构的方法中的各种操作的沿图42的a-a’轴截取的横截面视图。
参考图43A，在半导体鳍片4302之上形成多个有效栅极线4304，所述半导体鳍片3262被形成在基板4300上方。虚栅极线4306在半导体鳍片4302的末端处。电介质层4310处于有效栅极线4304之间、处于虚栅极线4306与有效栅极线4304之间、并且在虚栅极线4306外部。嵌入式源极或漏极结构4308处于半导体鳍片4302中、在有效栅极线4304之间并且在虚栅极线4306与有效栅极线4304之间。有效栅极线4304包括栅极电介质层4312、功函数栅电极部分4314和填充栅电极部分4316以及栅电极封盖层4318。电介质间隔部4320内衬于有效栅极线4304和虚栅极线4306的侧壁。
参考图43B，去除电介质层4310的在有效栅极线4304之间以及在虚栅极线4306与有效栅极线4304之间的部分，以在要在其处形成沟槽接触部的位置中提供开口4330。去除电介质层4310的在有效栅极线4304之间以及在虚栅极线4306与有效栅极线4304之间的部分可能会导致侵蚀嵌入式源极或漏极结构4308以提供被侵蚀的嵌入式源极或漏极结构4332，其可以具有上马鞍形形貌，如图43B中描绘的那样。
参考图43C，在有效栅极线4304之间以及在虚栅极线4306与有效栅极线4304之间的开口4330中形成沟槽接触部4334。沟槽接触部4334中的每一个都可以包括含金属接触层4336和导电填充材料4338。
图44例示了根据本公开的实施例的针对集成电路结构的沿图42的b-b’轴截取的横截面视图。
参考图44，鳍片4402被描绘为在基板4404上方。鳍片4402的下部被沟槽隔离材料4404所围绕。已去除了鳍片4402的上部以使得能够生长嵌入式源极和漏极结构4406。在电介质层4410的开口中形成沟槽接触部4408，该开口暴露了嵌入式源极和漏极结构4406。沟槽接触部包括含金属接触层4412和导电填充材料4414。要领会的是，根据实施例，含金属接触层4412延伸至沟槽接触部4408的顶部，如图44中描绘的那样。然而在另一实施例中，含金属接触层4412不延伸至沟槽接触部4408的顶部，而是在沟槽接触部4408内稍微凹陷，例如，类似于图43C中的含金属接触层4336的描绘。
因此，共同参考图42、43A-43C和44，根据本公开的实施例，一种集成电路结构包括在基板（4300、4400）上方的半导体鳍片（4200、4302、4402）。半导体鳍片（4200、4302、4402）具有顶部和侧壁。栅电极（4204、4304）在半导体鳍片（4200、4302、4402）的顶部之上并且与半导体鳍片（4200、4302、4402）的一部分的侧壁相邻。栅电极（4204、4304）限定了半导体鳍片（4200、4302、4402）中的沟道区域。第一半导体源极或漏极结构（4251、4332、4406）是在栅电极（4204、4304）的第一侧处在沟道区域的第一端处，第一半导体源极或漏极结构（4251、4332、4406）具有不平坦形貌。第二半导体源极或漏极结构（4252、4332、4406）是在栅电极（4204、4304）的第二侧处在沟道区域的第二端处，该第二端与第一端相对，并且第二侧与第一侧相对。第二半导体源极或漏极结构（4252、4332、4406）具有不平坦形貌。含金属接触材料（4336、4412）直接在第一半导体源极或漏极结构（4251、4332、4406）上并且直接在第二半导体源极或漏极结构（4252、4332、4406）上。含金属接触材料（4336、4412）与第一半导体源极或漏极结构（4251、4332、4406）的不平坦形貌共形，并且与第二半导体源极或漏极结构（4252、4332、4406）的不平坦形貌共形。
在实施例中，含金属接触材料（4336、4412）具有包括95%或更多的单种金属种类的总原子构成。在一个这样的实施例中，含金属接触材料（4336、4412）具有包括98%或更多的钛的总原子构成。在特定的这样的实施例中，含金属接触材料（4336、4412）的总原子构成进一步包括0.5-2%的氯。在实施例中，含金属接触材料（4336、4412）具有沿着第一半导体源极或漏极结构（4251、4332、4406）的不平坦形貌和沿着第二半导体源极或漏极结构（4252、4332、4406）的不平坦形貌的30%或更少的厚度变化。
在实施例中，第一半导体源极或漏极结构（4251、4332、4406）的不平坦形貌和第二半导体源极或漏极结构（4252、4332、4406）的不平坦形貌二者都包括凸起的中央部分和较低的侧面部分，例如，如图44中描绘的那样。在实施例中，第一半导体源极或漏极结构（4251、4332、4406）的不平坦形貌和第二半导体源极或漏极结构（4252、4332、4406）的不平坦形貌二者都包括马鞍形部分，例如，如图43C中描绘的那样。
在实施例中，第一半导体源极或漏极结构（4251、4332、4406）和第二半导体源极或漏极结构（4252、4332、4406）二者都包括硅。在实施例中，第一半导体源极或漏极结构（4251、4332、4406）和第二半导体源极或漏极结构（4252、4332、4406）二者都进一步包括锗，例如，以锗化硅的形式。
在实施例中，直接在第一半导体源极或漏极结构（4251、4332、4406）上的含金属接触材料（4336、4412）进一步沿着电介质层（4320、4410）中的沟槽的侧壁在第一半导体源极或漏极结构（4251、4332、4406）之上，该沟槽暴露第一半导体源极或漏极结构（4251、4332、4406）的一部分。在一个这样的实施例中，含金属接触材料（4336）沿着该沟槽的侧壁的厚度从第一半导体源极或漏极结构（4332处的4336A）向第一半导体源极或漏极结构（4332）上方的位置（4336B）变薄，在图43C中例示了其示例。在实施例中，导电填充材料（4338、4414）在沟槽内的含金属接触材料（4336、4412）上，如图43C和44中描绘的那样。
在实施例中，集成电路结构进一步包括具有顶部和侧壁的第二半导体鳍片（例如，图42的上鳍片4200、4302、4402）。栅电极（4204、4304）进一步在第二半导体鳍片的顶部之上并且与第二半导体鳍片的一部分的侧壁相邻，栅电极限定第二半导体鳍片中的沟道区域。第三半导体源极或漏极结构（4253、4332、4406）是在栅电极（4204、4304）的第一侧处在第二半导体鳍片的沟道区域的第一端处，第三半导体源极或漏极结构具有不平坦形貌。第四半导体源极或漏极结构（4254、4332、4406）是在栅电极（4204、4304）的第二侧处在第二半导体鳍片的沟道区域的第二端处，该第二端与第一端相对，第四半导体源极或漏极结构（4254、4332、4406）具有不平坦形貌。含金属接触材料（4336、4412）直接在第三半导体源极或漏极结构（4253、4332、4406）上并且直接在第四半导体源极或漏极结构（4254、4332、4406）上，含金属接触材料（4336、4412）与第三半导体源极或漏极结构（4253、4332、4406）的不平坦形貌共形，并且与第四半导体源极或漏极结构（4254、4332、4406）的不平坦形貌共形。在实施例中，含金属接触材料（4336、4412）在第一半导体源极或漏极结构（4251、4332、左侧的4406）和第三半导体源极或漏极结构（4253、4332、右侧的4406）之间是连续的，并且在第二半导体源极或漏极结构（4252）和第四半导体源极或漏极结构（4254）之间是连续的。
在另一方面中，硬掩模材料用于保存（抑制侵蚀），并且可以保留在导电沟槽接触部在其处中断的沟槽线位置中（例如在接触插塞位置中）的电介质材料之上。例如，图45A和45B分别例示了根据本公开的实施例的包括在其上具有硬掩模材料的沟槽接触插塞的集成电路结构的平面视图和对应的横截面视图。
参考图45A和45B，在实施例中，集成电路结构4500包括鳍片4502A，诸如硅鳍片。多个栅极结构4506在鳍片4502A之上。栅极结构4506中的各个栅极结构沿着与鳍片4502A正交的方向4508，并且具有一对电介质侧壁间隔部4510。沟槽接触结构4512在鳍片4502A之上并且直接在栅极结构4506中的第一对栅极结构4506A/4506B的电介质侧壁间隔部4510之间。接触插塞4514B在鳍片4502A之上并且直接在栅极结构4506中的第二对栅极结构4506B/4506C的电介质侧壁间隔部4510之间。接触插塞4514B包括下电介质材料4516和上硬掩模材料4518。
在实施例中，接触插塞4516B的下电介质材料4516包括硅和氧，例如诸如氧化硅或二氧化硅材料。接触插塞4516B的上硬掩模材料4518包括硅和氮，例如诸如氮化硅、富硅氮化物或贫硅氮化物材料。
在实施例中，沟槽接触结构4512包括下导电结构4520和下导电结构4520上的电介质盖4522。在一个实施例中，沟槽接触结构4512的电介质盖4522具有与接触插塞4514B的上硬掩模材料4518的上表面共面的上表面，如所描绘的那样。
在实施例中，多个栅极结构4506中的各个栅极结构包括在栅极电介质层4526上的栅电极4524。电介质盖4528在栅电极4524上。在一个实施例中，多个栅极结构4506中的各个栅极结构的电介质盖4528具有与接触插塞4514B的上硬掩模材料4518的上表面共面的上表面，如所描绘的那样。在实施例中，尽管未描绘，但是诸如热或化学氧化硅或二氧化硅层之类的薄氧化物层在鳍片4502A与栅极电介质层4526之间。
再次参考图45A和45B，在实施例中，集成电路结构4500包括多个鳍片4502，诸如多个硅鳍片。多个鳍片4502中的各个鳍片沿着第一方向4504。多个栅极结构4506在多个鳍片4502之上。多个栅极结构4506中的各个栅极结构沿着与第一方向4504正交的第二方向4508。多个栅极结构4506中的各个栅极结构具有一对电介质侧壁间隔部4510。沟槽接触结构4512在多个鳍片4502中的第一鳍片4502A之上并且直接在栅极结构4506中的一对栅极结构的电介质侧壁间隔部4510之间。接触插塞4514A在多个鳍片4502中的第二鳍片4502B之上并且直接在栅极结构4506中的一对栅极结构的电介质侧壁间隔部4510之间。类似于接触插塞4514B的横截面视图，接触插塞4514A包括下电介质材料4516和上硬掩模材料4518。
在实施例中，接触插塞4516A的下电介质材料4516包括硅和氧，例如诸如氧化硅或二氧化硅材料。接触插塞4516A的上硬掩模材料4518包括硅和氮，例如诸如氮化硅、富硅氮化物或贫硅氮化物材料。
在实施例中，沟槽接触结构4512包括下导电结构4520和下导电结构4520上的电介质盖4522。在一个实施例中，沟槽接触结构4512的电介质盖4522具有与接触插塞4514A或4514B的上硬掩模材料4518的上表面共面的上表面，如所描绘的那样。
在实施例中，多个栅极结构4506中的各个栅极结构包括在栅极电介质层4526上的栅电极4524。电介质盖4528在栅电极4524上。在一个实施例中，多个栅极结构4506中的各个栅极结构的电介质盖4528具有与接触插塞4514A或4514B的上硬掩模材料4518的上表面共面的上表面，如所描绘的那样。在实施例中，尽管未描绘，但是诸如热或化学氧化硅或二氧化硅层之类的薄氧化物层在鳍片4502A与栅极电介质层4526之间。
本公开的一个或多个实施例涉及一种栅极对齐的接触过程。可以实现这样的过程来形成接触结构以用于半导体结构制造（例如用于集成电路制造）。在实施例中，将接触图案形成为与现有栅极图案对齐。与之相比，其他方法通常涉及到附加的光刻过程，其中结合选择性接触部蚀刻来将光刻接触图案紧密配准至现有栅极图案。例如，另一过程可以包括对聚合（栅极）栅格的图案化，其中分离地图案化接触部和接触插塞。
根据本文中描述的一个或多个实施例，一种接触部形成方法涉及到形成基本上与现有栅极图案完美对齐的接触图案而同时消除具有极端紧密的配准预算（budget）的光刻操作的使用。在一个这样的实施例中，该方法使得能够使用本质上高度选择性的湿法蚀刻（例如，相比于干法蚀刻或等离子蚀刻）来生成接触开口。在实施例中，通过利用现有栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，该方法使得能够消除对如在其他方法中使用的原本用以生成接触图案的决定性的光刻操作的需要。在实施例中，不分离地图案化沟槽接触栅格，而是在聚合（栅极）线之间形成沟槽接触栅格。例如，在一个这样的实施例中，在栅极格栅图案化之后但是在栅极格栅切割之前形成沟槽接触栅格。
图46A-46D例示了根据本公开的实施例的表示包括制造在其上具有硬掩模材料的沟槽接触插塞的集成电路结构的方法中的各种操作的横截面视图。
参考图46A，制造集成电路结构的方法包括形成多个鳍片，所述多个鳍片中的各个鳍片4602是沿着第一方向4604。所述多个鳍片中的各个鳍片4602可以包括扩散区域4606。在多个鳍片之上形成多个栅极结构4608。多个栅极结构4508中的各个栅极结构沿着与第一方向4604正交的第二方向4610（例如，方向4610进入页面之中和离开页面之外）。在第一对栅极结构4608之间形成牺牲材料结构4612。在第二对栅极结构4608之间形成接触插塞4614。接触插塞包括下电介质材料4616。硬掩模材料4618在下电介质材料4616上。
在实施例中，栅极结构4608包括牺牲栅极堆叠或虚栅极堆叠以及电介质间隔部4609。牺牲栅极堆叠或虚栅极堆叠可以由多晶硅或氮化硅柱或某其他牺牲材料构成，其可以称为栅极虚材料。
参考图46B，从图46A的结构去除牺牲材料结构4612以在第一对栅极结构4608之间形成开口4620。
参考图46C，在第一对栅极结构4608之间的开口4620中形成沟槽接触结构4622。附加地，在实施例中，作为形成沟槽接触结构4622的一部分，对图46A和46B的硬掩模4618进行平整化。最终完成的接触插塞4614’包括下电介质材料4616和从硬掩模材料4618形成的上硬掩模材料4624。
在实施例中，接触插塞4614’中的每一个的下电介质材料4616包括硅和氧，并且接触插塞4614’中的每一个的上硬掩模材料4624包括硅和氮。在实施例中，沟槽接触结构4622中的每一个包括下导电结构4626和下导电结构4626上的电介质盖4628。在一个实施例中，沟槽接触结构4622的电介质盖4628具有与接触插塞4614’的上硬掩模材料4624的上表面共面的上表面。
参考图46D，在替代栅极过程方案中替代栅极结构4608的牺牲栅极堆叠或虚栅极堆叠。在这样的方案中，去除诸如多晶硅或氮化硅柱材料之类的虚栅极材料，并用永久性栅电极材料来替代它们。在一个这样的实施例中，还在该过程中形成永久性栅极电介质层，如与来自较早的处理所贯彻的相反。
因此，永久性栅极结构4630包括永久性栅极电介质层4632和永久性栅电极层或堆叠4634。附加地，在实施例中，例如通过蚀刻过程来去除永久性栅极结构4630的顶部部分，并用电介质盖4636来替代该部分。在实施例中，永久性栅极结构4630中的各个栅极结构的电介质盖4636具有与接触插塞4614’的上硬掩模材料4624的上表面共面的上表面。
再次参考图46A-46D，在实施例中，在形成沟槽接触结构4622之后执行替代栅极过程，如所描绘的那样。然而根据其他实施例，在形成沟槽接触结构4622之前执行替代栅极过程。
在另一方面中，描述了有效栅极上的接触部（COAG）结构和过程。本公开的一个或多个实施例涉及具有部署在半导体结构或器件的栅电极的有效部分之上的一个或多个栅极接触结构（例如，作为栅极接触通孔）的半导体结构或器件。本公开的一个或多个实施例涉及制造具有在半导体结构或器件的栅电极的有效部分之上形成的一个或多个栅极接触结构的半导体结构或器件的方法。可以使用本文中描述的方法通过使得能够在有效栅极区域之上实现栅极接触部形成来减小标准单元面积。在一个或多个实施例中，被制造用于接触栅电极的栅极接触结构是自对齐通孔结构。
在其中空间和布局约束与当前代空间和布局约束相比稍微放松的技术中，可以通过制成到部署在隔离区域之上的栅电极的一部分的接触部来制造到栅极结构的接触部。作为示例，图47A例示了具有部署在栅电极的无效部分之上的栅极接触部的半导体器件的平面视图。
参考图47A，半导体结构或器件4700A包括部署在基板4702中并且在隔离区域4706内的扩散或有源区域4704。在扩散或有源区域4704之上以及在隔离区域4706的一部分之上部署一个或多个栅极线（也称为聚合线），诸如栅极线4708A、4708B和4708C。在半导体结构或器件4700A的源极和漏极区域之上部署源极或漏极接触部（也称为沟槽接触部），诸如接触部4710A和4710B。沟槽接触通孔4712A和4712B分别提供到沟槽接触部4710A和4710B的接触。分离的栅极接触部4714和叠加的栅极接触通孔4716提供了到栅极线4708B的接触。与源极或漏极沟槽接触部4710A或4710B相比，从平面视图的视角来看，栅极接触部4714被部署在隔离区域4706之上而不在扩散或有源区域4704之上。此外，在源极或漏极沟槽接触部4710A和4710B之间既不部署栅极接触部4714也不部署栅极接触通孔4716。
图47B例示了具有部署在栅电极的无效部分之上的栅极接触部的非平面半导体器件的横截面视图。参考图47B，半导体结构或器件4700B（例如，图47A的器件4700A的非平面版本）包括从基板4702形成的并且在隔离区域4706内的非平面扩散或有源区域4704C（例如，鳍片结构）。在非平面扩散或有源区域4704B之上以及在隔离区域4706的一部分之上部署栅极线4708B。如图所示，栅极线4708B包括栅电极4750和与电介质盖层4754一起的栅极电介质层4752。从该视角还看到栅极接触部4714和叠加的栅极接触通孔4716，以及叠加的金属互连4760，其全部都被部署在层间电介质堆叠或层4770中。还从图47B的视角看到，栅极接触部4714被部署在隔离区域4706之上但是不在非平面扩散或有源区域4704B之上。
再次参考图47A和47B，半导体结构或器件4700A和4700B的布置分别在隔离区域之上放置了栅极接触部。这样的布置浪费了布局空间。然而，在有源区域之上放置栅极接触部将会要求极端紧密的配准预算，或者栅极尺寸将不得不增大以提供足够的空间来使栅极接触部着陆。此外，从历史上说，因为钻穿其他栅极材料（例如，多晶硅）并接触下面的有源区域的风险而避免在扩散区域之上接触栅极。本文中描述的一个或多个实施例通过提供用于制造接触结构的可行方法和所得到的结构而解决了上述问题，所述接触结构接触在扩散或有源区域之上形成的栅电极的部分。
作为示例，图48A例示了根据本公开的实施例的具有部署在栅电极的有效部分之上的栅极接触通孔的半导体器件的平面视图。参考图48A，半导体结构或器件4800A包括部署在基板4802中并且在隔离区域4806内的扩散或有源区域4804。在扩散或有源区域4804之上以及在隔离区域4806的一部分之上部署一个或多个栅极线，诸如栅极线4808A、4808B和4808C。在半导体结构或器件4800A的源极和漏极区域之上部署源极或漏极沟槽接触部，诸如沟槽接触部4810A和4810B。沟槽接触通孔4812A和4812B分别提供到沟槽接触部4810A和4810B的接触。没有居间的分离栅极接触层的栅极接触通孔4816提供到栅极线4808B的接触。与图47A相比，从平面视图的视角来看，栅极接触部4816被部署在扩散或有源区域4804之上以及在源极或漏极接触部4810A和4810B之间。
图48B例示了根据本公开的实施例的具有部署在栅电极的有效部分之上的栅极接触通孔的非平面半导体器件的横截面视图。参考图48B，半导体结构或器件4800B（例如，图48A的器件4800A的非平面版本）包括从基板4802形成的并且在隔离区域4806内的非平面扩散或有源区域4804B（例如，鳍片结构）。在非平面扩散或有源区域4804B之上以及在隔离区域4806的一部分之上部署栅极线4808B。如所示，栅极线4808B包括栅电极4850和与电介质盖层4854一起的栅极电介质层4852。从该视角还看到栅极接触通孔4816，以及叠加的金属互连4860，其二者都被部署在层间电介质堆叠或层4870中。还从图48B的视角看到，栅极接触通孔4816被部署在非平面扩散或有源区域4804B之上。
因此，再次参考图48A和48B，在实施例中，沟槽接触通孔4812A、4812B和栅极接触通孔4816被形成在同一层中并且基本上共面。与图47A和47B相比，到栅极线的接触将另外包括附加栅极接触层，例如，其走向可以与对应栅极线垂直。然而，在联系图48A和48B描述的（一个或多个）结构中，结构4800A和4800B的制造分别使得能够将直接来自金属互连层的接触部着陆在有效栅极部分上而不会短路至相邻的源极或漏极区域。在实施例中，这样的布置通过消除了对在隔离上延伸晶体管栅极以形成可靠接触部的需要而提供电路布局中的较大的面积减小。如各处使用的，在实施例中，对栅极的有效部分的引用是指栅极线或结构的被部署在下面的基板的有效或扩散区域之上（从平面视角来看）的那部分。在实施例中，对栅极的无效部分的引用是指栅极线或结构的被部署在下面的基板的隔离区域之上（从平面视角来看）的那部分。
在实施例中，半导体结构或器件4800是非平面器件，诸如但不限于鳍片FET或三栅极器件。在这样的实施例中，对应的半导体沟道区域由三维主体构成并且被形成在该三维主体中。在一个这样的实施例中，栅极线4808A-4808C的栅电极堆叠围绕该三维主体的至少顶表面和一对侧壁。在另一实施例中，至少沟道区域被制成是分立的三维主体，诸如在栅极全绕式器件中。在一个这样的实施例中，栅极线4808A-4808C的栅电极堆叠各自完全围绕沟道区域。
更一般而言，一个或多个实施例涉及用于直接在有效晶体管栅极上使栅极接触通孔着陆的方法以及由直接在有效晶体管栅极上使栅极接触通孔着陆而形成的结构。这样的方法可以消除对在隔离上延伸栅极线以用于接触目的的需要。这样的方法还可以消除对用于从栅极线或结构引导信号的分离的栅极接触（GCN）层的需要。在实施例中，消除上述特征通过以下方式来实现：在沟槽接触部（TCN）中使接触金属凹陷以及在该过程流程中引入附加的电介质材料（例如，TILA）。该附加电介质材料是作为沟槽接触电介质盖层而被包括的，其具有与已经在栅极对齐接触过程（GAP）处理方案中用于沟槽接触对齐的栅极电介质材料盖层（例如，GILA）不同的蚀刻特性。
作为示例性制造方案，图49A-49D例示了根据本公开的实施例的表示制造具有部署在栅极的有效部分之上的栅极接触结构的半导体结构的方法中的各种操作的横截面视图。
参考图49A，在沟槽接触部（TCN）形成之后提供半导体结构4900。要领会的是，结构4900的该特定布置仅用于例示目的，并且各种各样的可能布局可以受益于本文中描述的公开内容的实施例。半导体结构4900包括一个或多个栅极堆叠结构，诸如被部署在基板4902上方的栅极堆叠结构4908A-4908E。栅极堆叠结构可以包括栅极电介质层和栅电极。沟槽接触部——例如到基板4902的扩散区域的接触部，诸如沟槽接触部4910A-4910C——也被包括在结构4900中，并且通过电介质间隔部4920而与栅极堆叠结构4908A-4908E间隔开。绝缘盖层4922可以被部署在栅极堆叠结构4908A-4908E（例如，GILA）上，如也在图49A中描绘的那样。如也在图49A中描绘的，诸如区域4923之类的由层间电介质材料制造的接触阻止区域或“接触插塞”可以被包括在其中要阻止接触形成的区域中。
在实施例中，提供结构4900涉及到形成基本上与现有栅极图案完美对齐的接触图案而同时消除具有极端紧密的配准预算的光刻操作的使用。在一个这样的实施例中，该方法使得能够使用本质上高度选择性的湿法蚀刻（例如，相比于干法蚀刻或等离子蚀刻）来生成接触开口。在实施例中，通过利用现有栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，该方法使得能够消除对如在其他方法中使用的原本用以生成接触图案的决定性的光刻操作的需要。在实施例中，不分离地图案化沟槽接触栅格，而是在聚合（栅极）线之间形成沟槽接触栅格。例如，在一个这样的实施例中，在栅极格栅图案化之后但是在栅极格栅切割之前形成沟槽接触栅格。
此外，可以通过替代栅极过程来制造栅极堆叠结构4908A-4908E。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料之类的虚栅极材料，并用永久性栅电极材料来替代它们。在一个这样的实施例中，还在该过程中形成永久性栅极电介质层，如与来自较早的处理所贯彻的相反。在实施例中，通过干法蚀刻或湿法蚀刻过程去除虚栅极。在一个实施例中，虚栅极由多晶硅或无定形硅构成，并且是利用包括SF6的干法蚀刻过程去除的。在另一实施例中，虚栅极由多晶硅或无定形硅构成，并且是利用包括含水NH4OH或氢氧化四甲铵的湿法蚀刻过程去除的。在一个实施例中，虚栅极由氮化硅构成，并且是利用包括含水磷酸的湿法蚀刻去除的。
在实施例中，本文中描述的一个或多个方法基本上设想了虚栅极和替代栅极过程结合虚接触部和替代接触部过程来实现结构4900。在一个这样的实施例中，在替代栅极过程之后执行替代接触部过程以允许对永久性栅极堆叠的至少一部分进行高温退火。例如，在特定的这样的实施例中，例如在形成栅极电介质层之后在大于约600摄氏度的温度下对永久性栅极结构的至少一部分执行退火。在形成永久性接触部之前执行退火。
参考图49B，在间隔部4920内使结构4900的沟槽接触部4910A-4910C凹陷以提供凹陷的沟槽接触部4911A-4911C，其具有低于间隔部4920和绝缘盖层4922的顶表面的高度。然后在凹陷的沟槽接触部4911A-4911C上形成绝缘盖层4924（例如，TILA）。根据本公开的实施例，在凹陷的沟槽接触部4911A-4911C上的绝缘盖层4924是由具有与在栅极堆叠结构4908A-4908E上的绝缘盖层4922不同的蚀刻特性的材料构成的。如在后续处理操作中将看到的，可以利用这样的差异来选择性地从4922/4924中的一个蚀刻4922/4924中的另一个。
可以通过针对间隔部4920和绝缘盖层4922的材料的选择性的过程来使沟槽接触部4910A-4910C凹陷。例如，在一个实施例中，通过诸如湿法蚀刻过程或干法蚀刻过程之类的蚀刻过程来使沟槽接触部4910A-4910C凹陷。可以通过适于在沟槽接触部4910A-4910C的被暴露部分上方提供共形且密封的层的过程来形成绝缘盖层4924。例如，在一个实施例中，通过化学气相沉积（CVD）过程来将绝缘盖层4924形成为整个结构上方的共形层。然后例如通过化学机械抛光（CMP）来对该共形层进行平整化，以仅在沟槽接触部4910A-4910C以及重新暴露的间隔部4920和绝缘盖层4922上方提供绝缘盖层4924材料。
关于用于绝缘盖层4922/4924的合适材料构成，在一个实施例中，该对4922/4924中的一个由氧化硅构成而另一个由氮化硅构成。在另一实施例中，该对4922/4924中的一个由氧化硅构成而另一个由掺碳氮化硅构成。在另一实施例中，该对4922/4924中的一个由氧化硅构成而另一个由碳化硅构成。在另一实施例中，该对4922/4924中的一个由氮化硅构成而另一个由掺碳氮化硅构成。在另一实施例中，该对4922/4924中的一个由氮化硅构成而另一个由碳化硅构成。在另一实施例中，该对4922/4924中的一个由掺碳氮化硅构成而另一个由碳化硅构成。
参考图49C，形成层间电介质（ILD）4930和硬掩模4932堆叠并对它们进行图案化，以提供例如在图49B的结构上方的经图案化的金属（0）沟槽4934。
该层间电介质（ILD）4930可以由这样的材料构成：所述材料适于电隔离最终在其中形成的金属特征而同时维持前端和后端处理之间的稳健结构。此外，在实施例中，ILD4930的构成被选择成与用于沟槽接触电介质盖层图案化的通孔蚀刻选择性一致，如下文联系图49D更详细地描述的那样。在一个实施例中，ILD 4930由单个或若干个氧化硅层或者单个或若干个掺碳氧化物（CDO）材料层构成。然而在其他实施例中，ILD 4930具有双层构成，其中顶部部分由与ILD 4930的下面的底部部分不同的材料构成。硬掩模层4932可以由适于充当后续牺牲层的材料构成。例如，在一个实施例中，硬掩模层4932大体上由碳构成，例如，作为交联的有机聚合物层。在其他实施例中，使用氮化硅或掺碳氮化硅作为硬掩模4932。可以通过光刻和蚀刻过程来对层间电介质（ILD）4930和硬掩模4932堆叠进行图案化。
参考图49D，在层间电介质（ILD）4930中形成通孔开口4936（例如，VCT），其从金属（0）沟槽4934延伸至凹陷的沟槽接触部4911A-4911C中的一个或多个。例如，在图49D中，形成通孔开口以暴露凹陷的沟槽接触部4911A和4911C。形成通孔开口4936包括蚀刻层间电介质（ILD）4930和对应的绝缘盖层4924的相应部分。在一个这样的实施例中，在对层间电介质（ILD）4930进行图案化期间暴露绝缘盖层4922的一部分（例如，暴露绝缘盖层4922在栅极堆叠结构4908B和4908E之上的部分）。在该实施例中，蚀刻绝缘盖层4924以形成对绝缘盖层4922来说选择性（即，不显著地蚀刻或影响绝缘盖层4922）的通孔开口4936。
在一个实施例中，最终通过不蚀刻绝缘盖层4922（即，栅极绝缘盖层）的蚀刻过程来将通孔开口图案转移至绝缘盖层4924（即，沟槽接触部绝缘盖层）。绝缘盖层4924（TILA）可以由以下中的任何或者其组合构成，包括：氧化硅、氮化硅、碳化硅、掺碳氮化硅、掺碳氧化硅、无定形硅、各种金属氧化物和硅酸盐，包括氧化锆、氧化铪、氧化镧或其组合。可以使用以下技术中的任一种来沉积该层，所述技术包括CVD、ALD、PECVD、PVD、HDP、辅助式CVD、低温CVD。对应的等离子干法蚀刻被开发为化学和物理溅射机制的组合。可以使用同时发生的聚合物沉积来控制材料去除速率、蚀刻轮廓和膜选择性。干法蚀刻通常是用包括NF3、CHF3、C4F8、HBr和O2的气体混合物通常以在30-100毫托的范围中的压力和50-1000瓦特的等离子偏置来生成的。可以设计干法蚀刻以在盖层4924（TILA）和4922（GILA）层之间实现显著的蚀刻选择性，以最小化用于形成到晶体管的源极漏极区域的接触部的4924（TILA）的干法蚀刻期间的4922（GILA）的损耗。
再次参考图49D，要领会的是，可以实现类似的方法来制造最终通过不蚀刻绝缘盖层4924（即，栅极绝缘盖层）的蚀刻过程被转移至绝缘盖层4922（即，沟槽接触部绝缘盖层）的通孔开口图案。
为了进一步例证有效栅极上的接触部（COAG）技术的概念，图50例示了根据本公开的实施例的具有包括叠加的绝缘盖层的沟槽接触部的集成电路结构的平面视图和对应的横截面视图。
参考图50，集成电路结构5000包括在诸如硅鳍片之类的半导体基板或鳍片5002上方的栅极线5004。栅极线5004包括栅极堆叠5005（例如，包括栅极电介质层或堆叠以及在该栅极电介质层或堆叠上的栅电极）以及在栅极堆叠5005上的栅极绝缘盖层5006。电介质间隔部5008沿着栅极堆叠5005的侧壁，并且在实施例中，沿着栅极绝缘盖层5006的侧壁，如所描绘的那样。
沟槽接触部5010邻接栅极线5004的侧壁，其中电介质间隔部5008在栅极线5004与沟槽接触部5010之间。沟槽接触部5010中的各个沟槽接触部包括导电接触结构5011和在导电接触结构5011上的沟槽接触部绝缘盖层5012。
再次参考图50，在栅极绝缘盖层5006的开口中形成栅极接触通孔5014，并且栅极接触通孔5014电接触栅极堆叠5005。在实施例中，栅极接触通孔5014在半导体基板或鳍片5002之上并且侧向在沟槽接触部5010之间的位置处电接触栅极堆叠5005，如所描绘的那样。在一个这样的实施例中，在导电接触结构5011上的沟槽接触部绝缘盖层5012防止通过栅极接触通孔5014的栅极到源极短路或栅极到漏极短路。
再次参考图50，在沟槽接触部绝缘盖层5012的开口中形成沟槽接触通孔5016，并且沟槽接触通孔5016电接触相应的导电接触结构5011。在实施例中，沟槽接触通孔5016在半导体基板或鳍片5002之上并且侧向邻接栅极线5004的栅极堆叠5005的位置处电接触相应的导电接触结构5011，如所描绘的那样。在一个这样的实施例中，栅极堆叠5005上的栅极绝缘盖层5006防止通过沟槽接触通孔5016的源极到栅极短路或漏极到栅极短路。
要领会的是，可以制造绝缘栅极盖层和绝缘沟槽接触部盖层之间的相异的结构关系。作为示例，图51A-51F例示了根据本公开的实施例的各种集成电路结构的横截面视图，所述集成电路结构各自具有包括叠加的绝缘盖层的沟槽接触部并且具有包括叠加的绝缘盖层的栅极堆叠。
参考图51A、51B和51C，集成电路结构5100A、5100B和5100C分别包括鳍片5102，诸如硅鳍片。尽管被描绘为横截面视图，但是要领会的是，鳍片5102具有顶部5102A和侧壁（进入所示视角的页面之中和离开所示视角的页面之外）。第一和第二栅极电介质层5104和5106在鳍片5102的顶部5102A之上并且侧向邻接鳍片5102的侧壁。第一和第二栅电极5108和5110分别在第一和第二栅极电介质层5104和5106之上，第一和第二栅极电介质层5104和5106在鳍片5102的顶部5102A之上并且侧向邻接鳍片5102的侧壁。第一和第二栅电极5108和5110各自包括诸如功函数设定层之类的共形导电层5109A以及在共形导电层5109A上方的导电填充材料5109B。第一和第二栅电极5108和5110二者都具有第一侧5112和与第一侧5112相对的第二侧5114。第一和第二栅电极5108和5110还都具有绝缘盖5116，该绝缘盖5116具有顶表面5118。
第一电介质间隔部5120邻接第一栅电极5108的第一侧5112。第二电介质间隔部5122邻接第二栅电极5110的第二侧5114。半导体源极或漏极区域5124邻接第一和第二电介质间隔部5120和5122。沟槽接触结构5126在半导体源极或漏极区域5124之上、邻接第一和第二电介质间隔部5120和5122。
沟槽接触结构5126包括在导电结构5130上的绝缘盖5128。沟槽接触结构5126的绝缘盖5128具有基本上与第一和第二栅电极5108和5110的绝缘盖5116的顶表面5118共面的顶表面5129。在实施例中，沟槽接触结构5126的绝缘盖5128侧向延伸到第一和第二电介质间隔部5120和5122中的凹陷5132中。在这样的实施例中，沟槽接触结构5126的绝缘盖5128悬于沟槽接触结构5126的导电结构5130之上。然而在其他实施例中，沟槽接触结构5126的绝缘盖5128不侧向延伸至第一和第二电介质间隔部5120和5122中的凹陷5132中，并且因此不悬于沟槽接触结构5126的导电结构5130之上。
要领会的是，沟槽接触结构5126的导电结构5130可以不是矩形的，如图51A-51C中描绘的那样。例如，沟槽接触结构5126的导电结构5130可以具有类似于针对在图51A的投影中例示的导电结构5130A所示的横截面几何形状或与该几何形状相同的横截面几何形状。
在实施例中，沟槽接触结构5126的绝缘盖5128具有与第一和第二栅电极5108和5110的绝缘盖5116的构成不同的构成。在一个这样的实施例中，沟槽接触结构5126的绝缘盖5128包括碳化物材料，诸如碳化硅材料。第一和第二栅电极5108和5110的绝缘盖5116包括氮化物材料，诸如氮化硅材料。
在实施例中，第一和第二栅电极5108和5110的绝缘盖5116二者都具有在沟槽接触结构5126的绝缘盖5128的底表面5128A下方的底表面5117A，如图51A中描绘的那样。在另一实施例中，第一和第二栅电极5108和5110的绝缘盖5116二者都具有基本上与沟槽接触结构5126的绝缘盖5128的底表面5128B共面的底表面5117B，如图51B中描绘的那样。在另一实施例中，第一和第二栅电极5108和5110的绝缘盖5116二者都具有在沟槽接触结构5126的绝缘盖5128的底表面5128C上方的底表面5117C，如图51C中描绘的那样。
在实施例中，沟槽接触结构5128的导电结构5130包括U形金属层5134、在整个U形金属层5134之上和上方的T形金属层5136以及在T形金属层5136上的第三金属层5138。沟槽接触结构5126的绝缘盖5128处于第三金属层5138上。在一个这样的实施例中，第三金属层5138和U形金属层5134包括钛，并且T形金属层5136包括钴。在特定的这样的实施例中，T形金属层5136进一步包括碳。
在实施例中，金属硅化物层5140直接在沟槽接触结构5126的导电结构5130与半导体源极或漏极区域5124之间。在一个这样的实施例中，金属硅化物层5140包括钛和硅。在特定的这样的实施例中，半导体源极或漏极区域5124是N型半导体源极或漏极区域。在另一实施例中，金属硅化物层5140包括镍、铂和硅。在特定的这样的实施例中，半导体源极或漏极区域5124是P型半导体源极或漏极区域。在另一特定的这样的实施例中，金属硅化物层进一步包括锗。
在实施例中，参考图51D，导电通孔5150在鳍片5102的顶部5102A之上的第一栅电极5108的一部分上并且电连接到该部分。导电通孔5150处于第一栅电极5108的绝缘盖5116中的开口5152中。在一个这样的实施例中，导电通孔5150处于沟槽接触结构5126的绝缘盖5128的一部分上但是不电连接到沟槽接触结构5126的导电结构5130。在特定的这样的实施例中，导电通孔5150处于沟槽接触结构5126的绝缘盖5128的被侵蚀的部分5154中。
在实施例中，参考图51E，导电通孔5160在沟槽接触结构5126的一部分上并且电连接到该部分。导电通孔处于沟槽接触结构5126的绝缘盖5128的开口5162中。在一个这样的实施例中，导电通孔5160处于第一和第二栅电极5108和5110的绝缘盖5116的一部分上但是不电连接到第一和第二栅电极5108和5110。在特定的这样的实施例中，导电通孔5160处于第一和第二栅电极5108和5110的绝缘盖5116的被侵蚀的部分5164中。
再次参考图51E，在实施例中，导电通孔5160是以与图51D的导电通孔5150相同的结构的第二导电通孔。在一个这样的实施例中，这样的第二导电通孔5160与导电通孔5150隔离。在另一这样的实施例中，这样的第二导电通孔5160与导电通孔5150融合以形成电短路接触部5170，如图51F中描绘的那样。
本文中描述的方法和结构可以使得能够形成使用其他方法不可能制造或难以制造的其他结构或器件。在第一示例中，图52A例示了根据本公开的另一实施例的具有部署在栅极的有效部分之上的栅极接触通孔的另一半导体器件的平面视图。参考图52A，半导体结构或器件5200包括与多个沟槽接触部5210A和5210B互相交叉的多个栅极结构5208A-5208C（这些特征被部署在基板的有源区域上方，未示出基板）。在栅极结构5208B的有效部分上形成栅极接触通孔5280。栅极接触通孔5280进一步被部署在栅极结构5208C的有效部分上，从而耦合栅极结构5208B和5208C。要领会的是，可以通过使用沟槽接触部隔离盖层（例如，TILA）来使居间的沟槽接触部5210B与接触部5280隔离。图52A的接触配置可以提供更易于将相邻的栅极线捆扎在一个布局中而无需使捆扎路线穿过上部的金属化层的方法，因此能够实现更小的单元面积或者较不错综复杂的布线方案或者二者。
在第二示例中，图52B例示了根据本公开的另一实施例的具有耦合一对沟槽接触部的沟槽接触通孔的另一半导体器件的平面视图。参考图52B，半导体结构或器件5250包括与多个沟槽接触部5260A和5260B互相交叉的多个栅极结构5258A-5258C（这些特征被部署在基板的有源区域上方，未示出基板）。在沟槽接触部5260A上形成沟槽接触通孔5290。沟槽接触通孔5290进一步被部署在沟槽接触部5260B上，从而耦合沟槽接触部5260A和5260B。要领会的是，可以通过使用栅极隔离盖层（例如，通过GILA过程）来使居间的栅极结构5258B与沟槽接触通孔5290隔离。图52B的接触配置可以提供更易于将相邻的沟槽接触部捆扎在一个布局中而无需使捆扎路线穿过上部的金属化层的方法，因此能够实现更小的单元面积或者较不错综复杂的布线方案或者二者。
可以使用若干沉积操作来制造用于栅电极的绝缘盖层，并且作为结果，绝缘盖层可以包括多沉积制造过程的制品。作为示例，图53A-53E例示了根据本公开的实施例的表示制造具有含有叠加的绝缘盖层的栅极堆叠的集成电路结构的方法中的各种操作的横截面视图。
参考图53A，起始结构5300包括在基板或鳍片5302上方的栅极堆叠5304。栅极堆叠5304包括栅极电介质层5306、共形导电层5308和导电填充材料5310。在实施例中，栅极电介质层5306是使用原子层沉积（ALD）过程形成的高k栅极电介质层，并且共形导电层是使用ALD过程形成的功函数层。在一个这样的实施例中，诸如热或化学二氧化硅或氧化硅层之类的热或化学氧化物层5312在基板或鳍片5302与栅极电介质层5306之间。诸如氮化硅间隔部之类的电介质间隔部5314邻接栅极堆叠5304的侧壁。电介质栅极堆叠5304和电介质间隔部5314被容纳在层间电介质（ILD）层5316中。在实施例中，使用替代栅极和替代栅极电介质处理方案来形成栅极堆叠5304。在栅极堆叠5304和ILD层5316上方对掩模5318进行图案化，以提供暴露栅极堆叠5304的开口5320。
参考图53B，使用一个或多个选择性蚀刻过程，使包括栅极电介质层5306、共形导电层5308和导电填充材料5310的栅极堆叠5304相对于电介质间隔部5314和层5316凹陷。然后去除掩模5318。该凹陷在凹陷的栅极堆叠5324上方提供了腔5322。
在未描绘的另一实施例中，使共形导电层5308和导电填充材料5310相对于电介质间隔部5314和层5316凹陷，但是不使栅极电介质层5306凹陷或使之仅最小限度地凹陷。要领会的是，在其他实施例中，使用基于高蚀刻选择性的无掩模方法用于该凹陷处理。
参考图53C，执行用于制造栅极绝缘盖层的多沉积过程中的第一沉积过程。使用该第一沉积过程来形成与图53B的结构共形的第一绝缘层5326。在实施例中，第一绝缘层5326包括硅和氮，例如，第一绝缘层5326是氮化硅（Si3N4）层、富硅的氮化硅层、贫硅的氮化硅层或掺碳的氮化硅层。在实施例中，第一绝缘层5326仅部分地在凹陷的栅极堆叠5324上方填充了腔5322，如所描绘的那样。
参考图53D，第一绝缘层5326经受回蚀过程，诸如各向异性蚀刻过程，以提供绝缘盖层的第一部分5328。绝缘盖层的第一部分5328仅部分地在凹陷的栅极堆叠5324上方填充了腔5322。
参考图53E，执行附加的交替的沉积过程和回蚀过程，直到在凹陷的栅极堆叠5324上方用绝缘栅极盖结构5330填充了腔5322为止。在横截面分析中，缝隙5332显而易见，并且可以指示用于绝缘栅极盖结构5330的交替的沉积过程和回蚀过程的数目。在图53E中所示的示例中，三组缝隙5332A、5332B和5332C的存在指示用于绝缘栅极盖结构5330的四次交替的沉积过程和回蚀过程。在实施例中，被缝隙5332隔开的绝缘栅极盖结构5330的材料5330A、5330B、5330C和5330D全部都具有完全相同或大体上相同的构成。
如遍及本申请描述的，基板可以由能够承受制造过程并且电荷可以在其中迁移的半导体材料构成。在实施例中，本文中描述的基板是由掺杂有载流子以形成有源区域的晶体硅、硅/锗或锗层构成的块状基板，所述载流子诸如但不限于磷、砷、硼或其组合。在一个实施例中，在这样的块状基板中的硅原子的浓度大于97%。在另一实施例中，块状基板由在不同的晶体基板顶上生长的外延层构成，例如，在掺硼的块状硅单晶基板顶上生长的硅外延层。块状基板可以替换地由一组III-V材料构成。在实施例中，块状基板由III-V材料构成，所述III-V材料诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，块状基板由III-V材料构成，并且载流子掺杂物杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
如遍及本申请描述的，诸如浅沟槽隔离区域或子鳍片隔离区域之类的隔离区域可以由适于使永久性栅极结构的部分与下面的块状基板最终电隔离或有助于其隔离或者适于隔离在下面的块状基板内形成的有源区域（诸如隔离鳍片有源区域）的材料构成。例如，在一个实施例中，隔离区域由一个或多个电介质材料层构成，所述电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅、掺碳氮化硅或其组合。
如遍及本申请描述的，栅极线或栅极结构可以由包括栅极电介质层和栅电极层的栅电极堆叠构成。在实施例中，栅电极堆叠中的栅电极由金属栅极构成，并且栅极电介质层由高K材料构成。例如，在一个实施例中，栅极电介质层由以下材料构成，诸如但不限于氧化铪、氮氧化铪、硅化铪、氧化镧、氧化锆、硅化锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌锌酸铅或其组合。此外，栅极电介质层的一部分可以包括由顶部的几层半导体基板形成的自然氧化物层。在实施例中，栅极电介质层由顶部的高k部分以及下部构成，下部由半导体材料的氧化物构成。在一个实施例中，栅极电介质层由顶部部分的氧化铪和底部部分的二氧化硅或氮氧化硅构成。在一些实施方式中，栅极电介质的一部分是“U形”结构，其包括基本上平行于基板表面的底部部分和基本上垂直于基板的顶表面的两个侧壁部分。
在一个实施例中，栅电极由金属层构成，所述金属层诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在特定的实施例中，栅电极由在金属功函数设定层上方形成的非功函数设定的填充材料构成。栅电极层可以包括P型功函数金属或N型功函数金属，这取决于该晶体管应为PMOS还是NMOS晶体管。在一些实施方式中，栅电极层可以包括两个或更多个金属层的堆叠，其中一个或多个金属层是功函数金属层并且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如钌氧化物。P型金属层将使得能够形成具有在约4.9 eV与约5.2 eV之间的功函数的PMOS栅电极。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽以及碳化铝。N型金属层将使得能够形成具有在约3.9 eV与约4.2 eV之间的功函数的NMOS栅电极。在一些实施方式中，栅电极可以包括“U形”结构，其包括基本上平行于基板表面的底部部分和基本上垂直于基板的顶表面的两个侧壁部分。在另一实施方式中，形成栅电极的金属层中的至少一个可以简单地是平面层，其基本上平行于基板的顶表面并且不包括基本上垂直于基板的顶表面的侧壁部分。在本公开的另外的实施方式中，栅电极可以包括U形结构和平面的非U形结构的组合。例如，栅电极可以包括形成在一个或多个平面的非U形的层的顶上的一个或多个U形金属层。
如遍及本申请描述的，与栅极线或栅电极堆叠相关联的间隔部可以由适于最终使永久性栅极结构与相邻的导电接触部（诸如自对齐的接触部）电隔离或有助于其隔离的材料构成。例如，在一个实施例中，间隔部由电介质材料构成，所述电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
在实施例中，本文中描述的方法可以涉及到形成与现有栅极图案非常良好地对齐的接触图案而同时消除具有极端紧密的配准预算的光刻操作的使用。在一个这样的实施例中，该方法使得能够使用本质上高度选择性的湿法蚀刻（例如，相比于干法蚀刻或等离子蚀刻）来生成接触开口。在实施例中，通过利用现有栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，该方法使得能够消除对如在其他方法中使用的原本用以生成接触图案的决定性的光刻操作的需要。在实施例中，不分离地图案化沟槽接触栅格，而是在聚合（栅极）线之间形成沟槽接触栅格。例如，在一个这样的实施例中，在栅极格栅图案化之后但是在栅极格栅切割之前形成沟槽接触栅格。
此外，可以通过替代栅极过程来制造栅极堆叠结构。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料之类的虚栅极材料，并用永久性栅电极材料来替代。在一个这样的实施例中，还在该过程中形成永久性栅极电介质层，如与来自较早的处理所贯彻的相反。在实施例中，通过干法蚀刻或湿法蚀刻过程去除虚栅极。在一个实施例中，虚栅极由多晶硅或无定形硅构成，并且是利用包括SF6的使用的干法蚀刻过程去除的。在另一实施例中，虚栅极由多晶硅或无定形硅构成，并且是利用使用包括含水NH4OH或氢氧化四甲铵的湿法蚀刻过程去除的。在一个实施例中，虚栅极由氮化硅构成，并且是利用包括含水磷酸的湿法蚀刻去除的。
在实施例中，本文中描述的一个或多个方法基本上设想了虚栅极和替代栅极过程结合虚接触部和替代接触部过程来实现结构。在一个这样的实施例中，在替代栅极过程之后执行替代接触部过程以允许对永久性栅极堆叠的至少一部分进行高温退火。例如，在特定的这样的实施例中，例如在形成栅极电介质层之后在大于约600摄氏度的温度下对永久性栅极结构的至少一部分执行退火。在形成永久性接触部之前执行退火。
在一些实施例中，半导体结构或器件的布置将栅极接触部放置在在隔离区域之上的栅极线或栅极堆叠的部分之上。然而，这样的布置可能被视为无效地使用了布局空间。在另一实施例中，半导体器件具有接触在有效部分之上形成的栅电极的部分的接触结构。一般而言，在于栅极的有效部分之上以及在与沟槽接触通孔相同的层中形成栅极接触结构（诸如通孔）之前（例如除此之外），本公开的一个或多个实施例包括首先使用栅极对齐的沟槽接触过程。可以实现这样的过程来形成沟槽接触结构以用于半导体结构制造（例如用于集成电路制造）。在实施例中，将沟槽接触图案形成为与现有栅极图案对齐。与之相比，其他方法通常涉及到附加的光刻过程，其中结合选择性接触部蚀刻来将光刻接触图案紧密配准至现有栅极图案。例如，另一过程可以包括对聚合（栅极）栅格的图案化，其中分离地图案化接触特征。
要领会的是，并非需要实践上文描述的过程的所有方面才能落入本公开的实施例的精神和范围。例如，在一个实施例中，完全不需要在于栅极堆叠的有效部分之上制造栅极接触部之前形成虚栅极。上文描述的栅极堆叠实际上可以在初始形成时即为永久性栅极堆叠。另外，可以使用本文中描述的过程来制造一个或多个半导体器件。所述半导体器件可以是晶体管或类似器件。例如，在实施例中，所述半导体器件是用于逻辑或存储器的金属氧化物半导体（MOS）晶体管，或者是双极晶体管。另外，在实施例中，所述半导体器件具有三维架构，诸如三栅极器件、独立接入式双栅极器件或FIN-FET。一个或多个实施例可以对于在10纳米（10 nm）技术节点、亚10纳米（10 nm）技术节点下制造半导体器件特别有用。
用于FEOL层或结构制造的附加或中间操作可以包括标准微电子制造过程，诸如光刻、蚀刻、薄膜沉积、平整化（诸如化学机械抛光（CMP））、扩散、计量、使用牺牲层、使用蚀刻停止层、使用平整化停止层、或与微电子组件制造相关联的任何其他动作。另外要领会的是，针对前述过程流程描述的过程操作可以以替换的顺序来实践，并不需要执行每一个操作，或者可以执行附加的过程操作，或者二者都执行。
要领会的是，在上面的示例性FEOL实施例中，在实施例中，直接将10纳米或亚10纳米节点的处理实现到制造方案中，并且所得到的结构作为技术驱动力。在其他实施例中，可以通过BEOL 10纳米或亚10纳米的处理需求来驱动FEOL考虑。例如，用于FEOL层和器件的材料选择和布局可能需要适应于BEOL处理。在一个这样的实施例中，材料选择和栅极堆叠架构被选择成适应于BEOL层的高密度金属化，例如以降低FEOL层中形成的、但是通过BEOL层的高密度金属化而耦合到一起的晶体管结构中的边缘电容。
集成电路的后段制程（BEOL）层通常包括在本领域中称为通孔的导电的微电子结构，以将通孔上方的金属线或其他互连电连接到通孔下方的金属线或其他互连。可以通过光刻过程来形成通孔。代表性地，可以在电介质层之上旋涂光阻层，可以使光阻层穿过经图案化的掩模而暴露于经图案化的光化辐射，并且然后可以使被暴露的层显影以便在光阻层中形成开口。接下来，可以通过使用光阻层中的该开口作为蚀刻掩模来在电介质层中蚀刻用于通孔的开口。该开口可以称为通孔开口。最后，可以用一个或多个金属或其他导电材料来填充通孔开口以形成通孔。
通孔的大小和间隔逐渐减小，并且至少对于某些类型的集成电路（例如，先进的微处理器、芯片组组件、图形芯片等）来说，期望通孔的大小和间隔在未来将继续逐渐减小。当通过这样的光刻过程以极端小的节距来对极端小的通孔进行图案化时，存在若干挑战。一个这样的挑战在于通孔和叠加的互连之间的叠加以及通孔和下面的着陆互连之间的叠加，一般而言需要将其控制成近似四分之一通孔节距的高容差。由于通孔节距的尺度随着时间推移而越来越小，因此该叠加容差趋向于以比光刻设备能够赶得上的甚至更大的速率随它们缩放。
另一个这样的挑战在于通孔开口的关键尺寸一般趋向于比光刻扫描器的分辨率能力更快地缩放。存在用于收缩通孔开口的关键尺寸的收缩技术。然而，收缩量趋向于受到最小通孔节距的限制，以及受到收缩过程足够的光学邻近效应修正（OPC）中性点、而不会显著地妥协线宽粗糙度（LWR）或关键尺寸不均匀性（CDU）或二者的能力的限制。又一个这样的挑战在于光阻材料的特性——LWR或CDU或二者——一般需要随着通孔开口的关键尺寸的减小而改进，以便维持关键尺寸预算的相同总百分比。
上述因素也与考虑后段制程（BEOL）金属互连结构的金属线之间的非导电间隔或中断（称为“插塞”、“电介质插塞”或“金属线末端”）的放置和缩放有关。因此，在用于制造金属线、金属通孔和电介质插塞的后段金属化制造技术的领域中需要改进。
在另一方面中，实现节距四等分法以用于在电介质层中图案化沟槽以形成BEOL互连结构。根据本公开的实施例，在BEOL制造方案中应用节距分割用于制造金属线。实施例可以使得能够实现超出现有技术光刻设备的分辨率能力的金属层的节距的连续缩放。
图54是根据本公开的实施例的用于制造用于互连结构的沟槽的节距四等分法5400的示意图。
参考图54，在操作（a）处，使用直接光刻来形成支柱特征5402。例如，可以对光阻层或堆叠进行图案化，并将图案转移到硬掩模材料中以最终形成支柱特征5402。可以使用诸如193浸入式光刻之类的标准的光刻处理技术来图案化用于形成支柱特征5402的光阻层或堆叠。然后邻接支柱特征5402的侧壁形成第一间隔部特征5404。
在操作（b）处，去除支柱特征5402以仅留下第一间隔部特征5404。在该阶段时，第一间隔部特征5404有效地为半节距掩模，例如，表示节距二等分过程。第一间隔部特征5404可以直接用于节距四等分过程，或者可以首先将第一间隔部特征5404的图案转移到新的硬掩模材料中，其中描绘了后一方法。
在操作（c）处，将第一间隔部特征5404的图案转移到新的硬掩模材料中以形成第一间隔部特征5404’。然后邻接第一间隔部特征5404’的侧壁形成第二间隔部特征5406。
在操作（d）处，去除第一间隔部特征5404’以仅留下第二间隔部特征5406。在该阶段时，第二间隔部特征5406有效地为四分之一节距掩模，例如，表示节距四等分过程。
在操作（e）处，使用第二间隔部特征5406作为掩模来在电介质或硬掩模层中图案化多个沟槽5408。最终可以用导电材料来填充所述沟槽以在集成电路的金属化层中形成导电互连。具有标记“B”的沟槽5408对应于支柱特征5402。具有标记“S”的沟槽5408对应于第一间隔部特征5404或5404’。具有标记“C”的沟槽5408对应于支柱特征5402之间的互补区域5407。
要领会的是，由于图54的沟槽5408中的各个沟槽具有对应于图54的支柱特征5402、第一间隔部特征5404或5404’或者互补区域5407中的一个的图案化开端，因此这些特征的宽度和/或节距上的差异可以显现为集成电路的金属化层中的最终形成的导电互连中的节距四等分过程的制品。作为示例，图55A例示了根据本公开的实施例的使用节距四等分方案制造的金属化层的横截面视图。
参考图55A，集成电路结构5500包括在基板5502上方的层间电介质（ILD）层5504。多个导电互连线5506处于ILD层5504中，并且通过ILD层5504的部分将所述多个导电互连线5506中的各个导电互连线与彼此间隔开。所述多个导电互连线5506中的各个导电互连线包括导电阻挡层5508和导电填充材料5510。
参考图54和55A二者，导电互连线5506B在沟槽中被形成有源自于支柱特征5402的图案。导电互连线5506S在沟槽中被形成有源自于第一间隔部特征5404或5404’的图案。导电互连线5506C在沟槽中被形成有源自于支柱特征5402之间的互补区域5407的图案。
再次参考图55A，在实施例中，所述多个导电互连线5506包括具有一宽度（W1）的第一互连线5506B。第二互连线5506S紧密邻接第一互连线5506B，第二互连线5506S具有与第一互连线5506B的宽度（W1）不同的宽度（W2）。第三互连线5506C紧密邻接第二互连线5506S，第三互连线5506C具有一宽度（W3）。第四互连线（第二个5506S）紧密邻接第三互连线5506C，第四互连线具有与第二互连线5506S的宽度（W2）相同的宽度（W2）。第五互连线（第二个5506B）紧密邻接第四互连线（第二个5506S），第五互连线（第二个5506B）具有与第一互连线5506B的宽度（W1）相同的宽度（W1）。
在实施例中，第三互连线5506C的宽度（W3）不同于第一互连线5506B的宽度（W1）。在一个这样的实施例中，第三互连线5506C的宽度（W3）不同于第二互连线5506S的宽度（W2）。在另一这样的实施例中，第三互连线5506C的宽度（W3）与第二互连线5506S的宽度（W2）相同。在另一实施例中，第三互连线5506C的宽度（W3）与第一互连线5506B的宽度（W1）相同。
在实施例中，第一互连线5506B和第三互连线5506C之间的节距（P1）与第二互连线5506S和第四互连线（第二个5506S）之间的节距（P2）相同。在另一实施例中，第一互连线5506B和第三互连线5506C之间的节距（P1）与第二互连线5506S和第四互连线（第二个5506S）之间的节距（P2）不同。
再次参考图55A，在另一实施例中，所述多个导电互连线5506包括具有一宽度（W1）的第一互连线5506B。第二互连线5506S紧密邻接第一互连线5506B，第二互连线5506S具有一宽度（W2）。第三互连线5506C紧密邻接第二互连线5506S，第三互连线5506C具有与第一互连线5506B的宽度（W1）不同的宽度（W3）。第四互连线（第二个5506S）紧密邻接第三互连线5506C，第四互连线具有与第二互连线5506S的宽度（W2）相同的宽度（W2）。第五互连线（第二个5506B）紧密邻接第四互连线（第二个5506S），第五互连线（第二个5506B）具有与第一互连线5506B的宽度（W1）相同的宽度（W1）。
在实施例中，第二互连线5506S的宽度（W2）不同于第一互连线5506B的宽度（W1）。在一个这样的实施例中，第三互连线5506C的宽度（W3）不同于第二互连线5506S的宽度（W2）。在另一这样的实施例中，第三互连线5506C的宽度（W3）与第二互连线5506S的宽度（W2）相同。
在实施例中，第二互连线5506S的宽度（W2）与第一互连线5506B的宽度（W1）相同。在实施例中，第一互连线5506B和第三互连线5506C之间的节距（P1）与第二互连线5506S和第四互连线（第二个5506S）之间的节距（P2）相同。在实施例中，第一互连线5506B和第三互连线5506C之间的节距（P1）与第二互连线5506S和第四互连线（第二个5506S）之间的节距（P2）不同。
图55B例示了根据本公开的实施例的在使用节距四等分方案制造的金属化层上方使用节距二等分方案制造的金属化层的横截面视图。
参考图55B，集成电路结构5550包括在基板5552上方的第一层间电介质（ILD）层5554。第一多个导电互连线5556处于第一ILD层5554中，并且通过第一ILD层5554的部分将第一多个导电互连线5556中的各个导电互连线与彼此间隔开。所述多个导电互连线5556中的各个导电互连线包括导电阻挡层5558和导电填充材料5560。集成电路结构5550进一步包括在基板5552上方的第二层间电介质（ILD）层5574。第二多个导电互连线5576处于第二ILD层5574中，并且通过第二ILD层5574的部分将第二多个导电互连线5576中的各个导电互连线与彼此间隔开。所述多个导电互连线5576中的各个导电互连线包括导电阻挡层5578和导电填充材料5580。
根据本公开的实施例，再次参考图55B，一种制造集成电路结构的方法包括在基板5552上方在第一层间电介质（ILD）层5554中形成第一多个导电互连线5556，并且第一多个导电互连线5556被第一层间电介质（ILD）层5554间隔开。使用基于间隔部的节距四等分过程（例如，联系图54的操作（a）-（e）描述的方法）来形成第一多个导电互连线5556。在第一ILD层5554上方在第二ILD层5574中形成第二多个导电互连线5576，并且第二多个导电互连线5576被第二ILD层5574间隔开。使用基于间隔部的节距二等分过程（例如，联系图54的操作（a）和（b）描述的方法）来形成第二多个导电互连线5576。
在实施例中，第一多个导电互连线5556具有在紧密相邻的线之间的小于40纳米的节距（P1）。第二多个导电互连线5576具有在紧密相邻的线之间的44纳米或更大的节距（P2）。在实施例中，基于间隔部的节距四等分过程和基于间隔部的节距二等分过程是基于浸入式193nm光刻过程。
在实施例中，第一多个导电互连线5554中的各个导电互连线包括第一导电阻挡衬垫5558和第一导电填充材料5560。第二多个导电互连线5556中的各个导电互连线包括第二导电阻挡衬垫5578和第二导电填充材料5580。在一个这样的实施例中，第一导电填充材料5560在构成上与第二导电填充材料5580不同。在另一实施例中，第一导电填充材料5560在构成上与第二导电填充材料5580相同。
尽管未描绘，但是在实施例中，该方法进一步包括在第二ILD层5574上方在第三ILD层中形成第三多个导电互连线，并且第三多个导电互连线被第三ILD层间隔开。在不使用节距分割的情况下形成第三多个导电互连线。
尽管未描绘，但是在实施例中，该方法进一步包括在形成第二多个导电互连线5576之前，在第一ILD层5554上方在第三ILD层中形成第三多个导电互连线，并且第三多个导电互连线被第三ILD层间隔开。使用基于间隔部的节距四等分过程来形成第三多个导电互连线。在一个这样的实施例中，在形成第二多个导电互连线5576之后，在第二ILD层5574上方在第四ILD层中形成第四多个导电互连线，并且第四多个导电互连线被第四ILD层间隔开。使用基于间隔部的节距二等分过程来形成第四多个导电互连线。在实施例中，这样的方法进一步包括在第四ILD层上方在第五ILD层中形成第五多个导电互连线，并且第五多个导电互连线被第五ILD层间隔开，使用基于间隔部的节距二等分过程来形成第五多个导电互连线。然后在第五ILD层上方在第六ILD层中形成第六多个导电互连线，并且第六多个导电互连线被第六ILD层间隔开，使用基于间隔部的节距二等分过程来形成第六多个导电互连线。然后在第六ILD层上方在第七ILD层中形成第七多个导电互连线，并且第七多个导电互连线被第七ILD层间隔开。在不使用节距分割的情况下来形成第七多个导电互连线。
在另一方面中，金属线构成在各金属化层之间有所变化。这样的布置可以称为异质金属化层。在实施例中，使用铜作为用于相对较大的互连线的导电填充材料，而使用钴作为用于相对较小的互连线的导电填充材料。具有钴作为填充材料的较小的线可以提供减小的电迁移而同时维持低电阻率。使用钴来代替铜用于较小的互连线可以解决关于缩放铜线的问题，其中导电阻挡层消耗较大量的互连体积而铜被减少，这本质上妨碍了正常与铜互连线相关联的优势。
在第一示例中，图56A例示了根据本公开的实施例的具有在利用一种金属线构成的金属化层上方的利用相异的金属线构成的金属化层的集成电路结构的横截面视图。
参考图56A，集成电路结构5600包括在基板5602上方在第一层间电介质（ILD）层5604中并且被第一层间电介质（ILD）层5554间隔开的第一多个导电互连线5606。导电互连线中的一个5606A被示出为具有下面的通孔5607。第一多个导电互连线5606中的各个导电互连线包括沿着第一导电填充材料5610的侧壁和底部的第一导电阻挡材料5608。
第二多个导电互连线5616在第一ILD层5604上方在第二ILD层5614中并且被第二ILD层5614间隔开。导电互连线中的一个5616A被示出为具有下面的通孔5617。第二多个导电互连线5616中的各个导电互连线包括沿着第二导电填充材料5620的侧壁和底部的第二导电阻挡材料5618。第二导电填充材料5620在构成上与第一导电填充材料5610不同。
在实施例中，第二导电填充材料5620主要包括铜，并且第一导电填充材料5610主要包括钴。在一个这样的实施例中，第一导电阻挡材料5608在构成上与第二导电阻挡材料5618不同。在另一这样的实施例中，第一导电阻挡材料5608在构成上与第二导电阻挡材料5618相同。
在实施例中，第一导电填充材料5610包括具有掺杂物杂质原子的第一浓度的铜，并且第二导电填充材料5620包括具有掺杂物杂质原子的第二浓度的铜。掺杂物杂质原子的第二浓度小于掺杂物杂质原子的第一浓度。在一个这样的实施例中，掺杂物杂质原子选自包括铝（Al）和锰（Mn）的群组。在实施例中，第一导电阻挡材料5610和第二导电阻挡材料5620具有相同的构成。在实施例中，第一导电阻挡材料5610和第二导电阻挡材料5620具有不同的构成。
再次参考图56A，第二ILD层5614处于蚀刻停止层5622上。导电通孔5617处于第二ILD层5614中并且处于蚀刻停止层5622的开口中。在实施例中，第一和第二ILD层5604和5614包括硅、碳和氧，并且蚀刻停止层5622包括硅和氮。在实施例中，第一多个导电互连线5606中的各个导电互连线具有第一宽度（W1），并且第二多个导电互连线5616中的各个导电互连线具有大于第一宽度（W1）的第二宽度（W2）。
在第二示例中，图56B例示了根据本公开的实施例的具有耦合到利用一种金属线构成的金属化层的利用相异的金属线构成的金属化层的集成电路结构的横截面视图。
参考图56B，集成电路结构5650包括在基板5652上方在第一层间电介质（ILD）层5654中并且被第一层间电介质（ILD）层5654间隔开的第一多个导电互连线5656。导电互连线中的一个5656A被示出为具有下面的通孔5657。第一多个导电互连线5656中的各个导电互连线包括沿着第一导电填充材料5660的侧壁和底部的第一导电阻挡材料5658。
第二多个导电互连线5666在第一ILD层5654上的在第二ILD层5664中并且被第二ILD层5664间隔开。导电互连线中的一个5666A被示出为具有下面的通孔5667。第二多个导电互连线5666中的各个导电互连线包括沿着第二导电填充材料5670的侧壁和底部的第二导电阻挡材料5668。第二导电填充材料5670在构成上与第一导电填充材料5660不同。
在实施例中，导电通孔5657处于第一多个导电互连线5656中的单独一个导电互连线5656B上并且电耦合到该导电互连线5656B，从而将第二多个导电互连线5666中的单独一个导电互连线5666A电耦合到第一多个导电互连线5656中的单独一个导电互连线5656B。在实施例中，第一多个导电互连线5656中的各个导电互连线沿着第一方向5698（例如，进入页面之中和离开页面之外），并且第二多个导电互连线5666中的各个导电互连线沿着与第一方向5698正交的第二方向5699，如所描绘的那样。在实施例中，导电通孔5667包括沿着第二导电填充材料5670的侧壁和底部的第二导电阻挡材料5668，如所描绘的那样。
在实施例中，第二ILD层5664处于第一ILD层5654上的蚀刻停止层5672上。导电通孔5667处于第二ILD层5664中并且处于蚀刻停止层5672的开口中。在实施例中，第一和第二ILD层5654和5664包括硅、碳和氧，并且蚀刻停止层5672包括硅和氮。在实施例中，第一多个导电互连线5656中的各个导电互连线具有第一宽度（W1），并且第二多个导电互连线5666中的各个导电互连线具有大于第一宽度（W1）的第二宽度（W2）。
在实施例中，第二导电填充材料5670主要包括铜，并且第一导电填充材料5660主要包括钴。在一个这样的实施例中，第一导电阻挡材料5658在构成上与第二导电阻挡材料5668不同。在另一这样的实施例中，第一导电阻挡材料5658在构成上与第二导电阻挡材料5668相同。
在实施例中，第一导电填充材料5660包括具有掺杂物杂质原子的第一浓度的铜，并且第二导电填充材料5670包括具有掺杂物杂质原子的第二浓度的铜。掺杂物杂质原子的第二浓度小于掺杂物杂质原子的第一浓度。在一个这样的实施例中，掺杂物杂质原子选自包括铝（Al）和锰（Mn）的群组。在实施例中，第一导电阻挡材料5660和第二导电阻挡材料5670具有相同的构成。在实施例中，第一导电阻挡材料5660和第二导电阻挡材料5670具有不同的构成。
图57A-57C例示了根据本公开的实施例的适用于联系图56A和56B描述的结构的具有各种阻挡衬垫和导电封盖结构布置的各个互连线的横截面视图。
参考图57A，在电介质层5701中的互连线5700包括导电阻挡材料5702和导电填充材料5704。导电阻挡材料5702包括远离导电填充材料5704的外层5706以及靠近导电填充材料5704的内层5708。在实施例中，导电填充材料包括钴，外层5706包括钛和氮，并且内层5708包括钨、氮和碳。在一个这样的实施例中，外层5706具有大约2纳米的厚度，并且内层5708具有大约0.5纳米的厚度。在另一实施例中，导电填充材料包括钴，外层5706包括钽，并且内层5708包括钌。在一个这样的实施例中，外层5706进一步包括氮。
参考图57B，在电介质层5721中的互连线5720包括导电阻挡材料5722和导电填充材料5724。导电盖层5730在导电填充材料5724的顶部上。在一个这样的实施例中，导电盖层5730进一步在导电阻挡材料5722的顶部上，如所描绘的那样。在另一实施例中，导电盖层5730不在导电阻挡材料5722的顶部上。在实施例中，导电盖层5730主要包括钴，并且导电填充材料5724主要包括铜。
参考图57C，在电介质层5741中的互连线5740包括导电阻挡材料5742和导电填充材料5744。导电阻挡材料5742包括远离导电填充材料5744的外层5746以及靠近导电填充材料5744的内层5748。导电盖层5750在导电填充材料5744的顶部上。在一个实施例中，导电盖层5750仅在导电填充材料5744的顶部上。然而在另一实施例中，导电盖层5750进一步在导电阻挡材料5742的内层5748的顶部上，即在位置5752处。在一个这样的实施例中，导电盖层5750进一步在导电阻挡材料5742的外层5746的顶部上，即在位置5754处。
在实施例中，参考图57B和57C，一种制造集成电路结构的方法包括在基板之上形成层间电介质（ILD）层5721或5741。ILD层间隔开并且其中的沟槽中形成多个导电互连线5720或5740，所述多个导电互连线5720或5740中的各个的导电互连线在所述沟槽中的对应的一个沟槽中。通过以下过程来形成多个导电互连线：首先在沟槽的底部和侧壁上形成导电阻挡材料5722或5724，并且然后分别在导电阻挡材料5722或5742上形成导电填充材料5724或5744，并且填充沟槽，其中导电阻挡材料5722或5742分别沿着导电填充材料5730或5750的底部并且沿着其侧壁。然后用包括氧和碳的气体来处理导电填充材料5724或5744的顶部。在用包括氧和碳的气体处理了导电填充材料5724或5744的顶部之后，分别在导电填充材料5724或5744的顶部上形成导电盖层5730或5750。
在一个实施例中，用包括氧和碳的气体处理导电填充材料5724或5744的顶部包括用一氧化碳（CO）来处理导电填充材料5724或5744的顶部。在一个实施例中，导电填充材料5724或5744包括铜，并且在导电填充材料5724或5744的顶部上形成导电盖层5730或5750包括使用化学气相沉积（CVD）来形成包括钴的层。在一个实施例中，导电盖层5730或5750被形成在导电填充材料5724或5744的顶部上，而不是形成在导电阻挡材料5722或5742的顶部上。
在一个实施例中，形成导电阻挡材料5722或5744包括在沟槽的底部和侧壁上形成第一导电层，第一导电层包括钽。首先使用原子层沉积（ALD）来形成第一导电层的第一部分，并且然后使用物理气相沉积（PVD）然后来形成第一导电层的第二部分。在一个这样的实施例中，形成导电阻挡材料进一步包括在沟槽的底部和侧壁上在第一导电层上形成第二导电层，第二导电层包括钌，并且导电填充材料包括铜。在一个实施例中，第一导电层进一步包括氮。
图58例示了根据本公开的实施例的具有在利用一种金属线构成和较小节距的两个金属化层上方的利用相异的金属线构成和节距的四个金属化层的集成电路结构的横截面视图。
参考图58，集成电路结构5800包括在基板5801上方在第一层间电介质（ILD）层5802中并且被第一层间电介质（ILD）层5802间隔开的第一多个导电互连线5804。第一多个导电互连线5804中的各个导电互连线包括沿着第一导电填充材料5808的侧壁和底部的第一导电阻挡材料5806。第一多个导电互连线5804中的各个导电互连线沿着第一方向5898（例如，进入页面之中和离开页面之外）。
第二多个导电互连线5814在第一ILD层5802上方在第二ILD层5812中并且被第二ILD层5812间隔开。第二多个导电互连线5814中的各个导电互连线包括沿着第一导电填充材料5808的侧壁和底部的第一导电阻挡材料5806。第二多个导电互连线5814中的各个导电互连线沿着与第一方向5898正交的第二方向5899。
第三多个导电互连线5824在第二ILD层5812上方在第三ILD层5822中并且被第三ILD层5822间隔开。第三多个导电互连线5824中的各个导电互连线包括沿着第二导电填充材料5828的侧壁和底部的第二导电阻挡材料5826。第二导电填充材料5828在构成上与第一导电填充材料5808不同。第三多个导电互连线5824中的各个导电互连线沿着第一方向5898。
第四多个导电互连线5834在第三ILD层5822上方在第四ILD层5832中并且被第四ILD层5832间隔开。第四多个导电互连线5834中的各个导电互连线包括沿着第二导电填充材料5828的侧壁和底部的第二导电阻挡材料5826。第四多个导电互连线5834中的各个导电互连线沿着第二方向5899。
第五多个导电互连线5844在第四ILD层5832上方在第五ILD层5842中并且被第五ILD层5842间隔开。第五多个导电互连线5844中的各个导电互连线包括沿着第二导电填充材料5828的侧壁和底部的第二导电阻挡材料5826。第五多个导电互连线5844中的各个导电互连线沿着第一方向5898。
第六多个导电互连线5854在第五ILD层上方在第六ILD层5852中并且被第六ILD层5852间隔开。第六多个导电互连线5854中的各个导电互连线包括沿着第二导电填充材料5828的侧壁和底部的第二导电阻挡材料5826。第六多个导电互连线5854中的各个导电互连线沿着第二方向5899。
在实施例中，第二导电填充材料5828主要包括铜，并且第一导电填充材料5808主要包括钴。在实施例中，第一导电填充材料5808包括具有掺杂物杂质原子（dopantimpurity atom）的第一浓度的铜，并且第二导电填充材料5828包括具有掺杂物杂质原子的第二浓度的铜，掺杂物杂质原子的第二浓度小于掺杂物杂质原子的第一浓度。
在实施例中，第一导电阻挡材料5806在构成上与第二导电阻挡材料5826不同。在另一实施例中，第一导电阻挡材料5806和第二导电阻挡材料5826具有相同的构成。
在实施例中，第一导电通孔5819在第一多个导电互连线5804中的个别的一个导电互连线5804A上并且电耦合到该个别的一个导电互连线5804A。第二多个导电互连线5814中的个别的一个导电互连线5814A在第一导电通孔5819上并且电耦合到第一导电通孔5819。
第二导电通孔5829在第二多个导电互连线5814中的个别的一个导电互连线5814B上并且电耦合到该个别的一个导电互连线5814B。第三多个导电互连线5824中的个别的一个导电互连线5824A在第二导电通孔5829上并且电耦合到第二导电通孔5819。
第三导电通孔5839在第三多个导电互连线5824中的个别的一个导电互连线5824B上并且电耦合到该个别的一个导电互连线5824B。第四多个导电互连线5834中的个别的一个导电互连线5834A在第三导电通孔5839上并且电耦合到第三导电通孔5839。
第四导电通孔5849在第四多个导电互连线5834中的个别的一个导电互连线5834B上并且电耦合到该个别的一个导电互连线5834B。第五多个导电互连线5844中的个别的一个导电互连线5844A在第四导电通孔5849上并且电耦合到第四导电通孔5849。
第五导电通孔5859在第五多个导电互连线5844中的个别的一个导电互连线5844B上并且电耦合到该个别的一个导电互连线5844B。第六多个导电互连线5854中的个别的一个导电互连线5854A在第五导电通孔5859上并且电耦合到第五导电通孔5859。
在一个实施例中，第一导电通孔5819包括沿着第一导电填充材料5808的侧壁和底部的第一导电阻挡材料5806。第二5829、第三5839、第四5849和第五5859导电通孔包括沿着第二导电填充材料5828的侧壁和底部的第二导电阻挡材料5826。
在实施例中，通过相邻ILD层之间的对应的蚀刻停止层5890来使第一5802、第二5812、第三5822、第四5832、第五5842和第六5852 ILD层彼此分离。在实施例中，第一5802、第二5812、第三5822、第四5832、第五5842和第六5852 ILD层包括硅、碳和氧。
在实施例中，第一5804和第二5814多个导电互连线和中的各个导电互连线具有第一宽度（W1）。第三5824、第四5834、第五5844和第六5854多个导电互连线中的各个导电互连线具有大于第一宽度（W1）的第二宽度（W2）。
图59A-59D例示了根据本公开的实施例的具有底部导电层的通孔布置和各种互连线的横截面视图。
参考图59A和59B，集成电路结构5900包括在基板5902上方的层间电介质（ILD）层5904。导电通孔5906在ILD层5904中处于第一沟槽5908中。导电互连线5910在导电通孔5906上方并且电耦合到导电通孔5906。导电互连线5910在ILD层5904中处于第二沟槽5912中。第二沟槽5912具有比第一沟槽5908的开口5909大的开口5913。
在实施例中，导电通孔5906和导电互连线5910包括第一导电阻挡层5914，其在第一沟槽5908的底部上，但是不沿着第一沟槽5908的侧壁并且不沿着第二沟槽5912的底部和侧壁。第二导电阻挡层5916在第一沟槽5908的底部上处于第一导电阻挡层5914上。第二导电阻挡层5916进一步沿着第一沟槽5908的侧壁，并且进一步沿着第二沟槽5912的底部和侧壁。第三导电阻挡层5918在第一沟槽5908的底部上处于第二导电阻挡层5916上。第三导电阻挡层5918进一步沿着第一沟槽5908的侧壁并且沿着第二沟槽5912的底部和侧壁在第二导电阻挡层5916上。导电填充材料5920处于第三导电阻挡层5918上并且填充第一5908和第二沟槽5912。第三导电阻挡层5918沿着导电填充材料5920的底部并且沿着导电填充材料5920的侧壁。
在一个实施例中，第一导电阻挡层5914和第三导电阻挡层5918具有相同的构成，并且第二导电阻挡层5916在构成上与第一导电阻挡层5914和第三导电阻挡层5918不同。在一个这样的实施例中，第一导电阻挡层5914和第三导电阻挡层5918包括钌，并且第二导电阻挡层5916包括钽。在特定的这样的实施例中，第二导电阻挡层5916进一步包括氮。在实施例中，导电填充材料5920主要包括铜。
在实施例中，导电盖层5922在导电填充材料5920的顶部上。在一个这样的实施例中，导电盖层5922不在第二导电阻挡层5916的顶部上并且不在第三导电阻挡层5918的顶部上。然而在另一实施例中，导电盖层5922进一步在第三导电阻挡层5918的顶部上，例如，在位置5924处。在一个这样的实施例中，导电盖层5922仍进一步在第二导电阻挡层5916的顶部上，例如，在位置5926处。在实施例中，导电盖层5922主要包括钴，并且导电填充材料5920主要包括铜。
参考图59C和59D，在实施例中，导电通孔5906在ILD层5904下方在第二ILD层5952中在第二导电互连线5950上，并且电连接到第二导电互连线5950。第二导电互连线5950包括导电填充材料5954和其上的导电盖5956。蚀刻停止层5958可以在导电盖5956之上，如所描绘的那样。
在一个实施例中，导电通孔5906的第一导电阻挡层5914处于第二导电互连线5950的导电盖5956的开口5960中，如图59C中描绘的那样。在一个这样的实施例中，导电通孔5906的第一导电阻挡层5914包括钌，并且第二导电互连线5950的导电盖5956包括钴。
在另一实施例中，导电通孔5906的第一导电阻挡层5914处于第二导电互连线5950的导电盖5956的一部分上，如图59D中描绘的那样。在一个这样的实施例中，导电通孔5906的第一导电阻挡层5914包括钌，并且第二导电互连线5950的导电盖5956包括钴。在特定的实施例中，尽管未描绘，但是导电通孔5906的第一导电阻挡层5914处于凹陷上，但是不穿过第二导电互连线5950的导电盖5956。
在另一方面中，一种BEOL金属化层具有非平面形貌，诸如在导电线与容纳所述导电线的ILD层之间的阶梯高度差异。在实施例中，与该形貌共形地形成叠加的蚀刻停止层，并且该叠加的蚀刻停止层呈现该形貌。在实施例中，该形貌有助于将叠加的通孔蚀刻过程引导朝向导电线，以阻止导电通孔的“非着陆（non-landedness）”。
在蚀刻停止层形貌的第一示例中，图60A-60D例示了根据本公开的实施例的用于BEOL金属化层的凹陷线形貌的结构布置的横截面视图。
参考图60A，集成电路结构6000包括在基板6002上方在层间电介质（ILD）层6004中并且被层间电介质（ILD）层6004间隔开的多个导电互连线6006。出于示例性目的，所述多个导电互连线6006中的一个被示出为耦合到下面的通孔6007。所述多个导电互连线6006中的各个导电互连线具有在ILD层6004的上表面6010下方的上表面6008。蚀刻停止层6012处于ILD层6004和所述多个导电互连线6006上并且与它们共形。蚀刻停止层6012具有非平面的上表面，其中非平面的上表面的最上部6014在ILD层6004之上，并且非平面的上表面的最下部6016在所述多个导电互连线6006之上。
导电通孔6018在所述多个导电互连线6006中的个别的一个导电互连线6006A上并且电耦合到该个别的一个导电互连线6006A。导电通孔6018处于蚀刻停止层6012的开口6020中。开口6020处于所述多个导电互连线6006中的个别的一个导电互连线6006A之上但是不处于ILD层6004之上。导电通孔6018处于蚀刻停止层6012上方在第二ILD层6022中。在一个实施例中，第二ILD层6022处于蚀刻停止层6012上并与之共形，如图60A中描绘的那样。
在实施例中，导电通孔6018的中心6024与所述多个导电互连线6006中的个别的一个导电互连线6006A的中心6026对齐，如图60A中描绘的那样。然而在另一实施例中，导电通孔6018的中心6024从所述多个导电互连线6006中的个别的一个导电互连线6006A的中心6026偏移，如图60B中描绘的那样。
在实施例中，所述多个导电互连线6006中的各个导电互连线包括沿着导电填充材料6030的侧壁和底部的阻挡层6028。在一个实施例中，阻挡层6028和导电填充材料6030二者都具有在ILD层6004的上表面6010下方的最上表面，如图60A、60B和60C中描绘的那样。在特定的这样的实施例中，阻挡层6028的最上表面在导电填充材料6030的最上表面上方，如图60C中描绘的那样。在另一实施例中，导电填充材料6030具有在ILD层6004的上表面6010下方的最上表面，并且阻挡层6028具有与ILD层6004的上表面6010共面的最上表面，如图60D中描绘的那样。
在实施例中，ILD层6004包括硅、碳和氧，并且蚀刻停止层6012包括硅和氮。在实施例中，所述多个导电互连线6006中的各个导电互连线的上表面6008在ILD层6004的上表面6010下方达在0.5-1.5纳米的范围中的量。
共同参考图60A-60D，根据本公开的实施例，一种制造集成电路结构的方法包括在基板6002上方在第一层间电介质（ILD）层6004中形成多个导电互连线，并且所述多个导电互连线被第一层间电介质（ILD）层6004间隔开。使所述多个导电互连线相对于第一ILD层凹陷以提供具有在第一ILD层6004的上表面6010下方的上表面6008的所述多个导电互连线中的各个导电互连线6006。在使所述多个导电互连线凹陷之后，在第一ILD层6004和所述多个导电互连线6006上形成蚀刻停止层6012，并且蚀刻停止层6012与它们共形。蚀刻停止层6012具有非平面的上表面，其中非平面的上表面的最上部6016在第一ILD层6004之上，并且非平面的上表面的最下部6014在所述多个导电互连线6006之上。在蚀刻停止层6012上形成第二ILD层6022。在第二ILD层6022中蚀刻通孔沟槽。蚀刻停止层6012在蚀刻期间指导第二ILD层6022中的通孔沟槽的位置。穿过该通孔沟槽来蚀刻蚀刻停止层6012，以在蚀刻停止层6012中形成开口6020。开口6020处于所述多个导电互连线6006中的个别的一个导电互连线6006A之上但是不处于第一ILD层6004之上。在通孔沟槽中并且在蚀刻停止层6012中的开口6020中形成导电通孔6018。导电通孔6018在所述多个导电互连线6006中的个别的一个导电互连线6006A上并且电耦合到该个别的一个导电互连线6006A。
在一个实施例中，所述多个导电互连线6006中的各个导电互连线包括沿着导电填充材料6030的侧壁和底部的阻挡层6028，并且使所述多个导电互连线凹陷包括使阻挡层6028和导电填充材料6030二者都凹陷，如图60A-60C中描绘的那样。在另一实施例中，所述多个导电互连线6006中的各个导电互连线包括沿着导电填充材料6030的侧壁和底部的阻挡层6028，并且使所述多个导电互连线凹陷包括使导电填充材料6030凹陷但是基本上不使阻挡层6028凹陷，如图60D中描绘的那样。在实施例中，蚀刻停止层6012重新指导光刻未对齐的通孔沟槽图案。在实施例中，使所述多个导电互连线凹陷包括相对于第一ILD层6004凹陷在0.5-1.5纳米的范围中的量。
在蚀刻停止层形貌的第二示例中，图61A-61D例示了根据本公开的实施例的用于BEOL金属化层的阶梯状线形貌的结构布置的横截面视图。
参考图61A，集成电路结构6100包括在基板6102上方在层间电介质（ILD）层6104中并且被层间电介质（ILD）层6004间隔开的多个导电互连线6106。出于示例性目的，所述多个导电互连线6106中的一个被示出为耦合到下面的通孔6107。所述多个导电互连线6106中的各个导电互连线具有在ILD层6104的上表面6110上方的上表面6108。蚀刻停止层6112处于ILD层6104和所述多个导电互连线6106上并且与它们共形。蚀刻停止层6112具有非平面的上表面，其中非平面的上表面的最下部6114在ILD层6104之上，并且非平面的上表面的最上部6116在所述多个导电互连线6106之上。
导电通孔6118在所述多个导电互连线6106中的个别的一个导电互连线6106A上并且电耦合到该个别的一个导电互连线6106A。导电通孔6118处于蚀刻停止层6112的开口6120中。开口6120处于所述多个导电互连线6106中的个别的一个导电互连线6106A之上但是不处于ILD层6114之上。导电通孔6118处于蚀刻停止层6112上方在第二ILD层6122中。在一个实施例中，第二ILD层6122处于蚀刻停止层6112上并与之共形，如图61A中描绘的那样。
在实施例中，导电通孔6118的中心6124与所述多个导电互连线6106中的个别的一个导电互连线6106A的中心6126对齐，如图61A中描绘的那样。然而在另一实施例中，导电通孔6118的中心6124从所述多个导电互连线6106中的个别的一个导电互连线6106A的中心6126偏移，如图61B中描绘的那样。
在实施例中，所述多个导电互连线6106中的各个导电互连线包括沿着导电填充材料6130的侧壁和底部的阻挡层6128。在一个实施例中，阻挡层6128和导电填充材料6130二者都具有在ILD层6104的上表面6110上方的最上表面，如图61A、61B和61C中描绘的那样。在特定的这样的实施例中，阻挡层6128的最上表面在导电填充材料6130的最上表面下方，如图61C中描绘的那样。在另一实施例中，导电填充材料6130具有在ILD层6104的上表面6110上方的最上表面，并且阻挡层6128具有与ILD层6104的上表面6110共面的最上表面，如图61D中描绘的那样。
在实施例中，ILD层6104包括硅、碳和氧，并且蚀刻停止层6112包括硅和氮。在实施例中，所述多个导电互连线6106中的各个导电互连线的上表面6108在ILD层6004的上表面6110上方达在0.5-1.5纳米的范围中的量。
共同参考图61A-61D，根据本公开的实施例，一种制造集成电路结构的方法包括在基板6102上方在第一层间电介质（ILD）层中形成多个导电互连线6106，并且所述多个导电互连线6106被第一层间电介质（ILD）层间隔开。使第一ILD层6104相对于所述多个导电互连线6106凹陷以提供具有在第一ILD层6104的上表面6110上方的上表面6108的所述多个导电互连线6106中的各个导电互连线。在使第一ILD层6104凹陷之后，在第一ILD层6104和所述多个导电互连线6106上形成蚀刻停止层6112，并且蚀刻停止层6012与它们共形。蚀刻停止层6112具有非平面的上表面，其中非平面的上表面的最下部6114在第一ILD层6104之上，并且非平面的上表面的最上部6116在所述多个导电互连线6106之上。在蚀刻停止层6112上形成第二ILD层6122。在第二ILD层6122中蚀刻通孔沟槽。蚀刻停止层6112在蚀刻期间指导第二ILD层6122中的通孔沟槽的位置。穿过该通孔沟槽来蚀刻蚀刻停止层6112，以在蚀刻停止层6112中形成开口6120。开口6120处于所述多个导电互连线6106中的个别的一个导电互连线6106A之上但是不处于第一ILD层6104之上。在通孔沟槽中并且在蚀刻停止层6112中的开口6120中形成导电通孔6118。导电通孔6118在所述多个导电互连线6106中的个别的一个导电互连线6106A上并且电耦合到该个别的一个导电互连线6106A。
在一个实施例中，所述多个导电互连线6106中的各个导电互连线包括沿着导电填充材料6130的侧壁和底部的阻挡层6128，并且使第一ILD层6104凹陷包括相对于阻挡层6128和导电填充材料6130二者都凹陷，如图61A-61C中描绘的那样。在另一实施例中，所述多个导电互连线6106中的各个导电互连线包括沿着导电填充材料6130的侧壁和底部的阻挡层6128，并且使第一ILD层6104凹陷包括相对于导电填充材料6130凹陷但是不相对于阻挡层6128凹陷，如图61D中描绘的那样。在实施例中，其中蚀刻停止层6112重新指导光刻未对齐的通孔沟槽图案。在实施例中，使第一ILD层6104凹陷包括相对于所述多个导电互连线6106凹陷在0.5-1.5纳米的范围中的量。
在另一方面中，描述了用于对金属线末端进行图案化的技术。为了提供上下文，在半导体制造的先进节点中，可以通过线格栅（line grating）、线末端和通孔的分离的图案化过程来产生下级（lower level）互连。然而，构成图案的保真度可能趋向于随着通孔侵占线末端而降级并且反之亦然。本文中描述的实施例提供了消除相关联的接近规则的线末端过程，其也称为插塞过程。实施例可以虑及要被放置在线末端处的通孔和大通孔以跨线末端来捆扎（strap）。
为了提供进一步的上下文，图62A例示了根据本公开的实施例的平面视图和沿着金属化层的平面视图的a-a’轴截取的对应的横截面视图。图62B例示了根据本公开的实施例的线末端或插塞的横截面视图。图62C例示了根据本公开的实施例的线末端或插塞的另一横截面视图。
参考图62A，金属化层6200包括形成在电介质层6204中的金属线6202。金属线6202可以耦合到下面的通孔6203。电介质层6204可以包括线末端或插塞区域6205。参考图62B，可以通过对电介质层6204上的硬掩模层6210进行图案化并且然后蚀刻电介质层6204的被暴露部分来制造电介质层6204的线末端或插塞区域6205。可以将电介质层6204的被暴露部分蚀刻至适于形成线沟槽6206的深度，或者进一步将其蚀刻到适于形成通孔沟槽6208的深度。参考图62C，可以在单个大的暴露部6216中制造与线末端或插塞6205的相对侧壁相邻的两个通孔，以最终形成线沟槽6212和通孔沟槽6214。
然而，再次参考图62A-62C，保真度问题和/或硬掩模侵蚀问题可能导致有瑕疵的图案化组织方法（regime）。与之相比，本文中描述的一个或多个实施例包括涉及到在沟槽和通孔图案化过程之后的构造线末端电介质（插塞）的过程流程的实现。
于是在一个方面中，本文中描述的一个或多个实施例涉及用于在金属（metals）线之间构建非导电间隔或中断（称为“线末端”、“插塞”或“切口”）的方法，并且在一些实施例中，涉及相关联的导电通孔。按照定义，导电通孔用于着陆（land）在前一层金属图案上。在这方面，本文中描述的实施例由于更少地依赖于通过光刻设备的对齐而使能更加稳健的互连制造方案。这样的互连制造方案可以用于放松关于对齐/暴露部的约束、可以用于改进电接触（例如，通过减小通孔电阻）以及可以用于减小使用常规方法图案化这样的特征原本所需的总的过程操作和处理时间。
图63A-63F例示了根据本公开的实施例的表示插塞末道处理方案中的各种操作的平面视图和对应的横截面视图。
参考图63A，一种制造集成电路结构的方法包括在层间电介质（ILD）材料层6302的上部6304中形成线沟槽6306，层间电介质（ILD）材料层6302被形成在下面的金属化层6300上方。在ILD材料层6302的下部6310中形成通孔沟槽6308。通孔沟槽6308暴露下面的金属化层6300的金属线6312。
参考图63B，在ILD材料层6302上方并且在线沟槽6306和通孔沟槽6308中形成牺牲材料6314。牺牲材料6314可以具有形成于其上的硬掩模6315，如图63B中描绘的那样。在一个实施例中，牺牲材料6314包括碳。
参考图63C，对牺牲材料6314进行图案化以打断线沟槽6306中的牺牲材料6314的连续性，例如，以提供牺牲材料6314中的开口6316。
参考图63D，用电介质材料填充牺牲材料6314中的开口6316以形成电介质插塞6318。在实施例中，在用电介质材料填充了牺牲材料6314中的开口6316之后，去除硬掩模6315以提供电介质插塞6318，其具有在ILD材料6302的上表面6322上方的上表面6320，如图63D中描绘的那样。去除牺牲材料6314以留下电介质插塞6318。
在实施例中，用电介质材料填充牺牲材料6314的开口6316包括用金属氧化物材料进行填充。在一个这样的实施例中，金属氧化物材料是氧化铝。在实施例中，用电介质材料填充牺牲材料6316的开口6314包括使用原子层沉积（ALD）进行填充。
参考图63E，用导电材料6324填充线沟槽6306和通孔沟槽6308。在实施例中，导电材料6324被形成在电介质插塞6318和ILD层6302上方以及之上，如所描绘的那样。
参考图63F，对导电材料6324和电介质插塞6318进行平整化，以提供打断线沟槽6306中的导电材料6324的连续性的经平整化的电介质插塞6318’。
再次参考图63F，根据本公开的实施例，集成电路结构6350包括在基板上方的层间电介质（ILD）层6302。导电互连线6324在ILD层6302中处于沟槽6306中。导电互连线6324具有第一部分6324A和第二部分6324B，第一部分6324A与第二部分6324B侧向相邻。电介质插塞6318’在导电互连线6324的第一部分6324A和第二部分6324B之间并且与它们侧向相邻。尽管未描绘，但是在实施例中，导电互连线6324包括导电阻挡衬垫和导电填充材料，上文描述了用于其的示例性材料。在一个这样的实施例中，导电填充材料包括钴。
在实施例中，电介质插塞6318’包括金属氧化物材料。在一个这样的实施例中，金属氧化物材料是氧化铝。在实施例中，电介质插塞6318’与导电互连线6324的第一部分6324A和第二部分6324B直接接触。
在实施例中，电介质插塞6318’具有与导电互连线6324的底部6324C基本上共面的底部6318A。在实施例中，第一导电通孔6326在ILD层6302中处于沟槽6308中。在一个这样的实施例中，第一导电通孔6326在互连线6324的底部6324C下方，并且第一导电通孔6326电耦合到导电互连线6324的第一部分6324A。
在实施例中，第二导电通孔6328在ILD层6302中处于第三沟槽6330中。第二导电通孔6328在互连线6324的底部6324C下方，并且第二导电通孔6328电耦合到导电互连线6324的第二部分6324B。
可以使用诸如化学气相沉积过程之类的填充过程来形成电介质插塞。制品（artifact）可以保留在所制造的电介质插塞中。作为示例，图64A例示了根据本公开的实施例的其中具有缝隙的导电线插塞的横截面视图。
参考图64A，电介质插塞6418具有与导电互连线6324的第一部分6324A和与导电互连线6324的第二部分6324B大致相等地间隔的近似竖直的缝隙6400。
要领会的是，在构成上与它们被容纳于其中的ILD材料相异的电介质插塞可以被包括在仅选择金属化层上，诸如在下金属化层中。作为示例，图64B例示了根据本公开的实施例的在下金属线位置处包括导电线插塞的金属化层堆叠的横截面视图。
参考图64B，集成电路结构6450包括在基板6452上方在第一层间电介质（ILD）层6454中并且被第一层间电介质（ILD）层6454间隔开的第一多个导电互连线6456。第一多个导电互连线6456中的各个导电互连线具有被一个或多个电介质插塞6458打断的连续性。在实施例中，所述一个或多个电介质插塞6458包括与ILD层6452不同的材料。第二多个导电互连线6466在第一ILD层6454上方在第二ILD层6464中并且被第二ILD层6464间隔开。在实施例中，第二多个导电互连线6466中的各个导电互连线具有被第二ILD层6464的一个或多个部分6468打断的连续性。要领会的是，如所描绘的，在集成电路结构6450中可以包括其他金属化层。
在一个实施例中，所述一个或多个电介质插塞6458包括金属氧化物材料。在一个这样的实施例中，金属氧化物材料是氧化铝。在一个实施例中，第一ILD层6454和第二ILD层6464（以及因此的第二ILD层6464的一个或多个部分6568）包括掺碳的氧化硅材料。
在一个实施例中，第一多个导电互连线6456中的各个导电互连线包括第一导电阻挡衬垫6456A和第一导电填充材料6456B。第二多个导电互连线6466中的各个导电互连线包括第二导电阻挡衬垫6466A和第二导电填充材料6466B。在一个这样的实施例中，第一导电填充材料6456B在构成上与第二导电填充材料6466B不同。在特定的这样的实施例中，第一导电填充材料6456B包括钴，并且第二导电填充材料6466B包括铜。
在一个实施例中，第一多个导电互连线6456具有第一节距（P1，如在类似层（like-layer）6470中所示）。第二多个导电互连线6466具有第二节距（P2，如在类似层6480中所示）。第二节距（P2）大于第一节距（P1）。在一个实施例中，第一多个导电互连线6456中的各个导电互连线具有第一宽度（W1，如在类似层6470中所示）。第二多个导电互连线6466中的各个导电互连线具有第二宽度（W2，如在类似层6480中所示）。第二宽度（W2）大于第一宽度（W1）。
要领会的是，与后段制程（back end of line）（BEOL）结构和处理相关联地在上面描述的层和材料可以被形成在下面的半导体基板或结构上或上方，下面的半导体基板或结构诸如集成电路的下面的（一个或多个）器件层。在实施例中，下面的半导体基板表示用于制造集成电路的一般性工件对象。半导体基板通常包括晶圆或其他硅片或另一种半导体材料的片。合适的半导体基板包括但不限于单晶硅、多晶硅和绝缘体上硅（SOI）以及由其他半导体材料形成的类似基板，诸如包括锗、碳或III-V族材料的基板。取决于制造阶段，半导体基板通常包括晶体管、集成电路以及诸如此类。基板还可以包括半导体材料、金属、电介质、掺杂物以及在半导体基板中常见的其他材料。此外，可以在下面的下级互连层上制造所描绘的结构。
尽管关于选择操作详细描述了制造金属化层、或金属化层的部分、BEOL金属化层的前述方法，但是要领会的是，用于制造的附加或中间操作可以包括标准微电子制造过程，诸如光刻、蚀刻、薄膜沉积、平整化（诸如化学机械抛光（CMP））、扩散、计量、牺牲层的使用、蚀刻停止层的使用、平整化停止层的使用、或与微电子部件制造相关联的任何其他动作。另外要领会的是，针对前述过程流程描述的过程操作可以以替换的顺序来实践，并不需要执行每一个操作或者可以执行附加的过程操作，或者二者。
在实施例中，如遍及本说明书使用的，层间电介质（ILD）材料由电介质或绝缘材料层构成或者包括电介质或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物（例如，二氧化硅（SiO2））、掺杂的硅的氧化物、氟化的硅的氧化物、掺碳的硅的氧化物、本领域中已知的各种低k电介质材料以及其组合。层间电介质材料可以通过以下技术形成，诸如例如化学气相沉积（CVD）、物理气相沉积（PVD）或通过其他沉积方法。
在实施例中，也如遍及本说明书使用的，金属线或互连线材料（以及通孔材料）由一种或多种金属或其他导电结构构成。常见示例是使用铜线和结构，其可以或者可以不包括在铜和围绕的ILD材料之间的阻挡层。如本文中使用的，术语金属包括合金、多种金属的堆叠以及其他组合。例如，金属互连线可以包括阻挡层（例如，包括Ta、TaN、Ti或TiN中的一种或多种的层）、不同金属或合金的堆叠等等。因此，互连线可以是单种材料层，或者可以由包括导电衬垫层和填充层的若干层形成。可以使用任何适当的沉积过程来形成互连线，任何适当的沉积过程诸如电镀、化学气相沉积或物理气相沉积。在实施例中，互连线由导电材料构成，导电材料诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也称为迹线、引线、线、金属或简称为互连。
在实施例中，也如遍及本说明书使用的，硬掩模材料由与层间电介质材料不同的电介质材料构成。在一个实施例中，可以在不同的区域中使用不同的硬掩模材料，从而提供彼此不同且与下面的电介质和金属层不同的生长或蚀刻选择性。在一些实施例中，硬掩模层包括硅的氮化物的层（例如，氮化硅）或者硅的氧化物的层，或二者，或其组合。其他合适的材料可以包括基于碳的材料。在另一实施例中，硬掩模材料包括金属种类。例如，硬掩模或其他叠加材料可以包括钛或另一种金属的氮化物（例如，氮化钛）的层。可以在这些层中的一个或多个层中包括潜在地较少量的其他材料，诸如氧。替代地，可以取决于特定实现而使用本领域中已知的其他硬掩模层。可以通过CVD、PVD或通过其他沉积方法来形成硬掩模层。
在实施例中，也如遍及本说明书使用的，使用193nm浸入式光刻（i193）、极紫外（EUV）光刻或电子束直写式（EBDW）光刻或诸如此类来执行光刻操作。可以使用正型抗蚀剂（positive tone resist）或反型抗蚀剂（negative tone resist）。在一个实施例中，光刻掩模是由形貌掩蔽部分、防反射涂覆（ARC）层和光阻材料层构成的三层掩模。在特定的这样的实施例中，形貌掩蔽部分是碳硬掩模（CHM）层，并且防反射涂覆层是硅ARC层。
在另一方面中，本文中描述的一个或多个实施例涉及具有内部节点跳线（jumper）的存储器位单元。特定的实施例可以包括以先进的自对齐过程技术来实现存储器位单元的布局（layout）高效的技术。实施例可以涉及10纳米或较小的技术节点。实施例可以通过利用有效栅极上的接触部（cotact over active gate）（COAG）或有侵蚀性的金属1（M1）节距缩放或者二者来提供开发在相同的封装面积（footprint）内具有改进的性能的存储器位单元的能力。实施例可以包括或涉及位单元布局，其使得在相对于先前的技术节点的相同的或较小的封装面积中的更高性能的位单元成为可能。
根据本公开的实施例，实现更高的金属层（例如，金属1或M1）跳线来连接内部节点，而不是使用传统的栅极-沟槽接触部-栅极接触部（poly-tcn-polycon）连接。在实施例中，与金属1跳线组合以连接内部节点的有效栅极上的接触部（COAG）集成方案减轻或完全消除了为更高性能的位单元增长封装面积的需要。亦即，可以实现改进的晶体管比。在实施例中，这样的方法使能有进取心的缩放（aggressive scaling），以为例如10纳米（10nm）技术节点提供改进的每个晶体管的成本。可以在10nm技术中的SRAM、RF和双端口位单元（DualPort bit cell）中实现内部节点M1跳线以产生非常紧凑的布局。
作为比较示例，图65例示了用于存储器单元的单元布局的第一视图。
参考图65，示例性14纳米（14 nm）布局6500包括位单元6502。位单元6502包括栅极或聚合线6504以及金属1（M1）线6506。在所示示例中，聚合线6504具有1x节距，并且M1线6506具有1x节距。在特定的实施例中，聚合线6504具有70 nm节距，并且M1线6506具有70 nm节距。
与图65相对，图66例示了根据本公开的实施例的用于具有内部节点跳线的存储器单元的单元布局的第一视图。
参考图66，示例性10纳米（10 nm）布局6600包括位单元6602。位单元6602包括栅极或聚合线6604和金属1（M1）线6606。在所示示例中，聚合线6604具有1x节距，并且M1线6606具有0.67x节距。结果是重叠线6605，其包括直接在聚合线之上的M1线。在特定的实施例中，聚合线6604具有54 nm节距，并且M1线6606具有36 nm节距。
与布局6500相比，在布局6600中，M1节距小于栅极节距，从而每三个线空出（freeup）额外的线（6605）（例如，对于每两个聚合线存在三个M1线）。“空出的”M1线在本文中称为内部节点跳线。可以将该内部节点跳线用于栅极到栅极（聚合到聚合）互连或者用于沟槽接触部到沟槽接触部互连。在实施例中，通过有效栅极上的接触部（COAG）布置来实现到聚合的接触，从而使能内部节点跳线的制造。
更一般性地参考图66，在实施例中，集成电路结构包括基板上的存储器位单元6602。存储器位单元6602包括沿着基板的第二方向2平行的第一和第二栅极线6604。第一和第二栅极线6604具有沿着基板的第一方向（1）的第一节距，第一方向（1）垂直于第二方向（2）。第一、第二和第三互连线6606处于第一和第二栅极线6604之上。第一、第二和第三互连线6606沿着基板的第二方向（2）平行。第一、第二和第三互连线6606具有沿着第一方向的第二节距，其中第二节距小于第一节距。在一个实施例中，第一、第二和第三互连线6606中的一个是用于存储器位单元6602的内部节点跳线。
如可遍及本公开应用的那样，栅极线6604可以称为在迹线上以形成格栅结构。因此，本文中描述的格栅状图案可以具有以恒定的节距间隔并且具有恒定的宽度的栅极线或互连线。可以通过节距二等分或节距四等分、或其他节距分割法来制造图案。
作为比较示例，图67例示了用于存储器单元的单元布局6700的第二视图。
参考图67，14 nm位单元6502被示出为具有N扩散6702（例如，P型掺杂的有源区域（active region），诸如下面的基板的掺硼扩散区域）和P扩散6704（例如，N型掺杂的有源区域，诸如下面的基板的掺磷或砷或二者的扩散区域），其中为了清楚去除了M1线。位单元102的布局6700包括栅极线或聚合线6504、沟槽接触部6706、（针对14nm节点来说是特定的）栅极接触部6708和接触通孔6710。
对照图67，图68例示了根据本公开的实施例的用于具有内部节点跳线的存储器单元的单元布局6800的第二视图。
参考图68，10 nm位单元6602被示出为具有N扩散6802（例如，P型掺杂的有源区域，诸如下面的基板的掺硼扩散区域）和P扩散6804（例如，N型掺杂的有源区域，诸如下面的基板的掺磷或砷或二者的扩散区域），其中为了清楚去除了M1线。位单元202的布局6800包括栅极线或聚合线6604、沟槽接触部6806、（针对10nm节点来说是特定的）栅极通孔6808和沟槽接触通孔6710。
在比较布局6700和6800时，根据本公开的实施例，在14 nm布局中，仅通过栅极接触部（GCN）来连接内部节点。由于聚合到GCN的空间约束，无法在相同的封装面积中产生增强性能布局。在10 nm布局中，该设计虑及使接触部（VCG）着陆在栅极上以消除对聚合接触部的需要。在一个实施例中，该布置使能使用M1的内部节点的连接，从而虑及在14 nm封装面积内的附加的有源区域密度（例如，增加的鳍片数目）。在10 nm布局中，在使用COAG架构时，扩散区域之间的间隔可以做的较小，因为它们不受沟槽接触部到栅极接触部间隔的限制。在实施例中，图67的布局6700称为112（1鳍片上拉、1鳍片通过栅极、2鳍片下拉）布置。相对地，图68的布局6800称为122（1鳍片上拉、2鳍片通过栅极、2鳍片下拉）布置，其在特定的实施例中是在与图67的112布局相同的封装面积内。在实施例中，122布置提供了相比于112布置的改进的性能。
作为比较示例，图69例示了用于存储器单元的单元布局6900的第三视图。
参考图69，14 nm位单元6502被示出有金属0（M0）线6902，其中为了清楚去除了聚合线。还示出了金属1（M1）线6506、接触通孔6710、通孔0结构6904。
对照图69，图70例示了根据本公开的实施例的用于具有内部节点跳线的存储器单元的单元布局7000的第三视图。
参考图70，10 nm位单元6602被示出有金属0（M0）线7002，其中为了清楚去除了聚合线。还示出了金属1（M1）线6606、栅极通孔6808、沟槽接触通孔6810和通孔0结构7004。在比较图69和70时，根据本公开的实施例，对于14 nm布局来说，仅通过栅极接触部（GCN）来连接内部节点，而对于10 nm布局来说，使用M1跳线来连接内部节点中的一个。
共同参考图66、68和70，根据本公开的实施例，一种集成电路结构包括在基板上的存储器位单元6602。存储器位单元6602包括沿着基板的第一方向（1）平行的第一（顶部6802）、第二（顶部6804）、第三（底部6804）和第四（底部6802）有源区域。第一（左侧6604）和第二（右侧6604）栅极线处于第一、第二、第三和第四有源区域6802/6804之上。第一和第二栅极线6604沿着基板的第二方向（2）平行，第二方向（2）垂直于第一方向（1）。第一（左侧远端6606）、第二（左侧近端6606）和第三（右侧近端6606）互连线在第一和第二栅极线6604之上。第一、第二和第三互连线6606沿着基板的第二方向（2）平行。
在实施例中，第一（左侧远端6606）和第二（左侧近端6606）互连线在第一、第二、第三和第四有源区域6802/6804中的一个或多个之上的第一和第二栅极线6604的位置处（例如，在所谓的“有效栅极”位置处）电连接到第一和第二栅极线6604。在一个实施例中，第一（左侧远端6606）和第二（左侧近端6606）互连线通过竖直地在第一和第二互连线6606与第一和第二栅极线6604之间的居间的多个互连线7004电连接到第一和第二栅极线6604。居间的多个互连线7004沿着基板的第一方向（1）平行。
在实施例中，第三互连线（右侧近端6606）将存储器位单元6602的栅电极对电耦合在一起，该栅电极对被包括在第一和第二栅极线6604中。在另一实施例中，第三互连线（右侧近端6606）将存储器位单元6602的沟槽接触部对电耦合在一起，该沟槽接触部对被包括在多个沟槽接触线6806中。在实施例中，第三互连线（右侧近端6606）是内部节点跳线。
在实施例中，第一有源区域（顶部6802）是P型掺杂的有源区域（例如，以为NMOS器件提供N扩散），第二有源区域（顶部6804）是N型掺杂的有源区域（例如，以为PMOS器件提供P扩散），第三有源区域（底部6804）是N型掺杂的有源区域（例如，以为PMOS器件提供P扩散），并且第四有源区域（底部6802）是N型掺杂的有源区域（例如，以为NMOS器件提供N扩散）。在实施例中，第一、第二、第三和第四有源区域6802/6804在硅鳍片中。在实施例中，存储器位单元6602包括基于单个硅鳍片的上拉晶体管、基于两个硅鳍片的通过栅极晶体管以及基于两个硅鳍片的下拉晶体管。
在实施例中，第一和第二栅极线6604与沿着基板的第二方向（2）平行的多个沟槽接触线6806中的各个沟槽接触线交替（alternate）。所述多个沟槽接触线6806包括存储器位单元6602的沟槽接触部。第一和第二栅极线6604包括存储器位单元6602的栅电极。
在实施例中，第一和第二栅极线6604具有沿着第一方向（1）的第一节距。第一、第二和第三互连线6606具有沿着第一方向（2）的第二节距。在一个这样的实施例中，第二节距小于第一节距。在特定的这样的实施例中，第一节距在50纳米至60纳米的范围中，并且第二节距在30纳米至40纳米的范围中。在具体的这样的实施例中，第一节距是54纳米，并且第二节距是36纳米。
可以实现本文中描述的实施例以在与先前技术节点相对相同的位单元封装面积内提供增加的鳍片数量，从而相对于前一代的性能增强较小技术节点存储器位单元的性能。作为示例，图71A和71B分别例示了根据本公开的实施例的用于六晶体管（6T）静态随机存取存储器（SRAM）的位单元布局和示意图。
参考图71A和71B，位单元布局7102在其中包括沿着方向（2）平行的栅极线7104（其也可以称为聚合线）。沟槽接触线7106与栅极线7104交替。栅极线7104和沟槽接触线7106在沿着方向（1）平行的NMOS扩散区域7108（例如，P型掺杂的有源区域，诸如下面的基板的掺硼扩散区域）和PMOS扩散区域7110（例如，N型掺杂的有源区域，诸如下面的基板的掺磷或砷或二者的扩散区域）之上。在实施例中，NMOS扩散区域7108二者中的每个都包括两个硅鳍片。PMOS扩散区域7110二者中的每个都包括一个硅鳍片。
再次参考图71A和71B，从栅极线7104和NMOS扩散区域7108以及PMOS扩散区域7110形成NMOS通过栅极晶体管7112、NMOS下拉晶体管7114和PMOS上拉晶体管7116。还描绘了字线（WL）7118、内部节点7120和7126、位线（BL）7122、位线条（bit line bar）（BLB）7124、SRAMVCC 7128和VSS 7130。
在实施例中，使与位单元布局7102的第一和第二栅极线7104的接触针对第一和第二栅极线7104的有效栅极位置。在实施例中，6T SRAM位单元7104包括诸如上文描述的内部节点跳线。
在实施例中，本文中描述的布局可与均匀的插塞和掩模图案兼容，均匀的插塞和掩模图案包括均匀的鳍片修整（trim）掩模。布局可以与非EUV过程兼容。附加地，布局可能仅要求使用中间鳍片修整掩模。本文中描述的实施例可以使能相比于其他布局在面积方面的增加的密度。可以实现实施例来以先进的自对齐过程技术提供布局高效的存储器实施方式。可以实现管芯面积或存储器性能或二者方面的优势。可以通过这样的布局方法来特定地使能电路技术。
本文中描述的一个或多个实施例涉及当平行的互连线（例如，金属1线）和栅极线不对齐时的多版本库单元处置。实施例可以涉及10纳米或更小的技术节点。实施例可以包括或涉及使得在相对于先前技术节点的相同或更小的封装面积中的更高性能的单元成为可能的单元布局。在实施例中，将叠加栅极线的互连线制造成相对于下面的栅极线具有增加的密度。这样的实施例可以使能引脚命中（pin hit）的增加、增加的布线可能性或者到单元引脚的增加的接入。可以实现实施例以提供大于6%的块级密度。
为了提供上下文，栅极线和互连的接下来的平行级（next parallel level）（通常称为金属1，其中金属0层在金属1和栅极线之间正交）需要在块级处对齐。然而在实施例中，使得金属1线的节距与栅极线的节距不同，例如，小于栅极线的节距。使得针对每个单元两个标准单元版本（例如，两个不同的单元图案）可用于适应节距的差异。所选的特定版本遵循附着于块级的规则放置。如果没有适当地选择，则可能发生脏配准（dirtyregistration）（DR）。根据本公开的实施例，实现了相对于下面的栅极线具有增加的节距密度的较高的金属层（例如，金属1或M1）。在实施例中，这样的方法使有进取心的缩放能够为例如10纳米（10nm）技术节点提供改进的每个晶体管的成本。
图72例示了根据本公开的实施例的用于相同标准单元的两种不同布局的横截面视图。
参考图72的部分（a），栅极线7204A的集合叠加在基板7202A上。金属1（M1）互连7206A的集合叠加在该栅极线7204A的集合上。该金属1（M1）互连7206A的集合具有比该栅极线7204A的集合更紧密的节距。然而，最外部的金属1（M1）互连7206A具有与最外部的栅极线7204A的外对齐。为了指定的目的，如遍及本公开使用的，图72的部分（a）的对齐布置被称为具有偶（even）（E）对齐。
与部分（a）对照地参考图72的部分（b），栅极线7204B的集合叠加在基板7202B上。金属1（M1）互连7206B的集合叠加在该栅极线7204B的集合上。该金属1（M1）互连7206B的集合具有比该栅极线7204B的集合更紧密的节距。最外部的金属1（M1）互连7206B不具有与最外部的栅极线7204B的外对齐。为了指定的目的，如遍及本公开使用的，图72的部分（b）的未对齐的布置被称为具有奇（odd）（O）对齐。
图73例示了根据本公开的实施例的指示偶（E）或奇（O）指定的四种不同的单元布置的平面视图。
参考图73的部分（a），单元7300A具有栅极（或聚合）线7302A和金属1（M1）线7304A。单元7300A被指定为EE单元，因为单元7300A的左侧和单元7300A的右侧具有对齐的栅极7302A和M1 7304A线。与之相比，参考图73的部分（b），单元7300B具有栅极（或聚合）线7302B和金属1（M1）线7304B。单元7300B被指定为OO单元，因为单元7300B的左侧和单元7300B的右侧具有未对齐的栅极7302B和M1 7304B线。
参考图73的部分（c），单元7300C具有栅极（或聚合）线7302C和金属1（M1）线7304C。单元7300C被指定为EO单元，因为单元7300C的左侧具有对齐的栅极7302C和M1线7304C，但是单元7300C的右侧具有未对齐的栅极7302C和M1 7304C线。与之相比，参考图73的部分（d），单元7300D具有栅极（或聚合）线7302D和金属1（M1）线7304D。单元7300D被指定为OE单元，因为单元7300D的左侧具有未对齐的栅极7302D和M1 7304D线，但是单元7300D的右侧具有对齐的栅极7302D和M1 7304D线。
作为放置标准单元类型的选择的第一或第二版本的基础，图74例示了根据本公开的实施例的块级聚合栅格的平面视图。参考图74，块级聚合栅格7400包括栅极线7402，其走向沿着方向7404平行。已指定的单元布局边界7406和7408被示出走向为在第二正交的方向上。栅极线7402在奇（E）和偶（O）指定之间交替。
图75例示了根据本公开的实施例的基于具有不同版本的标准单元的示例性可接受（及格）布局。参考图75，布局7500包括类型为7300C/7300D的三个单元，如在边界7406和7408之间以从左到右的顺序放置的：7300D、毗邻的第一7300C以及间隔开的第二7300C。在7300C和7300D之间的选择是基于对应的栅极线7402上的E或O指定的对齐。布局7500还包括类型为7300A/7300B的单元，如以在边界7408下方从左到右的顺序放置的：第一7300A、与第二7300A间隔开。7300A和7300B之间的选择是基于对应栅极线7402上的E或O指定的对齐。布局7500就布局7500中不发生脏配准（DR）的意义上来说是及格单元。要领会的是，p指定电力（power），并且a、b、c或o是示例性引脚。在布置7500中，电力线p跨边界7408彼此排列（lineup）。
更一般地参考图75，根据本公开的实施例，集成电路结构包括多个栅极线7402，其沿着基板的第一方向平行并且具有沿与第一方向正交的第二方向的节距。单元类型的第一版本7300C在多个栅极线7402的第一部分之上。单元类型的第一版本7300C包括具有沿着第二方向的第二节距的第一多个互连线，第二节距小于第一节距。单元类型的第二版本7300D在所述多个栅极线7402的第二部分之上、与沿着第二方向的单元类型的第一版本7300C侧向相邻。单元类型的第二版本7300D包括具有沿着第二方向的第二节距的第二多个互连线。单元类型的第二版本7300D在结构上不同于单元类型的第一版本7300C。
在实施例中，单元类型的第一版本7300C的第一多个互连线中的各个互连线在沿着第二方向的单元类型的第一版本7300C的第一边缘（例如，左边缘）处而不在第二边缘（例如，右边缘）处与沿着第一方向的多个栅极线7402中的各个栅极线对齐。在一个这样的实施例中，单元类型的第一版本7300C是NAND单元的第一版本。单元类型的第二版本7300D的第二多个互连线中的各个互连线不在沿着第二方向的单元类型的第二版本7300D的第一边缘（例如，左边缘）处与沿着第一方向的多个栅极线7402中的各个栅极线对齐而是在第二边缘（例如，右边缘）处与沿着第一方向的多个栅极线7402中的各个栅极线对齐。在一个这样的实施例中，单元类型的第二版本7300D是NAND单元的第二版本。
在另一实施例中，第一和第二版本选自单元类型7300A和7300B。单元类型的第一版本7300A的第一多个互连线中的各个互连线在沿着第二方向的单元类型的第一版本7300A的两个边缘处与沿着第一方向的多个栅极线7402中的各个栅极线对齐。在一个实施例中，单元类型的第一版本7300A是反相器（inverter）单元的第一版本。要领会的是，单元类型的第二版本7300B的第二多个互连线中的各个互连线在其他方面将在沿着第二方向的单元类型的第二版本7300B的两个边缘处与沿着第一方向的多个栅极线7402中的各个栅极线不对齐。在一个实施例中，单元类型的第二版本7300B是反相器单元的第二版本。
图76例示了根据本公开的实施例的基于具有不同版本的标准单元的示例性不可接受（不及格）布局。参考图76，布局7600包括类型为7300C/7300D的三个单元，如以在边界7406和7408之间从左到右的顺序放置的：7300D、毗邻的第一7300C以及间隔开的第二7300C。在7300C和7300D之间的适当选择是基于对应的栅极线7402上的E或O指定的对齐的，如所示的那样。然而，布局7600还包括类型7300A/7300B的单元，如以在边界7408下方从左到右的顺序放置的：第一7300A、与第二7300A间隔开。布局7600与7500的不同之处在于第二个7300A被向左移开了一条线。尽管7300A和7300B之间的选择应基于对应栅极线7402上的E或O指定的对齐，但是并非如此，并且第二单元7300A未对齐，其一个后果是未对齐的电力（p）线。布局7600由于布局7600中发生了脏配准（DR）而是不及格的单元。
图77例示了根据本公开的实施例的基于具有不同版本的标准单元的另一示例性可接受（及格）布局。参考图77，布局7700包括类型为7300C/7300D的三个单元，如以在边界7406和7408之间从左到右的顺序放置的：7300D、毗邻的第一7300C以及间隔开的第二7300C。在7300C和7300D之间的选择是基于对应的栅极线7402上的E或O指定的对齐的。布局7700还包括类型7300A/7300B的单元，如以在边界7408下方从左到右的顺序放置的：7300A、与7300B间隔开。7300B的位置与布局7600中的7300A的位置相同,但是选择的单元7300B是基于对应栅极线7402上的O指定的适当对齐的。布局7700就布局7700中没有脏配准（DR）发生的意义上来说是及格单元。要领会的是，p指定电力，并且a、b、c或o是示例性引脚。在布置7700中，电力线p跨边界7408彼此排列。
共同参考图76和77，一种用于制造集成电路结构的布局的方法包括将沿着第一方向平行的多个栅极线7402中的交替的栅极线指定为沿着第二方向的偶（E）或奇（O）。然后为所述多个栅极线7402之上的单元类型选择位置。该方法还包括取决于位置在单元类型的第一版本和单元类型的第二版本之间进行选择，第二版本在结构上不同于第一版本，其中单元类型的选择的版本针对在沿着第二方向的单元类型的边缘处的互连具有偶（E）或奇（O）指定，并且其中单元类型的边缘的指定与在互连下方的所述多个栅极线中的各个栅极线的指定匹配。
在另一方面中，一个或多个实施例涉及在被包括在鳍片场效应晶体管（FET）架构中的基于鳍片的结构上制造金属电阻器。在实施例中，由于更快的数据传输速率所需的高速IO，这样的精密电阻器被植入为片上系统（SoC）技术的基本部件。由于具有低变化和接近零温度系数的特性，这样的电阻器可以使能高速模拟电路（诸如CSI/SERDES）和缩放的IO架构的实现。在一个实施例中，本文中描述的电阻器是可调谐电阻器。
为了提供上下文，当前工艺技术中使用的传统电阻器通常落在两类之一中：通用电阻器或精密电阻器。诸如沟槽接触电阻器之类的通用电阻器是成本中性的，但是由于所使用的制造方法中固有的变化或电阻器的相关联的大温度系数或二者而可能经受高变化度。精密电阻器可以减轻变化和温度系数问题，但是经常是以更高的工艺成本和所需的制造操作的增加的数量为代价。在高k/金属栅极工艺技术中，多晶硅精密电阻器的集成被证实越来越困难。
根据实施例，描述了基于鳍片的薄膜电阻器（TFR）。在一个实施例中，这样的电阻器具有接近零的温度系数。在一个实施例中，这样的电阻器展现出来自尺寸控制的减小的变化。根据本公开的一个或多个实施例，在鳍片FET晶体管架构内制造集成的精密电阻器。要领会的是，在高k/金属栅极工艺技术中使用的传统电阻器通常是钨沟槽接触部（TCN）的阱式电阻器（well resistor）或多晶硅精密电阻器。这样的电阻器增加了工艺成本或复杂性，或者由于所使用的制造过程中的变化而经受高变化和差的温度系数。与之相比，在实施例中，鳍片集成薄膜电阻器的制造使能替代已知方法的成本中性、良好（接近零）的温度系数和低变化。
为了提供进一步的上下文，已经使用二维（2D）金属薄膜或高度掺杂的聚合线制造了现有技术的精密电阻器。这样的电阻器倾向于离散化（discretized）为具有固定值的模板，并且因此难以实现电阻值的更精细粒度。
为了解决上述问题中的一个或多个，根据本公开的一个或多个实施例，本文中描述了使用诸如硅鳍片支柱（backbone）之类的鳍片支柱来设计高密度精密电阻器。在一个实施例中，这样的高密度精密电阻器的优点包括可以通过使用鳍片封装密度来实现高密度。附加地，在一个实施例中，这样的电阻器被集成在与有源晶体管相同的级别上，从而导致紧凑电路的制造。使用硅鳍片支柱可以允许高封装密度，并提供多个自由度来控制电阻器的电阻。因此，在特定的实施例中，利用鳍片图案化过程的灵活性来提供宽范围的电阻值，从而导致可调谐的精密电阻器制造。
作为针对基于鳍片的精密电阻器的示例性几何结构，图78例示了根据本公开的实施例的基于鳍片的薄膜电阻器结构的部分切割平面视图和对应的横截面视图，其中该横截面视图是沿着部分切割平面视图的a-a’轴截取的。
参考图78，集成电路结构7800包括在基板7804上方穿过沟槽隔离区域7814突出的半导体鳍片7802。在一个实施例中，半导体鳍片7802从基板7804突出并与基板7804连续，如所描绘的那样。半导体鳍片具有顶表面7805、第一端7806（由于在该视图中该鳍片被覆盖，因此在部分切割平面视图中被示出为虚线）、第二端7808（由于在该视图中该鳍片被覆盖，因此在部分切割平面视图中被示出为虚线）以及在第一端7806和第二端7808之间的一对侧壁7807。要领会的是，在部分切割平面视图中，侧壁7807实际上被层7812覆盖。
隔离层7812与半导体鳍片7802的顶表面7805、第一端7806、第二端7808和该对侧壁7807共形。金属电阻器层7810与隔离层7814共形，所述隔离层7814与半导体鳍片7802的顶表面7805（金属电阻器层部分7810A）、第一端7806（金属电阻器层部分7810B）、第二端7808（金属电阻器层部分7810C）和该对侧壁7807（金属电阻器层部分7810D）共形。在特定的实施例中，金属电阻器层7810包括与侧壁7807相邻的有脚（footed）特征7810E，如所描绘的那样。隔离层7812将金属电阻器层7810与半导体鳍片7802电隔离，并因此与基板7804电隔离。
在实施例中，金属电阻器层7810由适于提供接近零的温度系数的材料构成，因为金属电阻器层部分7810的电阻在由其制造的薄膜电阻器（TFR）的操作温度范围上不显著改变。在实施例中，金属电阻器层7810是氮化钛（TiN）层。在另一实施例中，金属电阻器层7810是钨（W）金属层。要领会的是，可以代替氮化钛（TiN）或钨（W）或与其组合地将其他金属用于金属电阻器层7810。在实施例中，金属电阻器层7810具有大约在2-5纳米的范围中的厚度。在实施例中，金属电阻器层7810具有大约在100-100000 ohms/square的范围中的电阻率（resistivity）。
在实施例中，阳极电极和阴极电极电连接到金属电阻器层7810，在下文中联系图84更详细地描述其示例性实施例。在一个这样的实施例中，金属电阻器层7810 、阳极电极和阴极电极形成精密薄膜电阻器（TFR）无源器件。在实施例中，基于图78的结构7800的TFR允许基于鳍片7802高度、鳍片7802宽度、金属电阻器层7810厚度和总鳍片7802长度来精密地控制电阻。这些自由度可以允许电路设计者实现选择的电阻值。附加地，由于电阻器图案化是基于鳍片的，因此在晶体管密度的尺度上，高密度是可能的。
在实施例中，使用现有技术的鳍片FET处理操作来提供适于制造基于鳍片的电阻器的鳍片。这样的方法的优点可以在于其高密度和与有源晶体管的接近度，使得易于集成到电路中。另外，下面的鳍片的几何结构的灵活性虑及宽范围的电阻值。在示例性处理方案中，首先使用支柱光刻和空间化（spacerization）方法来对鳍片进行图案化。然后用隔离氧化物覆盖鳍片，使所述隔离氧化物凹陷以设定电阻器的高度。然后在鳍片上共形地沉积绝缘氧化物，以将导电膜与下面的基板分离，所述基板诸如下面的硅基板。然后在鳍片上沉积金属或高度掺杂的多晶硅膜。然后对膜进行空间化（spacerized）以产生精密电阻器。
在示例性处理方案中，图79-83例示了根据本公开的实施例的表示制造基于鳍片的薄膜电阻器结构的方法中的各种操作的平面视图和对应的横截面视图。
参考图79，平面视图和沿着平面视图的b-b’轴截取的对应横截面视图例示了在半导体基板7801上形成支柱模板结构7902之后的过程流程的阶段。然后形成侧壁间隔层7904，其与支柱模板结构7902的侧壁表面共形。在实施例中，在支柱模板结构7902的图案化之后，沉积共形的氧化物材料，并且然后对其进行各向异性地蚀刻（空间化）以提供侧壁间隔层7904。
参考图80，平面视图例示了在例如通过光刻掩模和暴露过程而暴露了侧壁间隔层7904的区域7906之后的过程流程的阶段。然后，例如通过蚀刻过程去除被包括在区域7906中的侧壁间隔层7904的部分。被去除的部分是将用于最终鳍片限定的那些部分。
参考图81，平面视图和沿着平面视图的c-c’轴截取的对应的横截面视图例示了在去除被包括在图80的区域7906中的侧壁间隔层7904的部分以形成鳍片图案化掩模（例如，氧化物鳍片图案化掩模）之后的过程流程的阶段。然后去除支柱模板结构7902，并将剩余的图案化掩模用作用于对基板7801进行图案化的蚀刻掩模。在基板7801的图案化以及鳍片图案化掩模的随后去除时，半导体鳍片7802保持从新图案化的半导体基板7804突出并与之连续。半导体鳍片7802具有顶表面7805、第一端7806、第二端7808以及在第一端和第二端之间的一对侧壁7807，如上文联系图78描述的那样。
参考图82，平面视图和沿着平面视图的d-d’轴截取的对应横截面视图例示了在形成沟槽隔离层7814之后的过程流程的阶段。在实施例中，通过沉积绝缘材料并随后凹陷以限定鳍片高度（Hsi）来形成沟槽隔离层7814来限定鳍片高度。
参考图83，平面视图和沿着平面视图的e-e’轴截取的对应横截面视图例示了在形成隔离层7812之后的过程流程的阶段。在实施例中，通过化学气相沉积过程来形成隔离层7812。与半导体鳍片7802的顶表面（7805）、第一端7806、第二端7808和该对侧壁（7807）共形地形成隔离层7812。然后与隔离层7812共形地形成金属电阻器层7810，隔离层7812与半导体鳍片7802的顶表面、第一端、第二端和该对侧壁共形。
在实施例中，使用毯式（blanket）沉积和随后的各向异性蚀刻过程来形成金属电阻器层7810。在实施例中，使用原子层沉积（ALD）来形成金属电阻器层7810。在实施例中，金属电阻器层7810被形成为在2-5纳米的范围中的厚度。在实施例中，金属电阻器层7810是或包括氮化钛（TiN）层或钨（W）层。在实施例中，金属电阻器层7810被形成为具有100-100000ohms/square的范围中的电阻率。
在随后的处理操作中，可以形成阳极或阴极电极的对，并且可以将其电连接到图83的结构的金属电阻器层7810。作为示例，图84例示了根据本公开的实施例的基于鳍片的薄膜电阻器结构的平面视图，其具有用于阳极或阴极电极接触部的各种示例性位置。
参考图84，第一阳极或阴极电极，例如8400、8402、8404、8406、8408、8410中的一个，电连接到金属电阻器层7810。第二阳极或阴极电极，例如8400、8402、8404、8406、8408、8410中的另一个，电连接到金属电阻器层7810。在实施例中，金属电阻器层7810、阳极电极和阴极电极形成精密薄膜电阻器（TFR）无源器件。精密TFR无源器件可以是可调谐的，因为可以基于第一阳极或阴极电极与第二阳极或阴极电极之间的距离来选择电阻。可以通过形成各种各样的实际电极，例如8400、8402、8404、8406、8408、8410和其他可能性，并且然后基于互连电路选择实际配对来提供选项。替代地，可以形成单个阳极或阴极配对，其中在TFR器件的制造期间针对每个来选择位置。在任一情况下，在实施例中，针对阳极或阴极电极中的一个的位置在鳍片7802的末端（例如，在位置8400或8402处），在鳍片7802的拐角处（例如，在位置8404、8406或8408处），或在拐角之间的过渡的中央（例如，在位置8410处）。
在示例性实施例中，第一阳极或阴极电极靠近半导体鳍片7802的第一端7806地、例如在位置8400处，电连接到金属电阻器层7810。第二阳极或阴极电极靠近半导体鳍片7802的第二端7808地、例如在位置8402处，电连接到金属电阻器层7810。
在另一示例性实施例中，第一阳极或阴极电极靠近半导体鳍片7802的第一端7806地、例如在位置8400处，电连接到金属电阻器层7810。第二阳极或阴极电极远离半导体鳍片7802的第二端7808地、例如在位置8410、8408、8406或8404处，电连接到金属电阻器层7810。
在另一示例性实施例中，第一阳极或阴极电极远离半导体鳍片7802的第一端7806地、例如在位置8404或8406处，电连接到金属电阻器层7810。第二阳极或阴极电极远离半导体鳍片7802的第二端7808地、例如在位置8410或8408处，电连接到金属电阻器层7810。
更具体地，根据本公开的一个或多个实施例，基于鳍片的晶体管架构的形貌特征被用作制造嵌入式电阻器的基础。在一个实施例中，在鳍片结构上制造精密电阻器。在特定的实施例中，这样的方法使能诸如精密电阻器之类的无源部件的非常高密度的集成。
要领会的是，各种各样的鳍片几何结构适用于制造基于鳍片的精密电阻器。图85A-85D例示了根据本公开的实施例的用于制造基于鳍片的精密电阻器的各种鳍片几何形状的平面视图。
在实施例中，参考图85A-85C，半导体鳍片7802是非线型（non-linear）半导体鳍片。在一个实施例中，半导体鳍片7802在基板上方突出穿过沟槽隔离区域。金属电阻器层7810与隔离层（未示出）共形，所述隔离层与非线型半导体鳍片7802共形。在一个实施例中，两个或更多个阳极或阴极电极8400电连接到金属电阻器层7810，其示例性可选位置通过图85A-85C中的虚线圆圈示出。
非线型鳍片几何结构包括一个或多个拐角，诸如但不限于单个拐角（例如，L形）、两个拐角（例如，U形）、四个拐角（例如，S形）或六个拐角（例如，图78的结构）。在实施例中，非线型鳍片几何结构是开放结构几何结构。在另一实施例中，非线型鳍片几何结构是封闭结构几何结构。
作为针对非线型鳍片几何结构的开放结构几何结构的示例性实施例，图85A例示了具有一个拐角以提供开放结构L形几何结构的非线型鳍片。图85B例示了具有两个拐角以提供开放结构U形几何结构的非线型鳍片。在开放结构的情况下，非线型半导体鳍片7802具有顶表面、第一端、第二端以及在第一端和第二端之间的一对侧壁。金属电阻器层7810与隔离层（未示出）共形，所述隔离层与顶表面、第一端、第二端以及第一端与第二端之间的该对侧壁共形。
在特定的实施例中，再次参考图85A和85B，第一阳极或阴极电极靠近开放结构非线型半导体鳍片的第一端地电连接到金属电阻器层7810，并且第二阳极或阴极电极靠近开放结构非线型半导体鳍片的第二端地电连接到金属电阻器层7810。在另一特定的实施例中，第一阳极或阴极电极靠近开放结构非线型半导体鳍片的第一端地电连接到金属电阻器层7810，并且第二阳极或阴极电极远离开放结构非线型半导体鳍片的第二端地电连接到金属电阻器层7810。在另一特定的实施例中，第一阳极或阴极电极远离开放结构非线型半导体鳍片的第一端地电连接到金属电阻器层7810，并且第二阳极或阴极电极远离开放结构非线型半导体鳍片的第二端地电连接到金属电阻器层7810。
作为针对非线型鳍片几何结构的封闭结构几何结构的示例性实施例，图85C例示了具有四个拐角以提供封闭结构正方形或长方形几何结构的非线型鳍片。在封闭结构的情况下，非线型半导体鳍片7802具有顶表面和一对侧壁，并且特别地为内侧壁和外侧壁。然而，封闭结构不包括暴露的第一和第二端。金属电阻器层7810与隔离层（未示出）共形，所述隔离层与鳍片7802的顶表面、内侧壁和外侧壁共形。
在另一实施例中，参考图85D，半导体鳍片7802是线型半导体鳍片。在一个实施例中，半导体鳍片7802在基板上方突出穿过沟槽隔离区域。金属电阻器层7810与隔离层（未示出）共形，所述隔离层与线型半导体鳍片7802共形。在一个实施例中，两个或更多个阳极或阴极电极8400电连接到金属电阻器层7810，其示例性可选位置通过图85D中的虚线圆圈示出。
在另一方面中，根据本公开的实施例，描述了用于光刻的用于高分辨率相移掩模（PSM）制造的新结构。这样的PSM掩模可以用于一般（直接）光刻或互补光刻（complementarylithography）。
光刻通常用于制造过程中以在光阻材料层中形成图案。在光刻过程中，光阻材料层被沉积在待蚀刻的下面的层之上。通常，下面的层是半导体层，但其可以是任何类型的硬掩模或电介质材料。然后通过光掩模或中间掩模（reticle）使光阻材料层选择性地暴露于辐射。然后使光阻材料显影，并且在“正”光阻材料的情况下，去除暴露于辐射的光阻材料的那些部分。
用于对晶圆进行图案化的光掩模或中间掩模被放置在通常称为“光刻机（stepper）”或“扫描器”的光刻曝光工具内。在光刻机或扫描器机器中，将光掩模或中间掩模放置在辐射源与晶圆之间。光掩模或中间掩模通常由放置在石英基板上的经图案化的铬（吸收层）形成。辐射在没有铬的位置中基本上未衰减地通过光掩模或中间掩模的石英部分。相反，辐射不穿过掩模的铬部分。因为入射在掩模上的辐射或者完全穿过石英部分或者被铬部分完全阻挡，因此这类掩模称为二元掩模（binary mask）。在辐射选择性地穿过掩模之后，通过使掩模的图像穿过一系列透镜投影到光阻材料中，将掩模上的图案转移到光阻材料中。
随着光掩模或中间掩模上的特征一起变得越来越近，当掩模上的特征的大小与光源的波长相当时，衍射效应开始生效。衍射使投影到光阻材料上的图像模糊不清，导致差的分辨率。
用于防止衍射图案干扰光阻材料的期望图案化的一种方法是用称为移位器（shifter）的透明层覆盖光掩模或中间掩模中的选择的开口。移位器与另一相邻集合异相地对曝光射线（exposing）的集合之一移位，这使得来自衍射的干涉图案无效。该方法被称为相移掩模（PSM）法。然而，减少缺陷并增加掩模生产中的生产量的替代掩模制造方案是光刻过程开发的重要关注领域。
本公开的一个或多个实施例涉及用于制造光刻掩模的方法和得到的光刻掩模。为了提供上下文，满足半导体工业提出的有进取心的器件缩放目标的要求怀有光刻掩模要以高保真度来图案化较小特征的能力。然而，图案化越来越小的特征的方法对掩模制造提出了巨大的挑战。在这方面，当今广泛使用的光刻掩模依赖于相移掩模（PSM）技术的概念来图案化特征。然而，在创建越来越小的图案的同时减少缺陷仍然是掩模制造中的最大障碍之一。使用相移掩模可能具有若干缺点。首先，相移掩模的设计是需要大量资源的相对复杂的过程。第二，由于相移掩模的性质，难以检查相移掩模中是否存在缺陷。相移掩模中的这样的缺陷源于用于产生掩模本身的目前的集成方案。一些相移掩模采用笨重且稍微易于出现缺陷的方法来图案化厚的光吸收材料，并且然后将图案转移到有助于相移的次级层。使问题复杂化的是，吸收层经受两次等离子体蚀刻，并且因此诸如加载效应（loading effect）、反应离子蚀刻滞后、充电和可再现效应之类的等离子体蚀刻的不希望的效应导致掩模生产中的缺陷。
用于制造无缺陷光刻掩模的材料和新颖集成技术的创新保持高优先级以能器件缩放。因此，为了利用相移掩模技术的全部益处，可能需要采用（i）以高保真度图案化移位器层以及（ii）在制造的最后阶段期间图案化吸收体并且仅图案化吸收体一次的新颖集成方案。附加地，这样的制造方案还可以提供其他优点，诸如材料选择的灵活性、制造期间的减少的基板损坏以及掩模制造中的增加的生产量。
图86例示了根据本公开的实施例的光刻掩模结构8601的横截面视图。光刻掩模8601包括管芯内（in-die）区域8610、框架区域8620和管芯框架界面（interface）区域8630。管芯框架界面区域8630包括管芯内区域8610和框架区域8620的相邻部分。管芯内区域8610包括被直接布置在基板8600上的经图案化的移位器层8606，其中经图案化的移位器层具有有侧壁的特征。框架区域8620围绕管芯内区域8610并且包括被直接布置在基板8600上的经图案化的吸收层8602。
被布置在基板8600上的管芯框架界面区域8630包括双层堆叠8640。双层堆叠8640包括被布置在下部经图案化的移位器层8606上的上层8604。双层堆叠8640的上层8604由与框架区域8620的经图案化的吸收层8602相同的材料构成。
在实施例中，经图案化的移位器层8606的特征的最上表面8608具有不同于管芯-框架界面区域的特征的最上表面8612并且不同于框架区域中的特征的最上表面8614的高度。此外，在实施例中，管芯-框架界面区域的特征的最上表面8612的高度不同于框架区域的特征的最上表面8614的高度。移相器层8606的典型厚度从40-100nm变动，而吸收层的典型厚度从30-100nm变动。在实施例中，框架区域8620中的吸收层8602的厚度为50nm，被布置在管芯-框架界面区域8630中的移位器层8606上的吸收层8604的组合厚度为120nm，并且框架区域中的吸收体的厚度为70nm。在实施例中，基板8600是石英，经图案化的移位器层包括以下材料，诸如但不限于硅化钼（molybdenum-silicide）、硅化钼氮氧化物、硅化钼氮化物、氮氧化硅或氮化硅，并且吸收体材料是铬。
本文公开的实施例可以用于制造各种不同类型的集成电路或微电子器件。这样的集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器以及诸如此类。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以用在本领域已知的各种电子设备中。例如，在计算机系统（例如，台式计算机、膝上型计算机、服务器）、蜂窝电话、个人电子设备等中。集成电路可以与系统中的总线和其他部件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个都可以潜在地使用本文公开的方法来制造。
图87例示了根据本公开的一个实施方式的计算设备8700。计算设备8700容纳板8702。板8702可以包括多个部件，包括但不限于处理器7904和至少一个通信芯片8706。处理器8704被物理耦合且电耦合到板8702。在一些实施方式中，至少一个通信芯片8706也物理耦合且电耦合到板8702。在另外的实施方式中，通信芯片8706是处理器8704的一部分。
取决于其应用，计算设备8700可以包括其他部件，它们可以或者可以不物理耦合且电耦合到板8702。这些其他部件包括但不限于，易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、照相机以及大容量存储设备（诸如硬盘驱动器、紧凑盘（CD）、数字万用盘（DVD）以及诸如此类）。
通信芯片8706使能用于向和从计算设备8700传输数据的无线通信。术语“无线”和其派生词可以用于描述电路、设备、系统、方法、技术、通信信道等，它们可以通过使用调制的电磁辐射通过非固体介质来传送数据。该术语不暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片8706可以实现多种无线标准或协议中的任何标准或协议，多种无线标准或协议中的任何标准或协议包括但不限于Wi-Fi（IEEE 802.11家族）、WiMAX（IEEE 802.16家族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、5G及以上的任何其他无线协议。计算设备8700可以包括多个通信芯片8706。例如，第一通信芯片8706可以专用于较短程无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片8706可以专用于较长程无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他。
计算设备8700的处理器8704包括被封装在处理器8704内的集成电路管芯。在本公开的实施例的一些实施方式中，处理器的集成电路管芯包括一个或多个结构，诸如根据本公开的实施方式构建的集成电路结构。术语“处理器”可以指代处理来自寄存器或存储器或二者的电子数据以将该电子数据变换成可以存储在寄存器或存储器或二者中的其他电子数据的任何设备或设备的部分。
通信芯片8706也包括被封装在通信芯片8706内的集成电路管芯。根据本公开的另一实施方式，根据本公开的实施方式构建通信芯片的集成电路管芯。
在另外的实施方式中，容纳在计算设备8700内的另一部件可以包含根据本公开的实施例的实施方式而构建的集成电路管芯。
在各种实施例中，计算设备8700可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字录像机。在另外的实施方式中，计算设备8700可以是处理数据的任何其他电子设备。
图88例示了包括本公开的一个或多个实施例的中介层（interposer）8800。中介层8800是用于将第一基板8802桥接到第二基板8804的居间基板。第一基板8802可以是例如集成电路管芯。第二基板8804可以是例如存储器模块、计算机母板或另一集成电路管芯。通常，中介层8800的目的是将连接扩展到更宽的节距或将连接重新路由到不同的连接。例如，中介层8800可以将集成电路管芯耦合到球栅阵列（BGA）8806，其随后可以耦合到第二基板8804。在一些实施例中，第一和第二基板8802/8804附接到中介层8800的相对侧。在其他实施例中，第一和第二基板8802/8804附接到中介层8800的相同侧。并且在另外的实施例中，三个或更多个基板通过中介层8800而互连。
中介层8800可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在另外的实施方式中，中介层可以由交替的刚性或柔性材料形成，所述刚性或柔性材料形成可以包括供在半导体基板中使用的上述相同材料，例如硅、锗和其他III-V族和IV族材料。
中介层可以包括金属互连8808和通孔8810，包括但不限于通过硅通孔（through-silicon via）（TSV）8812。中介层8800还可以包括嵌入式器件8814，包括无源和有源器件二者。此类器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电（ESD）器件。诸如射频（RF）设备、功率放大器、电源管理设备、天线、阵列、传感器和MEMS设备之类的更复杂的设备也可以被形成在中介层8000上。根据本公开的实施例，本文中公开的装置或过程可以在制造中介层8800或在制造被包括在中介层8800中的部件中使用。
图89是根据本公开的实施例的采用根据本文中描述的一个或多个过程制造的集成电路（IC）或包括本文中描述的一个或多个特征的移动计算平台8900的等距视图（isometric view）。
移动计算平台8900可以是被配置用于电子数据显示、电子数据处理和无线电子数据传输中的每一个的任何便携式设备。例如，移动计算平台8900可以是平板计算机、智能电话、膝上型计算机等中的任何设备，并且包括在示例性实施例中是触摸屏（电容式、电感式、电阻式等）的显示屏8905、芯片级（SoC）或封装级集成系统8910和电池8913。如图所示，由更高的晶体管封装密度使能的系统8910中的集成水平越大，则移动计算平台8900可以被电池8913或诸如固态驱动器之类的非易失性存储装置占据的部分就越大，或者用于改进的平台功能性的晶体管门计数就越大。类似地，系统8910中的每个晶体管的载流子迁移率（carrier mobility）越大，则功能性就越大。照此，本文众描述的技术可以使能移动计算平台8900中的性能和形状因子改进。
在放大视图8920中进一步例示了集成系统8910。在示例性实施例中，封装设备8977包括根据本文描述的一个或多个过程制造的或包括本文描述的一个或多个特征的至少一个存储器芯片（例如，RAM）或至少一个处理器芯片（例如，多核微处理器和/或图形处理器）。封装设备8977还连同功率管理集成电路（PMIC）8915、RF（无线）集成电路（RFIC）8925中以及其控制器8911的一个或多个耦合到板8960，RF（无线）集成电路（RFIC）8925包括宽带RF（无线）发射器和/或接收器（例如，包括数字基带，并且模拟前端模块还包括在发射路径上的功率放大器和在接收路径上的低噪声放大器）。在功能上，PMIC 8915执行电池功率调节，DC到DC转换等，并且因此具有耦合到电池8913的输入，并且具有向所有其他功能模块提供电流供应的输出。如进一步例示的，在示例性实施例中，RFIC 8925具有耦合到天线的输出，以提供来实现多种无线标准或协议中的任何标准或协议，所述多种无线标准或协议包括但不限于Wi-Fi（IEEE 802.11家族）、WiMAX（IEEE 802.16家族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、5G及以上的任何其他无线协议。在替代实施方式中，这些板级模块中的每一个都可以被集成到被耦合到封装的设备8977的封装基板的单独的IC上，或者被集成在被耦合到封装的设备8977的封装基板的单个IC（SoC）内。
在另一方面中，半导体封装用于保护集成电路（IC）芯片或管芯，并且还用于为管芯提供到外部电路的电接口。随着对更小电子器件的越来越多的需求，半导体封装被设计得甚至更加紧凑并且必须支持更大的电路密度。此外，对更高性能器件的需求导致对改进的半导体封装的需要，改进的半导体封装使能与后续的组装处理兼容的薄的封装轮廓和低的整体翘曲（warpage）。
在实施例中，使用到陶瓷或有机封装基板的引线结合（wire bonding）。在另一实施例中，使用C4过程来将管芯安装到陶瓷或有机封装基板。特别地，可以实现C4焊球（solder ball）连接以在半导体器件和基板之间提供倒装芯片（flip chip）互连。倒装芯片或受控塌陷芯片连接（C4）是用于诸如集成电路（IC）芯片、MEMS或部件之类的半导体器件的安装类型，其利用焊接凸点（solder bump）而不是引线结合。焊接凸点被沉积在C4焊盘上，位于基板封装的顶侧上。为了将半导体器件安装到基板，使其翻转以致有效侧向下面向安装区域。使用焊接凸点来将半导体器件直接连接到基板。
图90例示了根据本公开的实施例的倒装芯片安装的管芯的横截面视图。
参考图90，根据本公开的实施例，装置9000包括管芯9002，诸如根据本文描述的一个或多个过程制造的或者包括本文描述的一个或多个特征的集成电路（IC）。管芯9002包括在其上的金属化焊盘9004。诸如陶瓷或有机基板之类的封装基板9006包括在其上的连接9008。通过耦合到金属化焊盘9004和连接9008的焊球9010电连接管芯9002和封装基板9006。底部填充（underfill）材料9012围绕焊球9010。
处理倒装芯片可能类似于常规的IC制造，具有几个附加操作。在接近制造过程的结束时，对附着焊盘进行金属化以使它们更容易接受焊接。这通常包括若干处理。然后在每个金属化焊盘上沉积小焊点。然后如常地从晶圆切去芯片。为了将倒装芯片附接到电路中，将芯片倒置以使焊点朝下到下面的电子器件或电路板上的连接器上。然后通常使用超声或替代地回流焊接过程来重新熔化焊料以产生电连接。这也在芯片的电路和下面的安装之间留下了小空间。在大多数情况下，然后“底部填充”电绝缘的粘合剂以提供更强的机械连接，提供热桥，并确保焊料接合不会由于芯片和系统的其余部分的不同加热而受到应力。
在其他实施例中，根据本公开的实施例，实现更新的封装和管芯到管芯互连方法，诸如通过硅通孔（TSV）和硅中介层，以制造合并了根据本文描述的一个或多个过程制造的集成电路（IC）或者包括本文中描述的一个或多个特征的高性能多芯片模块（MCM）和系统级封装（System in Package）（SiP）。
因此，本公开的实施例包括先进的集成电路结构制造。
虽然上文已经描述了具体实施例，但是这些实施例并不意图限制本公开的范围，即使在关于特定特征描述了仅单个实施例情况下。本公开中提供的特征的示例意图是例示性的而非限制性的，除非另有声明。上文的描述意图覆盖如对受益于本公开的本领域技术人员来说将清楚的这样的替换、修改和等同物。
本公开的范围包括本文中（明确地或者隐含地）公开的任何特征或特征的组合，或者其任何的普遍化，无论其是否缓解了本文中提出的问题中的任何问题或全部问题。因此，可以在本申请（或要求其优先权的申请）的起诉（prosecution）期间将新的权利要求规划为特征的任何此类组合。特别地，参考随附的权利要求书，可以将来自从属权利要求的特征与独立权利要求的那些特征进行组合，并且可以以任何适当的方式并且不仅以随附的权利要求书中所列举的具体组合来组合来自各个独立权利要求的特征。
以下示例涉及另外的实施例。可以将不同实施例的各种特征与包括的一些特征和被排除的其他特征进行各种组合以适应各种各样的不同应用。
示例实施例1：一种集成电路结构包括包含硅的鳍片，所述鳍片具有顶部和侧壁，栅极电介质层处于所述鳍片的顶部之上并且侧向邻接所述鳍片的侧壁。N型栅电极处于所述鳍片的顶部之上的所述栅极电介质层之上并且侧向邻接所述鳍片的侧壁，所述N型栅电极包括在所述栅极电介质层上的P型金属层和在所述P型金属层上的N型金属层。第一N型源极或漏极区域邻接所述栅电极的第一侧。第二N型源极或漏极区域邻接所述栅电极的第二侧，第二侧与第一侧相对。
示例实施例2：示例实施例1所述的集成电路结构，其中，所述P型金属层包括钛和氮，并且所述N型金属层包括钛、铝、碳和氮。
示例实施例3：示例实施例1或2所述的集成电路结构，其中，所述P型金属层具有在2-4埃的范围中的厚度。
示例实施例4：示例实施例1、2或3所述的集成电路结构，其中，所述N型栅电极进一步包括在所述N型金属层上的传导填充金属层。
示例实施例5：示例实施例4所述的集成电路结构，其中，所述传导填充金属层包括钨。
示例实施例6：示例实施例5所述的集成电路结构，其中，所述传导填充金属层包括95或更大原子百分比的钨和0.1至2原子百分比的氟。
示例实施例7：一种集成电路结构包括具有电压阈值（VT）的第一N型器件，第一N型器件具有第一栅极电介质层和在第一栅极电介质层上的第一N型金属层。所述集成电路结构还包括具有电压阈值（VT）的第二N型器件，第二N型器件具有第二栅极电介质层、在第二栅极电介质层上的P型金属层以及在所述P型金属层上的第二N型金属层。
示例实施例8：示例实施例7所述的集成电路结构，其中，第二N型器件的VT高于第一N型器件的VT。
示例实施例9：示例实施例7或8所述的集成电路结构，其中，第一N型金属层和第二N型金属层具有相同的构成。
示例实施例10：示例实施例7或8所述的集成电路结构，其中，第一N型金属层和第二N型金属层具有相同的厚度。
示例实施例11：示例实施例10所述的集成电路结构，其中，第一N型金属层和第二N型金属层具有相同的构成。
示例实施例12：示例实施例7、8、9、10或11所述的集成电路结构，其中，第二N型金属层包括钛、铝、碳和氮，并且所述P型金属层包括钛和氮。
示例实施例13：示例实施例7、8、9、10、11或12所述的集成电路结构，进一步包括具有电压阈值（VT）的第三N型器件，第三N型器件具有第三栅极电介质层和在第三栅极电介质层上的第三N型金属层，其中第三N型器件的VT与第一N型器件的VT不同。
示例实施例14：示例实施例13所述的集成电路结构，其中第一N型器件有具有一掺杂物浓度的沟道区域，并且第三N型器件有具有一掺杂物浓度的沟道区域，并且其中第一N型器件的所述沟道区域的所述掺杂物浓度与第三N型器件的所述沟道区域的所述掺杂物浓度不同。
示例实施例15：示例实施例13或14所述的集成电路结构，其中，第一N型金属层和第三N型金属层具有相同的构成。
示例实施例16：示例实施例13或14所述的集成电路结构，其中，第一N型金属层和第三N型金属层具有相同的厚度。
示例实施例17：示例实施例13或14所述的集成电路结构，其中，第一N型金属层和第三N型金属层具有相同的构成并且具有相同的厚度。
示例实施例18：一种集成电路结构包括具有电压阈值（VT）的第一P型器件，第一P型器件具有第一栅极电介质层和在第一栅极电介质层上的第一P型金属层，第一P型金属层具有一厚度。所述集成电路结构还包括具有电压阈值（VT）的第二P型器件，第二P型器件具有第二栅极电介质层和在第二栅极电介质层上的第二P型金属层，其中第二P型金属层具有比第一P型金属层的厚度更大的厚度。
示例实施例19：示例实施例18所述的集成电路结构，其中，第二P型器件的VT低于第一P型器件的VT。
示例实施例20：示例实施例18或19所述的集成电路结构，其中，第一P型金属层和第二P型金属层具有相同的构成。
示例实施例21：示例实施例18、19或20所述的集成电路结构，其中，第一P型金属层和第二P型金属层二者都包括钛和氮。
示例实施例22：示例实施例18、19、20或21所述的集成电路结构，其中，第一P型金属层的厚度小于第一P型金属层的材料的功函数饱和厚度。
示例实施例23：示例实施例18、19、20、2或22所述的集成电路结构，其中，第二P型金属层包括在第二金属膜上的第一金属膜以及在第一金属膜与第二金属膜之间的缝隙。
示例实施例24：示例实施例18、19、20、21、22或23所述的集成电路结构，进一步包括具有电压阈值（VT）的第三P型器件，第三P型器件具有第三栅极电介质层和在第三栅极电介质层上的第三P型金属层，其中第三P型器件的VT与第一P型器件的VT不同，其中第一P型金属层和第三P型金属层具有相同的厚度。
示例实施例25：示例实施例24所述的集成电路结构，其中第一P型器件有具有一掺杂物浓度的沟道区域，并且第三P型器件有具有一掺杂物浓度的沟道区域，并且其中第一P型器件的所述沟道区域的所述掺杂物浓度与第三P型器件的所述沟道区域的所述掺杂物浓度不同。
示例实施例26：示例实施例24或25所述的集成电路结构，其中，第一P型金属层和第三P型金属层具有相同的构成。
示例实施例27：示例实施例18所述的集成电路结构，进一步包括具有电压阈值（VT）的第三P型器件，第三P型器件具有第三栅极电介质层和在第三栅极电介质层上的第三P型金属层，其中第三P型器件的VT与第二P型器件的VT不同，其中第二P型金属层和第三P型金属层具有相同的厚度。
示例实施例28：示例实施例27所述的集成电路结构，其中第二P型器件有具有一掺杂物浓度的沟道区域，并且第三P型器件有具有一掺杂物浓度的沟道区域，并且其中第二P型器件的所述沟道区域的所述掺杂物浓度与第三P型器件的所述沟道区域的所述掺杂物浓度不同。
示例实施例29：示例实施例27或28所述的集成电路结构，其中，第二P型金属层和第三P型金属层具有相同的构成。
示例实施例30：一种集成电路结构包括第一N型器件，第一N型器件具有第一栅极电介质层和在第一栅极电介质层上的第一N型金属层。所述集成电路结构还包括第二N型器件，第二N型器件具有第二栅极电介质层、在第二栅极电介质层上的第一P型金属层以及在第一P型金属层上的第二N型金属层。所述集成电路结构还包括第一P型器件，第一P型器件具有第三栅极电介质层和在第三栅极电介质层上的第二P型金属层，第二P型金属层具有一厚度。所述集成电路结构还包括第二P型器件，第二P型器件具有第四栅极电介质层和在第四栅极电介质层上的第三P型金属层，其中第三P型金属层具有比第二P型金属层的厚度更大的厚度。
示例实施例31：示例实施例30所述的集成电路结构，其中，第一N型器件具有电压阈值（VT），第二N型器件具有电压阈值（VT），并且第二N型器件的VT低于第一N型器件的VT。
示例实施例32：示例实施例30所述的集成电路结构，其中，第一P型器件具有电压阈值（VT），第二P型器件具有电压阈值（VT），并且第二P型器件的VT低于第一P型器件的VT。
示例实施例33：示例实施例32所述的集成电路结构，其中，第一N型器件具有电压阈值（VT），第二N型器件具有电压阈值（VT），并且第二N型器件的VT低于第一N型器件的VT。
示例实施例34：示例实施例30、31、32或33所述的集成电路结构，其中，第三P型金属层包括在第二金属膜上的第一金属膜以及在第一金属膜与第二金属膜之间的缝隙。
示例实施例35：示例实施例30、31、32、33或34所述的集成电路结构，进一步包括第三N型器件，其具有第五栅极电介质层和在第五栅极电介质层上的第三N型金属层，其中第一N型器件有具有一掺杂物浓度的沟道区域，并且第三N型器件有具有一掺杂物浓度的沟道区域，并且其中第一N型器件的所述沟道区域的所述掺杂物浓度与第三N型器件的所述沟道区域的所述掺杂物浓度不同。
示例实施例36：示例实施例35所述的集成电路结构，其中，第一N型金属层和第三N型金属层具有相同的构成并且具有相同的厚度。
示例实施例37：示例实施例35或36所述的集成电路结构，其中，第一N型器件具有电压阈值（VT），第二N型器件具有电压阈值（VT），第三N型器件具有电压阈值（VT），第二N型器件的VT低于第一N型器件的VT，并且第三N型器件的VT与第一N型器件的VT不同并且与第二N型器件的VT不同。
示例实施例38：示例实施例30、31、32、33或34所述的集成电路结构，进一步包括第三P型器件，其具有第五栅极电介质层和在第五栅极电介质层上的第四P型金属层，其中第二P型金属层和第四P型金属层具有相同的厚度，其中第一P型器件有具有一掺杂物浓度的沟道区域，并且第三P型器件有具有一掺杂物浓度的沟道区域，并且其中第一P型器件的所述沟道区域的所述掺杂物浓度与第三P型器件的所述沟道区域的所述掺杂物浓度不同。
示例实施例39：示例实施例38所述的集成电路结构，其中，第二P型金属层和第四P型金属层具有相同的构成。
示例实施例40：示例实施例38或39所述的集成电路结构，其中，第一P型器件具有电压阈值（VT），第二P型器件具有电压阈值（VT），第三P型器件具有电压阈值（VT），第二P型器件的VT低于第一P型器件的VT，并且第三P型器件的VT与第一P型器件的VT不同并且与第二P型器件的VT不同。
示例实施例41：示例实施例38、39或40所述的集成电路结构，进一步包括第三N型器件，其具有第六栅极电介质层和在第六栅极电介质层上的第三N型金属层，其中第一N型器件有具有一掺杂物浓度的沟道区域，并且第三N型器件有具有一掺杂物浓度的沟道区域，并且其中第一N型器件的所述沟道区域的所述掺杂物浓度与第三N型器件的所述沟道区域的所述掺杂物浓度不同。
示例实施例42：示例实施例41所述的集成电路结构，其中，第一N型器件具有电压阈值（VT），第二N型器件具有电压阈值（VT），第三N型器件具有电压阈值（VT），第二N型器件的VT低于第一N型器件的VT，并且第三N型器件的VT与第一N型器件的VT不同并且与第二N型器件的VT不同。
示例实施例43：示例实施例30、31、32、33或34所述的集成电路结构，进一步包括第三P型器件，其具有第五栅极电介质层和在第五栅极电介质层上的第四P型金属层，其中第三P型金属层和第四P型金属层具有相同的厚度，其中第二P型器件有具有一掺杂物浓度的沟道区域，并且第三P型器件有具有一掺杂物浓度的沟道区域，并且其中第二P型器件的所述沟道区域的所述掺杂物浓度与第三P型器件的所述沟道区域的所述掺杂物浓度不同。
示例实施例44：示例实施例43所述的集成电路结构，其中，第三P型金属层和第四P型金属层具有相同的构成。
示例实施例45：示例实施例43或44所述的集成电路结构，其中，第一P型器件具有电压阈值（VT），第二P型器件具有电压阈值（VT），第三P型器件具有电压阈值（VT），第二P型器件的VT低于第一P型器件的VT，并且第三P型器件的VT与第一P型器件的VT不同并且与第二P型器件的VT不同。
示例实施例46：示例实施例43、44或45所述的集成电路结构，进一步包括第三N型器件，其具有第六栅极电介质层和在第六栅极电介质层上的第三N型金属层，其中第一N型器件有具有一掺杂物浓度的沟道区域，并且第三N型器件有具有一掺杂物浓度的沟道区域，并且其中第一N型器件的所述沟道区域的所述掺杂物浓度与第三N型器件的所述沟道区域的所述掺杂物浓度不同。
示例实施例47：示例实施例46所述的集成电路结构，其中，第一N型器件具有电压阈值（VT），第二N型器件具有电压阈值（VT），第三N型器件具有电压阈值（VT），第二N型器件的VT低于第一N型器件的VT，并且第三N型器件的VT与第一N型器件的VT不同并且与第二N型器件的VT不同。
示例实施例48：一种制造集成电路结构的方法包括在第一半导体鳍片之上以及在第二半导体鳍片之上形成栅极电介质层。所述方法还包括在第一半导体鳍片之上以及第二半导体鳍片之上的所述栅极电介质层上形成第一P型金属层。所述方法还包括从第一半导体鳍片之上的栅极电介质层去除第一P型金属层，但是保留第二半导体鳍片之上的栅极电介质层上的第一P型金属层。所述方法还包括在第一半导体鳍片之上的栅极电介质层上以及在第二半导体鳍片之上的栅极电介质层上的第一P型金属层上形成第二P型金属层。所述方法还包括形成具有电压阈值（VT）的第一P型器件，第一P型器件包括栅电极，所述栅电极包括在第一半导体鳍片之上的栅极电介质层上的第二P型金属层。所述方法还包括形成具有电压阈值（VT）的第二P型器件，第二P型器件包括栅电极，所述栅电极包括在第二半导体鳍片之上的栅极电介质层上的第一P型金属层上的第二P型金属层，其中第二P型器件的VT低于第一P型器件的VT。
示例实施例49：示例实施例48所述的方法，其中，第一P型金属层和第二P型金属层具有相同的构成。
示例实施例50：示例实施例48所述的方法，其中，第一P型金属层和第二P型金属层具有相同的厚度。
示例实施例51：示例实施例50所述的方法，其中，第一P型金属层和第二P型金属层具有相同的构成。
示例实施例52：示例实施例48、49、50或51所述的方法，其中，第二P型器件包括在第一P型金属层与第二P型金属层之间的缝隙。
示例实施例53：示例实施例48、49、50、51、52或53所述的方法，进一步包括在第二P型金属层上形成传导填充金属层。
示例实施例54：示例实施例53所述的方法，其中，形成所述传导填充金属层包括使用利用六氟化钨（WF6）前体的原子层沉积（ALD）来形成包含钨的膜。
示例实施例55：一种制造集成电路结构的方法包括在第一半导体鳍片之上以及在第二半导体鳍片之上形成栅极电介质层。所述方法还包括在第一半导体鳍片之上以及第二半导体鳍片之上的所述栅极电介质层上形成P型金属层。所述方法还包括从第一半导体鳍片之上的栅极电介质层去除所述P型金属层，但是保留第二半导体鳍片之上的栅极电介质层上的所述P型金属层。所述方法还包括在第一半导体鳍片之上的栅极电介质层上以及在第二半导体鳍片之上的栅极电介质层上的所述P型金属层上形成N型金属层。所述方法还包括形成具有电压阈值（VT）的第一N型器件，第一N型器件包括栅电极，所述栅电极包括在第一半导体鳍片之上的栅极电介质层上的所述N型金属层。所述方法还包括形成具有电压阈值（VT）的第二N型器件，第二N型器件包括栅电极，所述栅电极包括在第二半导体鳍片之上的栅极电介质层上的所述P型金属层上的所述N型金属层，其中第二N型器件的VT低于第一N型器件的VT。
示例实施例56：示例实施例55所述的方法，进一步包括在所述N型金属层上形成传导填充金属层。
示例实施例57：示例实施例56所述的方法，其中，形成所述传导填充金属层包括使用利用六氟化钨（WF6）前体的原子层沉积（ALD）来形成包含钨的膜。

Claims (25)

1.一种集成电路结构，包括：
包含硅的鳍片，所述鳍片具有顶部和侧壁；
栅极电介质层，其处于所述鳍片的顶部之上并且侧向邻接所述鳍片的侧壁；
N型栅电极，其处于所述鳍片的顶部之上的所述栅极电介质层之上并且侧向邻接所述鳍片的侧壁，所述N型栅电极包括在所述栅极电介质层上的P型金属层和在所述P型金属层上的N型金属层；
第一N型源极或漏极区域，其邻接所述栅电极的第一侧；以及
第二N型源极或漏极区域，其邻接所述栅电极的第二侧，第二侧与第一侧相对。
2.根据权利要求1所述的集成电路结构，其中，所述P型金属层包括钛和氮，并且所述N型金属层包括钛、铝、碳和氮。
3.根据权利要求1所述的集成电路结构，其中，所述P型金属层具有在2-4埃的范围中的厚度。
4.根据权利要求1所述的集成电路结构，其中，所述N型栅电极进一步包括在所述N型金属层上的传导填充金属层。
5.根据权利要求4所述的集成电路结构，其中，所述传导填充金属层包括钨。
6.根据权利要求5所述的集成电路结构，其中，所述传导填充金属层包括95或更大原子百分比的钨和0.1至2原子百分比的氟。
7. 一种集成电路结构，包括：
具有电压阈值（VT）的第一N型器件，第一N型器件具有第一栅极电介质层和在第一栅极电介质层上的第一N型金属层；以及
具有电压阈值（VT）的第二N型器件，第二N型器件具有第二栅极电介质层、在第二栅极电介质层上的P型金属层以及在所述P型金属层上的第二N型金属层。
8.根据权利要求7所述的集成电路结构，其中，第二N型器件的VT高于第一N型器件的VT。
9.根据权利要求7所述的集成电路结构，其中，第一N型金属层和第二N型金属层具有相同的构成。
10.根据权利要求7所述的集成电路结构，其中，第一N型金属层和第二N型金属层具有相同的厚度。
11.根据权利要求10所述的集成电路结构，其中，第一N型金属层和第二N型金属层具有相同的构成。
12.根据权利要求7所述的集成电路结构，其中，第二N型金属层包括钛、铝、碳和氮，并且所述P型金属层包括钛和氮。
13.根据权利要求7所述的集成电路结构，进一步包括：
具有电压阈值（VT）的第三N型器件，第三N型器件具有第三栅极电介质层和在第三栅极电介质层上的第三N型金属层，其中第三N型器件的VT与第一N型器件的VT不同。
14.根据权利要求13所述的集成电路结构，其中第一N型器件有具有一掺杂物浓度的沟道区域，并且第三N型器件有具有一掺杂物浓度的沟道区域，并且其中第一N型器件的所述沟道区域的所述掺杂物浓度与第三N型器件的所述沟道区域的所述掺杂物浓度不同。
15.根据权利要求13所述的集成电路结构，其中，第一N型金属层和第三N型金属层具有相同的构成。
16.根据权利要求13所述的集成电路结构，其中，第一N型金属层和第三N型金属层具有相同的厚度。
17.根据权利要求13所述的集成电路结构，其中，第一N型金属层和第三N型金属层具有相同的构成并且具有相同的厚度。
18. 一种集成电路结构，包括：
具有电压阈值（VT）的第一P型器件，第一P型器件具有第一栅极电介质层和在第一栅极电介质层上的第一P型金属层，第一P型金属层具有一厚度；以及
具有电压阈值（VT）的第二P型器件，第二P型器件具有第二栅极电介质层和在第二栅极电介质层上的第二P型金属层，其中第二P型金属层具有比第一P型金属层的厚度更大的厚度。
19.根据权利要求18所述的集成电路结构，其中，第二P型器件的VT低于第一P型器件的VT。
20.根据权利要求18所述的集成电路结构，其中，第一P型金属层和第二P型金属层具有相同的构成。
21.根据权利要求18所述的集成电路结构，其中，第一P型金属层和第二P型金属层二者都包括钛和氮。
22.根据权利要求18所述的集成电路结构，其中，第一P型金属层的厚度小于第一P型金属层的材料的功函数饱和厚度。
23.根据权利要求18所述的集成电路结构，其中，第二P型金属层包括在第二金属膜上的第一金属膜以及在第一金属膜与第二金属膜之间的缝隙。
24.根据权利要求18所述的集成电路结构，进一步包括：
具有电压阈值（VT）的第三P型器件，第三P型器件具有第三栅极电介质层和在第三栅极电介质层上的第三P型金属层，其中第三P型器件的VT与第一P型器件的VT不同，其中第一P型金属层和第三P型金属层具有相同的厚度。
25.根据权利要求24所述的集成电路结构，其中第一P型器件有具有一掺杂物浓度的沟道区域，并且第三P型器件有具有一掺杂物浓度的沟道区域，并且其中第一P型器件的所述沟道区域的所述掺杂物浓度与第三P型器件的所述沟道区域的所述掺杂物浓度不同。
CN201811307015.7A 2017-11-30 2018-11-05 用于先进的集成电路结构制造的差异化电压阈值金属栅极结构 Pending CN109860181A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762593149P 2017-11-30 2017-11-30
US62/593149 2017-11-30
US15/859,355 US10741669B2 (en) 2017-11-30 2017-12-30 Differentiated voltage threshold metal gate structures for advanced integrated circuit structure fabrication
US15/859355 2017-12-30

Publications (1)

Publication Number Publication Date
CN109860181A true CN109860181A (zh) 2019-06-07

Family

ID=63963951

Family Applications (16)

Application Number Title Priority Date Filing Date
CN201780095404.5A Pending CN111194482A (zh) 2017-11-30 2017-12-29 用于高级集成电路结构制造的鳍状物图案化
CN202211731307.XA Pending CN115831969A (zh) 2017-11-30 2017-12-29 用于高级集成电路结构制造的鳍状物图案化
CN201811297814.0A Pending CN109860176A (zh) 2017-11-30 2018-10-31 用于高级集成电路结构制造的替换栅极结构
CN201811297672.8A Pending CN109860185A (zh) 2017-11-30 2018-10-31 用于高级集成电路结构制造的双金属栅极结构
CN201811298443.8A Pending CN109860177A (zh) 2017-11-30 2018-10-31 用于高级集成电路结构制造的沟槽接触结构
CN202110664368.8A Pending CN113410233A (zh) 2017-11-30 2018-10-31 用于高级集成电路结构制造的外延源极或漏极结构
CN201811297815.5A Pending CN109860187A (zh) 2017-11-30 2018-10-31 用于高级集成电路结构制造的有源栅极上方接触结构
CN201811297813.6A Pending CN109860186A (zh) 2017-11-30 2018-10-31 用于高级集成电路结构制造的外延源极或漏极结构
CN201811306717.3A Pending CN109860178A (zh) 2017-11-30 2018-11-05 用于先进的集成电路结构制造的栅极线插塞结构
CN201811307041.XA Pending CN109860182A (zh) 2017-11-30 2018-11-05 用于先进的集成电路结构制造的栅极切割和鳍片修整隔离
CN201811307015.7A Pending CN109860181A (zh) 2017-11-30 2018-11-05 用于先进的集成电路结构制造的差异化电压阈值金属栅极结构
CN201811307013.8A Pending CN109860141A (zh) 2017-11-30 2018-11-05 用于先进的集成电路结构制造的异质金属线构成
CN201811306690.8A Pending CN109860151A (zh) 2017-11-30 2018-11-05 用于先进的集成电路结构制造的用于互连线的插塞
CN201811306753.XA Pending CN109860179A (zh) 2017-11-30 2018-11-05 用于先进的集成电路结构制造的鳍切口和鳍修整隔离
CN202211681709.3A Pending CN115732568A (zh) 2017-11-30 2018-11-05 用于先进的集成电路结构制造的栅极线插塞结构
CN201811306761.4A Pending CN109860180A (zh) 2017-11-30 2018-11-05 用于先进集成电路结构制造的沟槽隔离

Family Applications Before (10)

Application Number Title Priority Date Filing Date
CN201780095404.5A Pending CN111194482A (zh) 2017-11-30 2017-12-29 用于高级集成电路结构制造的鳍状物图案化
CN202211731307.XA Pending CN115831969A (zh) 2017-11-30 2017-12-29 用于高级集成电路结构制造的鳍状物图案化
CN201811297814.0A Pending CN109860176A (zh) 2017-11-30 2018-10-31 用于高级集成电路结构制造的替换栅极结构
CN201811297672.8A Pending CN109860185A (zh) 2017-11-30 2018-10-31 用于高级集成电路结构制造的双金属栅极结构
CN201811298443.8A Pending CN109860177A (zh) 2017-11-30 2018-10-31 用于高级集成电路结构制造的沟槽接触结构
CN202110664368.8A Pending CN113410233A (zh) 2017-11-30 2018-10-31 用于高级集成电路结构制造的外延源极或漏极结构
CN201811297815.5A Pending CN109860187A (zh) 2017-11-30 2018-10-31 用于高级集成电路结构制造的有源栅极上方接触结构
CN201811297813.6A Pending CN109860186A (zh) 2017-11-30 2018-10-31 用于高级集成电路结构制造的外延源极或漏极结构
CN201811306717.3A Pending CN109860178A (zh) 2017-11-30 2018-11-05 用于先进的集成电路结构制造的栅极线插塞结构
CN201811307041.XA Pending CN109860182A (zh) 2017-11-30 2018-11-05 用于先进的集成电路结构制造的栅极切割和鳍片修整隔离

Family Applications After (5)

Application Number Title Priority Date Filing Date
CN201811307013.8A Pending CN109860141A (zh) 2017-11-30 2018-11-05 用于先进的集成电路结构制造的异质金属线构成
CN201811306690.8A Pending CN109860151A (zh) 2017-11-30 2018-11-05 用于先进的集成电路结构制造的用于互连线的插塞
CN201811306753.XA Pending CN109860179A (zh) 2017-11-30 2018-11-05 用于先进的集成电路结构制造的鳍切口和鳍修整隔离
CN202211681709.3A Pending CN115732568A (zh) 2017-11-30 2018-11-05 用于先进的集成电路结构制造的栅极线插塞结构
CN201811306761.4A Pending CN109860180A (zh) 2017-11-30 2018-11-05 用于先进集成电路结构制造的沟槽隔离

Country Status (8)

Country Link
US (37) US10930753B2 (zh)
EP (6) EP4220719A3 (zh)
JP (2) JP7272776B2 (zh)
KR (8) KR20230006054A (zh)
CN (16) CN111194482A (zh)
DE (1) DE102018127129A1 (zh)
TW (10) TWI808100B (zh)
WO (1) WO2019108237A1 (zh)

Families Citing this family (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487410B2 (en) 2011-04-13 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20170061952A (ko) * 2015-11-27 2017-06-07 에스케이하이닉스 주식회사 보호회로
US10937783B2 (en) * 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108695382B (zh) * 2017-04-07 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN108735741B (zh) * 2017-04-13 2020-10-09 联华电子股份有限公司 存储器元件中的存储点接触结构与其制作方法
CN108807532B (zh) * 2017-04-28 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR102283024B1 (ko) 2017-09-01 2021-07-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN109524302B (zh) * 2017-09-20 2020-12-15 华邦电子股份有限公司 半导体组件及其制造方法
DE102017216937A1 (de) * 2017-09-25 2019-03-28 Robert Bosch Gmbh Verfahren zum Herstellen zumindest einer Durchkontaktierung in einem Wafer
US10727835B2 (en) * 2017-10-10 2020-07-28 Tacho Holdings, Llc Three-dimensional logic circuit
US10276794B1 (en) 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
TW202401727A (zh) * 2017-11-30 2024-01-01 美商英特爾股份有限公司 用於先進積體電路結構製造之異質金屬線組成
TWI835515B (zh) * 2017-11-30 2024-03-11 美商英特爾股份有限公司 用於先進積體電路結構製造的主動閘極結構上方的接觸
US10756204B2 (en) * 2017-11-30 2020-08-25 Intel Corporation Fin trim isolation with single gate spacing for advanced integrated circuit structure fabrication
WO2019108237A1 (en) * 2017-11-30 2019-06-06 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
US10818562B2 (en) 2017-11-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and testing method thereof
KR102432655B1 (ko) 2017-12-21 2022-08-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11237877B2 (en) * 2017-12-27 2022-02-01 Intel Corporation Robot swarm propagation using virtual partitions
US10439047B2 (en) * 2018-02-14 2019-10-08 Applied Materials, Inc. Methods for etch mask and fin structure formation
US10332819B1 (en) * 2018-03-29 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US11239149B2 (en) * 2018-04-02 2022-02-01 Intel Corporation Metal interconnect fuse memory arrays
US10867848B2 (en) 2018-04-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10600876B2 (en) * 2018-05-08 2020-03-24 Globalfoundries Inc. Methods for chamfering work function material layers in gate cavities having varying widths
CN110556337B (zh) * 2018-05-31 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10790198B2 (en) * 2018-08-08 2020-09-29 Globalfoundries Inc. Fin structures
US10672770B2 (en) * 2018-08-14 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US11211479B2 (en) * 2018-08-14 2021-12-28 Taiwan Semiconductor Manufaciuring Co., Ltd. Method of fabricating trimmed fin and fin structure
US11444174B2 (en) * 2018-08-17 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with Fin end spacer dummy gate and method of manufacturing the same
KR102534246B1 (ko) * 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US10886269B2 (en) * 2018-09-18 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10998241B2 (en) 2018-09-19 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation using a maskless fabrication process flow
CN110957361B (zh) * 2018-09-26 2023-09-19 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10964816B2 (en) * 2018-09-27 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device for boosting performance of FinFETs via strained spacer
US10997348B2 (en) * 2018-09-28 2021-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal cut region location method and system
US11244867B2 (en) * 2018-09-28 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fin end spacer plug and method of manufacturing the same
US20200111704A1 (en) * 2018-10-04 2020-04-09 Globalfoundries Inc. Methods of forming stress liners using atomic layer deposition to form gapfill seams
US10686033B2 (en) * 2018-11-09 2020-06-16 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
US10692775B2 (en) 2018-11-09 2020-06-23 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
US11587782B2 (en) * 2018-11-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method for making
US11538937B2 (en) * 2019-01-04 2022-12-27 Intel Corporation Fin trim plug structures having an oxidation catalyst layer surrounded by a recessed dielectric material
US11004687B2 (en) * 2019-02-11 2021-05-11 Applied Materials, Inc. Gate contact over active processes
US10916470B2 (en) * 2019-03-01 2021-02-09 Globalfoundries Inc. Modified dielectric fill between the contacts of field-effect transistors
CN111725137B (zh) * 2019-03-20 2023-06-23 中芯国际集成电路制造（天津）有限公司 一种半导体器件的形成方法
US11552169B2 (en) * 2019-03-27 2023-01-10 Intel Corporation Source or drain structures with phosphorous and arsenic co-dopants
US11094784B2 (en) * 2019-04-08 2021-08-17 International Business Machines Corporation Gate-all-around field effect transistor having stacked U shaped channels configured to improve the effective width of the transistor
CN111863711B (zh) * 2019-04-29 2023-06-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20210005728A1 (en) 2019-07-02 2021-01-07 National Taiwan Normal University Storage memory device
TWI744663B (zh) * 2019-07-02 2021-11-01 國立臺灣師範大學 混合式儲存記憶體
JP7292140B2 (ja) * 2019-07-25 2023-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11195938B2 (en) * 2019-07-30 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Device performance by fluorine treatment
US10878160B1 (en) * 2019-07-31 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Analog cells utilizing complementary mosfet pairs
CN117727761A (zh) 2019-08-20 2024-03-19 联华电子股份有限公司 半导体装置
US11075123B2 (en) * 2019-09-16 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming isolation structure having improved gap-fill capability
US11189561B2 (en) 2019-09-18 2021-11-30 International Business Machines Corporation Placing top vias at line ends by selective growth of via mask from line cut dielectric
KR20220066086A (ko) * 2019-09-19 2022-05-23 도쿄엘렉트론가부시키가이샤 반도체 장치의 제작 방법
CN110661064A (zh) * 2019-09-29 2020-01-07 京东方科技集团股份有限公司 移相器及其制备和封装方法
US11417653B2 (en) * 2019-09-30 2022-08-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
KR20210043842A (ko) * 2019-10-14 2021-04-22 삼성전자주식회사 반도체 장치
US11424165B2 (en) * 2019-10-16 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices having different gate dielectric thickness within one transistor
US11211470B2 (en) * 2019-10-18 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
EP3813124A1 (en) 2019-10-22 2021-04-28 Imec VZW Split replacement metal gate integration
US10823888B1 (en) * 2019-11-12 2020-11-03 Applied Materials, Inc. Methods of producing slanted gratings with variable etch depths
KR20220107219A (ko) * 2019-11-25 2022-08-02 코닝 인코포레이티드 접합 물품 및 이를 형성하는 방법
US11682731B2 (en) * 2019-12-02 2023-06-20 Intel Corporation Fin smoothing and integrated circuit structures resulting therefrom
US11189600B2 (en) * 2019-12-11 2021-11-30 Samsung Electronics Co., Ltd. Method of forming sacrificial self-aligned features for assisting die-to-die and die-to-wafer direct bonding
KR20210080662A (ko) 2019-12-20 2021-07-01 삼성전자주식회사 반도체 장치
US20210202321A1 (en) * 2019-12-30 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. High Voltage Devices
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
DE102020114860A1 (de) 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-gates und verfahren zum bilden davon
US11264287B2 (en) 2020-02-11 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with cut metal gate and method of manufacture
US20210257462A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-Germanium Fins and Methods of Processing the Same in Field-Effect Transistors
US11043469B1 (en) * 2020-02-19 2021-06-22 Nanya Technology Corporation Method of forming three dimensional semiconductor structure
US11450736B2 (en) * 2020-03-25 2022-09-20 Intel Corporation Source/drain regions in integrated circuit structures
US11201151B2 (en) 2020-03-27 2021-12-14 Intel Corporation Resonant fin transistor (RFT)
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
TWI809384B (zh) * 2020-04-28 2023-07-21 台灣積體電路製造股份有限公司 積體電路結構及其形成方法
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
DE102021104073B4 (de) * 2020-04-30 2024-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Selbstausgerichtetes metall-gate für multigate-vorrichtung und herstellungsverfahren
US11637042B2 (en) 2020-04-30 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd Self-aligned metal gate for multigate device
US11502199B2 (en) * 2020-05-28 2022-11-15 Taiwan Semiconductor Manufacturing Co, Ltd. Independent control of stacked semiconductor device
CN113611736B (zh) * 2020-05-29 2022-11-22 联芯集成电路制造(厦门)有限公司 半导体元件及其制作方法
US20210391245A1 (en) * 2020-06-11 2021-12-16 Nanya Technology Corporation Semiconductor package device
US11113443B1 (en) * 2020-06-12 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with thicker metal lines on lower metallization layer
US11374006B2 (en) * 2020-06-12 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US20210407996A1 (en) * 2020-06-26 2021-12-30 Ashish Agrawal Gate-all-around integrated circuit structures having strained dual nanoribbon channel structures
US11527653B2 (en) * 2020-07-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
CN113517274A (zh) * 2020-07-24 2021-10-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11335806B2 (en) * 2020-08-11 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11908910B2 (en) * 2020-10-27 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having embedded conductive line and method of fabricating thereof
KR20220077741A (ko) * 2020-12-02 2022-06-09 삼성전자주식회사 반도체 메모리 소자
US11670675B2 (en) 2020-12-04 2023-06-06 United Semiconductor Japan Co., Ltd. Semiconductor device
US20220199833A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Field-effect transistor (fet) with self-aligned ferroelectric capacitor and methods of fabrication
KR20220092104A (ko) * 2020-12-24 2022-07-01 삼성전자주식회사 집적회로 소자
CN112864097B (zh) * 2021-01-14 2022-06-24 长鑫存储技术有限公司 半导体结构及其制作方法
US11482454B2 (en) 2021-02-17 2022-10-25 Tokyo Electron Limited Methods for forming self-aligned contacts using spin-on silicon carbide
US11527614B2 (en) * 2021-03-09 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with conductive structure and method for manufacturing the same
US11682675B2 (en) * 2021-03-30 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device and method
US11323070B1 (en) 2021-04-16 2022-05-03 Apple Inc. Oscillator with fin field-effect transistor (FinFET) resonator
TWI789748B (zh) * 2021-04-26 2023-01-11 友達光電股份有限公司 電子裝置及其製造方法
CN113517313B (zh) * 2021-04-26 2023-04-18 长江先进存储产业创新中心有限责任公司 三维存储器及其制造方法
KR20220148630A (ko) * 2021-04-29 2022-11-07 삼성전자주식회사 반도체 메모리 소자
US11652153B2 (en) 2021-05-07 2023-05-16 Micron Technology, Inc. Replacement gate formation in memory
US20220399336A1 (en) * 2021-06-15 2022-12-15 Intel Corporation Fin cut in neighboring gate and source or drain regions for advanced integrated circuit structure fabrication
US20230034482A1 (en) * 2021-07-30 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact Profile Optimization For Ic Device Performance Improvement
WO2023043504A1 (en) * 2021-09-14 2023-03-23 Sandisk Technologies Llc Field effect transistors with gate fins and method of making the same
US11967626B2 (en) 2021-09-14 2024-04-23 Sandisk Technologies Llc Field effect transistors with gate fins and method of making the same
US12015084B2 (en) 2021-09-14 2024-06-18 Sandisk Technologies Llc Field effect transistors with gate fins and method of making the same
TWI802013B (zh) * 2021-09-17 2023-05-11 力晶積成電子製造股份有限公司 半導體裝置及其製造方法
US11830728B2 (en) 2021-10-13 2023-11-28 Applied Materials, Inc. Methods for seamless gap filling of dielectric material
US20230132912A1 (en) * 2021-11-01 2023-05-04 Globalfoundries U.S. Inc. Logic cell layout design for high density transistors
TWI798922B (zh) * 2021-11-08 2023-04-11 財團法人工業技術研究院 半導體結構及其製造方法
US20230207696A1 (en) * 2021-12-23 2023-06-29 Mohammad Hasan Integrated circuits with gate plugs to induce compressive channel strain
TW202329404A (zh) * 2022-01-12 2023-07-16 南亞科技股份有限公司 具有鰭片的半導體結構
US11895820B2 (en) 2022-01-19 2024-02-06 Nanya Technology Corporation Method of manufacturing memory device having word line with improved adhesion between work function member and conductive layer
US11937420B2 (en) 2022-01-19 2024-03-19 Nanya Technology Corporation Memory device having word line with improved adhesion between work function member and conductive layer
TWI833235B (zh) * 2022-01-19 2024-02-21 南亞科技股份有限公司 具有字元線之記憶體元件的製備方法
CN115083918B (zh) * 2022-07-19 2022-11-04 合肥晶合集成电路股份有限公司 晶体管及其制造方法
TWI833669B (zh) * 2023-05-02 2024-02-21 南亞科技股份有限公司 具有複合式硬遮罩的半導體裝置結構及其製備方法

Family Cites Families (324)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4837609A (en) * 1987-09-09 1989-06-06 American Telephone And Telegraph Company, At&T Bell Laboratories Semiconductor devices having superconducting interconnects
JP3252578B2 (ja) * 1993-12-27 2002-02-04 ソニー株式会社 平面型絶縁ゲート電界効果トランジスタの製法
US5994220A (en) * 1996-02-02 1999-11-30 Micron Technology, Inc. Method for forming a semiconductor connection with a top surface having an enlarged recess
TW400605B (en) * 1999-01-16 2000-08-01 United Microelectronics Corp The manufacturing method of the Shallow Trench Isolation (STI)
US6159782A (en) * 1999-08-05 2000-12-12 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant
JP2001135718A (ja) * 1999-11-08 2001-05-18 Nec Corp トレンチ分離構造の作製方法
JP4644924B2 (ja) * 2000-10-12 2011-03-09 ソニー株式会社 半導体装置およびその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
US6396108B1 (en) * 2000-11-13 2002-05-28 Advanced Micro Devices, Inc. Self-aligned double gate silicon-on-insulator (SOI) device
US6472258B1 (en) * 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6653200B2 (en) * 2001-01-26 2003-11-25 Applied Materials, Inc. Trench fill process for reducing stress in shallow trench isolation
US6774387B2 (en) * 2001-06-26 2004-08-10 Ovonyx, Inc. Programmable resistance memory element
US6689650B2 (en) * 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
US6677253B2 (en) * 2001-10-05 2004-01-13 Intel Corporation Carbon doped oxide deposition
US6610576B2 (en) * 2001-12-13 2003-08-26 International Business Machines Corporation Method for forming asymmetric dual gate transistor
US6881999B2 (en) * 2002-03-21 2005-04-19 Samsung Electronics Co., Ltd. Semiconductor device with analog capacitor and method of fabricating the same
US6770516B2 (en) * 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
US8222680B2 (en) * 2002-10-22 2012-07-17 Advanced Micro Devices, Inc. Double and triple gate MOSFET devices and methods for making same
US6821834B2 (en) * 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US7214991B2 (en) * 2002-12-06 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS inverters configured using multiple-gate transistors
US7148526B1 (en) * 2003-01-23 2006-12-12 Advanced Micro Devices, Inc. Germanium MOSFET devices and methods for making same
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
US8298933B2 (en) * 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
KR100471173B1 (ko) * 2003-05-15 2005-03-10 삼성전자주식회사 다층채널을 갖는 트랜지스터 및 그 제조방법
US6846752B2 (en) * 2003-06-18 2005-01-25 Intel Corporation Methods and devices for the suppression of copper hillock formation
US6812119B1 (en) * 2003-07-08 2004-11-02 Advanced Micro Devices, Inc. Narrow fins by oxidation in double-gate finfet
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
KR100526889B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
US7344972B2 (en) * 2004-04-21 2008-03-18 Intel Corporation Photosensitive dielectric layer
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
JP2006120953A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100602121B1 (ko) * 2004-12-03 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US7193327B2 (en) * 2005-01-25 2007-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier structure for semiconductor devices
JP2007005721A (ja) * 2005-06-27 2007-01-11 Toshiba Corp 半導体装置およびその製造方法
US7335587B2 (en) * 2005-06-30 2008-02-26 Intel Corporation Post polish anneal of atomic layer deposition barrier layers
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7223650B2 (en) * 2005-10-12 2007-05-29 Intel Corporation Self-aligned gate isolation
KR100663366B1 (ko) * 2005-10-26 2007-01-02 삼성전자주식회사 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
US9477658B2 (en) * 2005-10-26 2016-10-25 Cortica, Ltd. Systems and method for speech to speech translation using cores of a natural liquid architecture system
US7462538B2 (en) * 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
DE102005057073B4 (de) * 2005-11-30 2011-02-03 Advanced Micro Devices, Inc., Sunnyvale Herstellungsverfahren zur Verbesserung der mechanischen Spannungsübertragung in Kanalgebieten von NMOS- und PMOS-Transistoren und entsprechendes Halbleiterbauelement
US20070178634A1 (en) * 2006-01-31 2007-08-02 Hyung Suk Jung Cmos semiconductor devices having dual work function metal gate stacks
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US7407847B2 (en) * 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
US20070227181A1 (en) 2006-04-04 2007-10-04 Eduardo Leon Condenser shroud assembly for a direct current air conditioning system
US7521775B2 (en) * 2006-06-13 2009-04-21 Intel Corporation Protection of three dimensional transistor structures during gate stack etch
US7968425B2 (en) * 2006-07-14 2011-06-28 Micron Technology, Inc. Isolation regions
JP5126060B2 (ja) * 2006-07-25 2013-01-23 日本電気株式会社 半導体装置及びその製造方法
US20080049613A1 (en) * 2006-08-24 2008-02-28 Motorola, Inc. Method and system for providing a quality of service change warning at a user equipment
US7456471B2 (en) * 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
US8217435B2 (en) * 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
US8286114B2 (en) * 2007-04-18 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3-dimensional device design layout
US7667271B2 (en) * 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
KR100855834B1 (ko) * 2007-05-25 2008-09-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7923337B2 (en) * 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
TW200901382A (en) * 2007-06-26 2009-01-01 Nanya Technology Corp Structure of a buried word line
US7476578B1 (en) * 2007-07-12 2009-01-13 International Business Machines Corporation Process for finFET spacer formation
US7811877B2 (en) * 2007-07-16 2010-10-12 Applied Materials, Inc. Method of controlling metal silicide formation
US7534675B2 (en) * 2007-09-05 2009-05-19 International Business Machiens Corporation Techniques for fabricating nanowire field-effect transistors
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US8486823B2 (en) * 2008-03-07 2013-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming through via
US8178417B2 (en) * 2008-04-22 2012-05-15 Globalfoundries Singapore Pte. Ltd. Method of forming shallow trench isolation structures for integrated circuits
US8106459B2 (en) * 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8058119B2 (en) * 2008-08-27 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device scheme of HKMG gate-last process
DE102008059648B4 (de) * 2008-11-28 2011-12-22 Advanced Micro Devices, Inc. Gateelektrodenstruktur mit großem ε, die nach der Transistorherstellung unter Anwendung eines Abstandshalters gebildet wird
DE102009023250B4 (de) * 2009-05-29 2012-02-02 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement-Herstellverfahren mit erhöhter Ätzstoppfähigkeit während der Strukturierung von siliziumnitridenthaltenden Schichtstapeln durch Vorsehen einer chemisch hergestellten Oxidschicht während der Halbleiterbearbeitung
US8173499B2 (en) * 2009-06-12 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a gate stack integration of complementary MOS device
US8008669B2 (en) * 2009-07-27 2011-08-30 International Business Machines Corporation Programmable anti-fuse structure with DLC dielectric layer
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US9245805B2 (en) * 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8592918B2 (en) * 2009-10-28 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming inter-device STI regions and intra-device STI regions using different dielectric materials
DE102009046245B4 (de) * 2009-10-30 2016-08-04 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellung von Metallgateelektrodenstrukturen mit einer separaten Abtragung von Platzhaltermaterialien in Transistoren unterschiedlicher Leitfähigkeitsart
DE102009047306B4 (de) * 2009-11-30 2015-02-12 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Gateelektrodenstrukturen durch getrennte Entfernung von Platzhaltermaterialien unter Anwendung eines Maskierungsschemas vor der Gatestrukturierung
US8373238B2 (en) * 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8119473B2 (en) * 2009-12-31 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature anneal for aluminum surface protection
DE102010001403B4 (de) * 2010-01-29 2012-04-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Austauschgateverfahren auf der Grundlage eines Umkehrabstandhalters, der vor der Abscheidung des Austrittsarbeitsmetalls aufgebracht wird
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US10128261B2 (en) * 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
DE102010040064B4 (de) * 2010-08-31 2012-04-05 Globalfoundries Inc. Verringerte Schwellwertspannungs-Breitenabhängigkeit in Transistoren, die Metallgateelektrodenstrukturen mit großem ε aufweisen
US8299625B2 (en) * 2010-10-07 2012-10-30 International Business Machines Corporation Borderless interconnect line structure self-aligned to upper and lower level contact vias
US8455330B2 (en) * 2010-10-12 2013-06-04 International Business Machines Corporation Devices with gate-to-gate isolation structures and methods of manufacture
US8314034B2 (en) 2010-12-23 2012-11-20 Intel Corporation Feature size reduction
DE102011005718B4 (de) * 2011-03-17 2012-10-31 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zum Verringern der Äquivalenzdicke von Dielektriika mit großem ε in Feldeffekttranistoren durch Ausführen eines Ausheizprozesses bei geringer Temperatur
DE102011076696B4 (de) * 2011-05-30 2013-02-07 Globalfoundries Inc. Verfahren zur Leistungssteigerung in Transistoren durch Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials auf der Grundlage einer Saatschicht und entsprechendes Halbleiterbauelement
US8551833B2 (en) * 2011-06-15 2013-10-08 International Businesss Machines Corporation Double gate planar field effect transistors
CN102956457B (zh) 2011-08-22 2015-08-12 中国科学院微电子研究所 半导体器件结构及其制作方法、及半导体鳍制作方法
US8674433B2 (en) * 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8466027B2 (en) * 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US9028157B2 (en) * 2011-12-15 2015-05-12 Intel Corporation Efficient backside-emitting/collecting grating coupler
US8907431B2 (en) * 2011-12-16 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple threshold voltages
US8896066B2 (en) * 2011-12-20 2014-11-25 Intel Corporation Tin doped III-V material contacts
CN113540080A (zh) * 2011-12-22 2021-10-22 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
KR20230057484A (ko) 2011-12-22 2023-04-28 인텔 코포레이션 반도체 구조
CN104011842B (zh) * 2011-12-31 2016-10-26 英特尔公司 用于高鳍状物的硬掩模蚀刻停止层
US8691681B2 (en) * 2012-01-04 2014-04-08 United Microelectronics Corp. Semiconductor device having a metal gate and fabricating method thereof
US8928086B2 (en) * 2013-01-09 2015-01-06 International Business Machines Corporation Strained finFET with an electrically isolated channel
US9287179B2 (en) * 2012-01-19 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Composite dummy gate with conformal polysilicon layer for FinFET device
US9171925B2 (en) * 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US8637371B2 (en) * 2012-02-16 2014-01-28 International Business Machines Corporation Non-planar MOSFET structures with asymmetric recessed source drains and methods for making the same
US8517769B1 (en) * 2012-03-16 2013-08-27 Globalfoundries Inc. Methods of forming copper-based conductive structures on an integrated circuit device
US8772114B2 (en) * 2012-03-30 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate semiconductor device and method of fabricating thereof
US9627310B2 (en) * 2012-04-11 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects
US20130277766A1 (en) * 2012-04-23 2013-10-24 Globalfoundries Inc. Multiple high-k metal gate stacks in a field effect transistor
US8912606B2 (en) * 2012-04-24 2014-12-16 Globalfoundries Inc. Integrated circuits having protruding source and drain regions and methods for forming integrated circuits
US9647066B2 (en) * 2012-04-24 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET structure and method of making same
US8877578B2 (en) * 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8697511B2 (en) * 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9024355B2 (en) * 2012-05-30 2015-05-05 International Business Machines Corporation Embedded planar source/drain stressors for a finFET including a plurality of fins
US8981481B2 (en) * 2012-06-28 2015-03-17 Intel Corporation High voltage three-dimensional devices having dielectric liners
US11037923B2 (en) 2012-06-29 2021-06-15 Intel Corporation Through gate fin isolation
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
CN103531474B (zh) * 2012-07-02 2016-04-20 中国科学院微电子研究所 半导体器件制造方法
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8710660B2 (en) * 2012-07-20 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid interconnect scheme including aluminum metal line in low-k dielectric
US9728464B2 (en) * 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9461143B2 (en) 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
US8735869B2 (en) * 2012-09-27 2014-05-27 Intel Corporation Strained gate-all-around semiconductor devices formed on globally or locally isolated substrates
US9337318B2 (en) * 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
US9082853B2 (en) * 2012-10-31 2015-07-14 International Business Machines Corporation Bulk finFET with punchthrough stopper region and method of fabrication
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US8896067B2 (en) * 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width
US9305797B2 (en) * 2013-01-17 2016-04-05 Applied Materials, Inc. Polysilicon over-etch using hydrogen diluted plasma for three-dimensional gate etch
US8975094B2 (en) * 2013-01-21 2015-03-10 Globalfoundries Inc. Test structure and method to facilitate development/optimization of process parameters
US9564353B2 (en) * 2013-02-08 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with reduced parasitic capacitance and methods of forming the same
US8859372B2 (en) * 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
US8895446B2 (en) * 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
KR20140108960A (ko) * 2013-03-04 2014-09-15 삼성전자주식회사 듀얼 금속 실리사이드층을 갖는 반도체 장치의 제조 방법
WO2014178423A1 (ja) * 2013-05-02 2014-11-06 富士フイルム株式会社 エッチング方法、これに用いるエッチング液、ならびに半導体基板製品の製造方法
US9219062B2 (en) * 2013-05-24 2015-12-22 GlobalFoundries, Inc. Integrated circuits with improved source/drain contacts and methods for fabricating such integrated circuits
US9293534B2 (en) * 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
CN111968976A (zh) 2013-06-20 2020-11-20 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
US8765546B1 (en) * 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
KR102089682B1 (ko) * 2013-07-15 2020-03-16 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9953975B2 (en) * 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
US9093298B2 (en) * 2013-08-22 2015-07-28 Texas Instruments Incorporated Silicide formation due to improved SiGe faceting
US9633835B2 (en) * 2013-09-06 2017-04-25 Intel Corporation Transistor fabrication technique including sacrificial protective layer for source/drain at contact location
WO2015047318A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Subtractive self-aligned via and plug patterning for back end of line (beol) interconnects
US9941271B2 (en) * 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
US20150145041A1 (en) * 2013-11-22 2015-05-28 International Business Machines Corporation Substrate local interconnect integration with finfets
US9831306B2 (en) 2013-12-19 2017-11-28 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same
US10204794B2 (en) * 2013-12-23 2019-02-12 Intel Corporation Advanced etching technologies for straight, tall and uniform fins across multiple fin pitch structures
EP3087590A4 (en) * 2013-12-23 2017-11-22 Intel Corporation Pre-sculpting of si fin elements prior to cladding for transistor channel applications
US9406778B2 (en) * 2014-01-15 2016-08-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9379010B2 (en) * 2014-01-24 2016-06-28 Intel Corporation Methods for forming interconnect layers having tight pitch interconnect structures
KR102193493B1 (ko) 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9362404B2 (en) * 2014-02-21 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Doping for FinFET
US20150243663A1 (en) * 2014-02-24 2015-08-27 United Microelectronics Corp. Method for manufacturing semiconductor device and device manufactured using the same
US9576952B2 (en) 2014-02-25 2017-02-21 Globalfoundries Inc. Integrated circuits with varying gate structures and fabrication methods
KR102190673B1 (ko) * 2014-03-12 2020-12-14 삼성전자주식회사 중간갭 일함수 금속 게이트 전극을 갖는 반도체 소자
US9318582B2 (en) * 2014-03-17 2016-04-19 International Business Machines Corporation Method of preventing epitaxy creeping under the spacer
US20150270175A1 (en) * 2014-03-19 2015-09-24 Globalfoundries Inc. Partially crystallized fin hard mask for fin field-effect-transistor (finfet) device
US9780216B2 (en) * 2014-03-19 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Combination FinFET and methods of forming same
WO2015147842A1 (en) * 2014-03-27 2015-10-01 Intel Corporation Confined epitaxial regions for semiconductor devices and methods of fabricating semiconductor devices having confined epitaxial regions
US9653461B2 (en) * 2014-03-28 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with low source/drain contact resistance
KR102377372B1 (ko) 2014-04-02 2022-03-21 어플라이드 머티어리얼스, 인코포레이티드 인터커넥트들을 형성하기 위한 방법
US9570554B2 (en) * 2014-04-04 2017-02-14 International Business Machines Corporation Robust gate spacer for semiconductor devices
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9391173B2 (en) * 2014-04-22 2016-07-12 International Business Machines Corporation FinFET device with vertical silicide on recessed source/drain epitaxy regions
US9461170B2 (en) * 2014-04-23 2016-10-04 Taiwan Semiconductor Manufacturing Company Ltd. FinFET with ESD protection
US9640625B2 (en) * 2014-04-25 2017-05-02 Globalfoundries Inc. Self-aligned gate contact formation
US9847289B2 (en) * 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
CN105225951B (zh) * 2014-05-30 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9508826B2 (en) * 2014-06-18 2016-11-29 Globalfoundries Inc. Replacement gate structure for enhancing conductivity
US20150372139A1 (en) * 2014-06-18 2015-12-24 GLOBALFOUNDERS Inc. Constraining epitaxial growth on fins of a finfet device
US9716035B2 (en) * 2014-06-20 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Combination interconnect structure and methods of forming same
US9209186B1 (en) * 2014-06-26 2015-12-08 Globalfoundries Inc. Threshold voltage control for mixed-type non-planar semiconductor devices
US9837354B2 (en) * 2014-07-02 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid copper structure for advance interconnect usage
KR102192350B1 (ko) * 2014-08-05 2020-12-18 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법
KR20160020870A (ko) * 2014-08-14 2016-02-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9324650B2 (en) * 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
US9373641B2 (en) * 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
CN105374871B (zh) * 2014-08-22 2020-05-19 联华电子股份有限公司 鳍状结构及其形成方法
US9263587B1 (en) * 2014-09-04 2016-02-16 Globalfoundries Inc. Fin device with blocking layer in channel region
US9305845B2 (en) * 2014-09-04 2016-04-05 International Business Machines Corporation Self-aligned quadruple patterning process
TWI557784B (zh) * 2014-09-18 2016-11-11 聯華電子股份有限公司 鰭式場效電晶體的製造方法
KR102259080B1 (ko) * 2014-09-23 2021-06-03 삼성전자주식회사 반도체 소자 및 그 제조방법
US9922880B2 (en) * 2014-09-26 2018-03-20 Qualcomm Incorporated Method and apparatus of multi threshold voltage CMOS
TWI600159B (zh) * 2014-10-01 2017-09-21 聯華電子股份有限公司 半導體元件及其製作方法
US9543438B2 (en) * 2014-10-15 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contact resistance reduction technique
US9685332B2 (en) * 2014-10-17 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Iterative self-aligned patterning
US9490176B2 (en) * 2014-10-17 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
KR102321209B1 (ko) 2014-11-03 2021-11-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9543416B2 (en) * 2014-11-07 2017-01-10 Globalfoundries Inc. Methods of forming products with FinFET semiconductor devices without removing fins in certain areas of the product
KR102236555B1 (ko) * 2014-11-11 2021-04-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102217246B1 (ko) 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9391201B2 (en) * 2014-11-25 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure and manufacturing the same
US9576801B2 (en) * 2014-12-01 2017-02-21 Qualcomm Incorporated High dielectric constant/metal gate (HK/MG) compatible floating gate (FG)/ferroelectric dipole non-volatile memory
US9679917B2 (en) * 2014-12-23 2017-06-13 International Business Machines Corporation Semiconductor structures with deep trench capacitor and methods of manufacture
US9406676B2 (en) * 2014-12-29 2016-08-02 Globalfoundries Inc. Method for forming single diffusion breaks between finFET devices and the resulting devices
US9876114B2 (en) * 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
KR102282980B1 (ko) * 2015-01-05 2021-07-29 삼성전자주식회사 실리사이드를 갖는 반도체 소자 및 그 형성 방법
KR102323251B1 (ko) * 2015-01-21 2021-11-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
KR102211254B1 (ko) * 2015-02-03 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9390981B1 (en) * 2015-02-05 2016-07-12 Globalfoundries Inc. Method of forming a complementary metal oxide semiconductor structure with N-type and P-type field effect transistors having symmetric source/drain junctions and optional dual silicides
KR102259917B1 (ko) * 2015-02-23 2021-06-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102320820B1 (ko) * 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9530646B2 (en) * 2015-02-24 2016-12-27 United Microelectronics Corp. Method of forming a semiconductor structure
US9449880B1 (en) 2015-02-26 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin patterning methods for increased process margin
US9899268B2 (en) * 2015-03-11 2018-02-20 Globalfoundries Inc. Cap layer for spacer-constrained epitaxially grown material on fins of a FinFET device
CN106033745B (zh) * 2015-03-19 2020-07-07 联华电子股份有限公司 半导体元件及其形成方法
KR102352153B1 (ko) * 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102318410B1 (ko) * 2015-04-01 2021-10-28 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102311929B1 (ko) * 2015-04-01 2021-10-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
US9406775B1 (en) * 2015-04-27 2016-08-02 Globalfoundries Inc. Method for creating self-aligned compact contacts in an IC device meeting fabrication spacing constraints
KR102342079B1 (ko) * 2015-05-20 2021-12-21 삼성전자주식회사 반도체 장치 제조 방법
KR102460718B1 (ko) * 2015-05-28 2022-10-31 삼성전자주식회사 집적회로 소자
KR102310081B1 (ko) * 2015-06-08 2021-10-12 삼성전자주식회사 반도체 장치의 제조 방법
US10084085B2 (en) * 2015-06-11 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
US9553092B2 (en) * 2015-06-12 2017-01-24 Globalfoundries Inc. Alternative threshold voltage scheme via direct metal gate patterning for high performance CMOS FinFETs
US9418897B1 (en) * 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9355914B1 (en) * 2015-06-22 2016-05-31 International Business Machines Corporation Integrated circuit having dual material CMOS integration and method to fabricate same
TWI664732B (zh) * 2015-06-23 2019-07-01 聯華電子股份有限公司 半導體結構及製程
US9455317B1 (en) * 2015-06-24 2016-09-27 International Business Machines Corporation Nanowire semiconductor device including lateral-etch barrier region
CN107615490B (zh) * 2015-06-26 2022-02-11 英特尔公司 在牺牲核上经由包覆的晶体管鳍形成
US10651288B2 (en) * 2015-06-26 2020-05-12 Intel Corporation Pseudomorphic InGaAs on GaAs for gate-all-around transistors
US20170022609A1 (en) * 2015-07-20 2017-01-26 Applied Materials, Inc. Heteroleptic Diazadiene-Containing Tungsten Precursors for Thin Film Deposition
US9601495B2 (en) * 2015-07-30 2017-03-21 Globalfoundries Inc. Three-dimensional semiconductor device with co-fabricated adjacent capacitor
US9837416B2 (en) * 2015-07-31 2017-12-05 Taiwan Semiconductor Manufacturing Company Ltd. Multi-threshold voltage field effect transistor and manufacturing method thereof
US9576980B1 (en) * 2015-08-20 2017-02-21 International Business Machines Corporation FinFET devices having gate dielectric structures with different thicknesses on same semiconductor structure
KR102352157B1 (ko) * 2015-09-01 2022-01-17 삼성전자주식회사 집적회로 소자
US9564358B1 (en) * 2015-09-09 2017-02-07 International Business Machines Corporation Forming reliable contacts on tight semiconductor pitch
US9991385B2 (en) * 2015-09-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced volume control by recess profile control
CN106531618B (zh) * 2015-09-15 2021-05-18 联华电子股份有限公司 具有金属栅极结构的半导体元件的功函数调整方法
CN114300363A (zh) * 2015-09-16 2022-04-08 蓝枪半导体有限责任公司 半导体元件及其制作方法
US9524911B1 (en) * 2015-09-18 2016-12-20 Globalfoundries Inc. Method for creating self-aligned SDB for minimum gate-junction pitch and epitaxy formation in a fin-type IC device
US9911824B2 (en) 2015-09-18 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer
US10177240B2 (en) 2015-09-18 2019-01-08 International Business Machines Corporation FinFET device formed by a replacement metal-gate method including a gate cut-last step
US9806089B2 (en) * 2015-09-21 2017-10-31 Sandisk Technologies Llc Method of making self-assembling floating gate electrodes for a three-dimensional memory device
US9859392B2 (en) * 2015-09-21 2018-01-02 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US20170086298A1 (en) * 2015-09-23 2017-03-23 Tin Poay Chuah Substrate including structures to couple a capacitor to a packaged device and method of making same
US9679978B2 (en) * 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
EP3353811A4 (en) * 2015-09-25 2019-05-01 Intel Corporation RESISTANCE REDUCTION UNDER TRANSISTOR SPACERS
US10121879B2 (en) * 2015-09-28 2018-11-06 International Business Machines Corporation Forming odd number of fins by sidewall imaging transfer
KR102476356B1 (ko) * 2015-10-07 2022-12-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9583600B1 (en) * 2015-10-08 2017-02-28 United Microelectronics Corp. Semiconductor device and method for fabricating the same
DE102015013915A1 (de) 2015-10-27 2017-04-27 Florian Eichenhofer Maschinensystem zur Herstellung eines Hybridbauteils
US9666474B2 (en) * 2015-10-30 2017-05-30 International Business Machines Corporation Uniform dielectric recess depth during fin reveal
US9673331B2 (en) * 2015-11-02 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9484255B1 (en) * 2015-11-03 2016-11-01 International Business Machines Corporation Hybrid source and drain contact formation using metal liner and metal insulator semiconductor contacts
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9728505B2 (en) 2015-11-16 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structrues of novel contact feature
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9570571B1 (en) * 2015-11-18 2017-02-14 International Business Machines Corporation Gate stack integrated metal resistors
US9583486B1 (en) * 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices
US9461044B1 (en) * 2015-11-30 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9793404B2 (en) * 2015-11-30 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon germanium p-channel FinFET stressor structure and method of making same
CN106847685A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 高k金属栅晶体管的形成方法
US9564428B1 (en) * 2015-12-15 2017-02-07 International Business Machines Corporation Forming metal-insulator-metal capacitor
US9954081B2 (en) * 2015-12-15 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9564446B1 (en) * 2015-12-16 2017-02-07 International Business Machines Corporation SRAM design to facilitate single fin cut in double sidewall image transfer process
WO2017111868A1 (en) 2015-12-23 2017-06-29 Intel Corporation Approaches for patterning metal line ends for back end of line (beol) interconnects
KR102458309B1 (ko) * 2015-12-28 2022-10-24 삼성전자주식회사 SiOCN 물질막의 형성 방법 및 반도체 소자의 제조 방법
US9614086B1 (en) * 2015-12-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Conformal source and drain contacts for multi-gate field effect transistors
US9627389B1 (en) * 2016-01-21 2017-04-18 Globalfoundries Inc. Methods to form merged spacers for use in fin generation in IC devices
US10068901B2 (en) * 2016-01-25 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device including transistors with different threshold voltages
US9536789B1 (en) * 2016-01-27 2017-01-03 International Business Mashines Corporation Fin-double-gated junction field effect transistor
US9876083B2 (en) * 2016-01-29 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
US9721949B1 (en) * 2016-01-29 2017-08-01 GlobalFoundries, Inc. Method of forming super steep retrograde wells on FinFET
US10068904B2 (en) 2016-02-05 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device
US9496225B1 (en) * 2016-02-08 2016-11-15 International Business Machines Corporation Recessed metal liner contact with copper fill
US9947788B2 (en) * 2016-02-09 2018-04-17 Globalfoundries Inc. Device with diffusion blocking layer in source/drain region
US9786765B2 (en) * 2016-02-16 2017-10-10 Globalfoundries Inc. FINFET having notched fins and method of forming same
US9972537B2 (en) * 2016-02-24 2018-05-15 Globalfoundries Inc. Methods of forming graphene contacts on source/drain regions of FinFET devices
US9865504B2 (en) * 2016-03-04 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9786502B2 (en) * 2016-03-10 2017-10-10 United Microelectronics Corp. Method for forming fin structures for non-planar semiconductor device
FR3049110B1 (fr) * 2016-03-21 2018-06-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a effet de champ a capacite parasite reduite
TWI678732B (zh) * 2016-03-22 2019-12-01 聯華電子股份有限公司 一種形成半導體鰭狀結構的方法
TWI699885B (zh) * 2016-03-22 2020-07-21 聯華電子股份有限公司 半導體結構與其製作方法
TWI612674B (zh) * 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
US10249501B2 (en) * 2016-03-28 2019-04-02 International Business Machines Corporation Single process for liner and metal fill
WO2017171717A1 (en) * 2016-03-28 2017-10-05 Intel Corporation Aligned pitch-quartered patterning for lithography edge placement error advanced rectification
JP6714801B2 (ja) 2016-03-31 2020-07-01 インテル・コーポレーション 高分解能のフォトマスク又はレチクル及びその製造方法
US20170288041A1 (en) * 2016-04-05 2017-10-05 Globalfoundries Inc. Method for forming a doped region in a fin using a variable thickness spacer and the resulting device
US9685406B1 (en) * 2016-04-18 2017-06-20 International Business Machines Corporation Selective and non-selective barrier layer wet removal
US9755073B1 (en) * 2016-05-11 2017-09-05 International Business Machines Corporation Fabrication of vertical field effect transistor structure with strained channels
US10109507B2 (en) * 2016-06-01 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fluorine contamination control in semiconductor manufacturing process
US9768077B1 (en) * 2016-06-02 2017-09-19 International Business Machines Corporation Low resistance dual liner contacts for Fin Field-Effect Transistors (FinFETs)
US10204202B2 (en) * 2016-06-29 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy fin cell placement in an integrated circuit layout
US9640540B1 (en) * 2016-07-19 2017-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for an SRAM circuit
US10522536B2 (en) * 2016-08-03 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with gate stacks
US10332877B2 (en) * 2016-08-21 2019-06-25 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US10049974B2 (en) * 2016-08-30 2018-08-14 International Business Machines Corporation Metal silicate spacers for fully aligned vias
US10083962B2 (en) * 2016-09-02 2018-09-25 International Business Machines Corporation Fabrication of fin field effect transistors for complementary metal oxide semiconductor devices including separate n-type and p-type source/drains using a single spacer deposition
US9881918B1 (en) * 2016-09-30 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Forming doped regions in semiconductor strips
US9741823B1 (en) * 2016-10-28 2017-08-22 Internation Business Machines Corporation Fin cut during replacement gate formation
CN108122852B (zh) * 2016-11-28 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10269569B2 (en) 2016-11-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
US10170367B2 (en) * 2016-11-29 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10109523B2 (en) * 2016-11-29 2018-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cleaning wafer after CMP
CN108122913B (zh) * 2016-11-30 2019-09-27 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102633141B1 (ko) * 2016-12-07 2024-02-02 삼성전자주식회사 집적회로 소자
US10037912B2 (en) * 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10497811B2 (en) * 2016-12-15 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US9991131B1 (en) * 2017-02-27 2018-06-05 Globalfoundries Inc. Dual mandrels to enable variable fin pitch
US10177041B2 (en) * 2017-03-10 2019-01-08 Globalfoundries Inc. Fin-type field effect transistors (FINFETS) with replacement metal gates and methods
US10002791B1 (en) * 2017-04-06 2018-06-19 International Business Machines Corporation Multi-layer work function metal gates with similar gate thickness to achieve multi-Vt for vFETS
US10002795B1 (en) * 2017-04-12 2018-06-19 International Business Machines Corporation Method and structure for forming vertical transistors with shared gates and separate gates
US10186456B2 (en) * 2017-04-20 2019-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming contact plugs with reduced corrosion
US10707331B2 (en) * 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with a reduced width
KR102221220B1 (ko) * 2017-05-24 2021-03-03 삼성전자주식회사 반도체 장치
US10644134B2 (en) * 2017-05-31 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gate formation with varying work function layers
US10037919B1 (en) * 2017-05-31 2018-07-31 Globalfoundries Inc. Integrated single-gated vertical field effect transistor (VFET) and independent double-gated VFET
US10109531B1 (en) * 2017-06-08 2018-10-23 United Microelectronics Corp. Semiconductor structure having a bump lower than a substrate base and a width of the bump larger than a width of fin shaped structures, and manufacturing method thereof
US9911736B1 (en) * 2017-06-14 2018-03-06 Globalfoundries Inc. Method of forming field effect transistors with replacement metal gates and contacts and resulting structure
US10515952B2 (en) * 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10403742B2 (en) * 2017-09-22 2019-09-03 Globalfoundries Inc. Field-effect transistors with fins formed by a damascene-like process
CN109599336B (zh) * 2017-09-30 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10290544B2 (en) * 2017-10-10 2019-05-14 Globalfoundries Inc. Methods of forming conductive contact structures to semiconductor devices and the resulting structures
CN109712934B (zh) * 2017-10-26 2021-06-22 联华电子股份有限公司 一种制作半导体元件的方法
US10707133B2 (en) * 2017-11-30 2020-07-07 Intel Corporation Trench plug hardmask for advanced integrated circuit structure fabrication
US10796968B2 (en) * 2017-11-30 2020-10-06 Intel Corporation Dual metal silicide structures for advanced integrated circuit structure fabrication
US10796951B2 (en) * 2017-11-30 2020-10-06 Intel Corporation Etch-stop layer topography for advanced integrated circuit structure fabrication
WO2019108237A1 (en) * 2017-11-30 2019-06-06 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
US20190164890A1 (en) * 2017-11-30 2019-05-30 Intel Corporation Pitch-divided interconnects for advanced integrated circuit structure fabrication
US11462436B2 (en) * 2017-11-30 2022-10-04 Intel Corporation Continuous gate and fin spacer for advanced integrated circuit structure fabrication
US10756204B2 (en) * 2017-11-30 2020-08-25 Intel Corporation Fin trim isolation with single gate spacing for advanced integrated circuit structure fabrication
US10734379B2 (en) * 2017-11-30 2020-08-04 Intel Corporation Fin end plug structures for advanced integrated circuit structure fabrication
DE102018126911A1 (de) * 2017-11-30 2019-06-06 Intel Corporation Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung
US10243053B1 (en) * 2018-01-22 2019-03-26 Globalfoundries Inc. Gate contact structure positioned above an active region of a transistor device

Also Published As

Publication number Publication date
TWI797169B (zh) 2023-04-01
US20230131757A1 (en) 2023-04-27
US10957782B2 (en) 2021-03-23
CN109860151A (zh) 2019-06-07
US20210013323A1 (en) 2021-01-14
WO2019108237A1 (en) 2019-06-06
KR20190064426A (ko) 2019-06-10
US20200044049A1 (en) 2020-02-06
US10121875B1 (en) 2018-11-06
US20200343366A1 (en) 2020-10-29
JP2023099087A (ja) 2023-07-11
US11482611B2 (en) 2022-10-25
US11031487B2 (en) 2021-06-08
KR102523128B1 (ko) 2023-04-19
TW201926547A (zh) 2019-07-01
KR20190064430A (ko) 2019-06-10
CN109860177A (zh) 2019-06-07
US20190165146A1 (en) 2019-05-30
EP3514826A3 (en) 2019-10-02
US20240162332A1 (en) 2024-05-16
US10777656B2 (en) 2020-09-15
CN109860187A (zh) 2019-06-07
TWI835754B (zh) 2024-03-21
TWI781235B (zh) 2022-10-21
US11011616B2 (en) 2021-05-18
KR20230006054A (ko) 2023-01-10
EP4328973A3 (en) 2024-05-29
US10121882B1 (en) 2018-11-06
EP3718142A4 (en) 2021-09-22
EP3493249A1 (en) 2019-06-05
EP4328973A2 (en) 2024-02-28
US11646359B2 (en) 2023-05-09
US10304940B1 (en) 2019-05-28
US11581420B2 (en) 2023-02-14
KR20190064429A (ko) 2019-06-10
US11948997B2 (en) 2024-04-02
TW201926717A (zh) 2019-07-01
US10727313B2 (en) 2020-07-28
US20210091206A1 (en) 2021-03-25
US11088261B2 (en) 2021-08-10
KR20210069612A (ko) 2021-06-11
US20200027965A1 (en) 2020-01-23
US20190165147A1 (en) 2019-05-30
EP4220719A3 (en) 2023-08-16
US10886383B2 (en) 2021-01-05
CN109860141A (zh) 2019-06-07
CN109860179A (zh) 2019-06-07
US10854732B2 (en) 2020-12-01
US11955532B2 (en) 2024-04-09
TW201935695A (zh) 2019-09-01
CN109860176A (zh) 2019-06-07
TW201926684A (zh) 2019-07-01
TWI836816B (zh) 2024-03-21
EP3514826A2 (en) 2019-07-24
US10615265B2 (en) 2020-04-07
US11063133B2 (en) 2021-07-13
US20190164814A1 (en) 2019-05-30
US20190164765A1 (en) 2019-05-30
US11581419B2 (en) 2023-02-14
TWI790294B (zh) 2023-01-21
US20210043754A1 (en) 2021-02-11
US11664439B2 (en) 2023-05-30
US20200321449A1 (en) 2020-10-08
US11411095B2 (en) 2022-08-09
JP2019102797A (ja) 2019-06-24
TWI797172B (zh) 2023-04-01
US20200388697A1 (en) 2020-12-10
US20190165172A1 (en) 2019-05-30
US20210143051A1 (en) 2021-05-13
US10741669B2 (en) 2020-08-11
US20210066475A1 (en) 2021-03-04
TW201935686A (zh) 2019-09-01
US20230126174A1 (en) 2023-04-27
US10818774B2 (en) 2020-10-27
CN111194482A (zh) 2020-05-22
CN109860186A (zh) 2019-06-07
US20190164969A1 (en) 2019-05-30
US20210249523A1 (en) 2021-08-12
CN109860185A (zh) 2019-06-07
US20230261089A1 (en) 2023-08-17
US20210249524A1 (en) 2021-08-12
KR20190064433A (ko) 2019-06-10
US20190245060A1 (en) 2019-08-08
US10777655B2 (en) 2020-09-15
US20190164968A1 (en) 2019-05-30
US20190165131A1 (en) 2019-05-30
CN115831969A (zh) 2023-03-21
EP3718142A1 (en) 2020-10-07
TW201935660A (zh) 2019-09-01
US20190164897A1 (en) 2019-05-30
US10930753B2 (en) 2021-02-23
TW201926571A (zh) 2019-07-01
US20200335603A1 (en) 2020-10-22
EP4220719A2 (en) 2023-08-02
US20190164836A1 (en) 2019-05-30
DE102018127129A1 (de) 2019-06-06
TW201937694A (zh) 2019-09-16
CN115732568A (zh) 2023-03-03
US11342445B2 (en) 2022-05-24
US20190165136A1 (en) 2019-05-30
US20210234022A1 (en) 2021-07-29
KR20190064432A (ko) 2019-06-10
TWI802598B (zh) 2023-05-21
US20200105906A1 (en) 2020-04-02
US11404559B2 (en) 2022-08-02
CN109860178A (zh) 2019-06-07
CN109860180A (zh) 2019-06-07
TW202315052A (zh) 2023-04-01
CN113410233A (zh) 2021-09-17
TWI808100B (zh) 2023-07-11
TW202316576A (zh) 2023-04-16
US11640985B2 (en) 2023-05-02
US10790378B2 (en) 2020-09-29
US20200227413A1 (en) 2020-07-16
JP7272776B2 (ja) 2023-05-12
US10854731B2 (en) 2020-12-01
US20200013876A1 (en) 2020-01-09
US10460993B2 (en) 2019-10-29
US10541316B2 (en) 2020-01-21
US11881520B2 (en) 2024-01-23
EP4181213A1 (en) 2023-05-17
KR20200083981A (ko) 2020-07-09
CN109860182A (zh) 2019-06-07
US20210217877A1 (en) 2021-07-15
US20190164808A1 (en) 2019-05-30

Similar Documents

Publication Publication Date Title
CN109860181A (zh) 用于先进的集成电路结构制造的差异化电压阈值金属栅极结构
CN109860296A (zh) 用于先进的集成电路结构制造的沟槽插塞硬掩模
CN109860295A (zh) 用于先进的集成电路结构制造的具有单栅极间隔的鳍修整隔离
US11508626B2 (en) Dual metal silicide structures for advanced integrated circuit structure fabrication
CN109860175A (zh) 用于高级集成电路结构制造的连续栅极和鳍状物间隔体
CN109860189A (zh) 用于先进的集成电路结构制造的鳍末端插塞结构
US20200043850A1 (en) Pitch-divided interconnects for advanced integrated circuit structure fabrication
CN109860101A (zh) 用于高级集成电路结构制造的蚀刻停止层形貌
US20220336633A1 (en) Plugs for interconnect lines for advanced integrated circuit structure fabrication
TWI817576B (zh) 用於先進積體電路結構製造之異質金屬線組成
TWI835515B (zh) 用於先進積體電路結構製造的主動閘極結構上方的接觸
TW202303845A (zh) 用於先進積體電路結構製造之雙金屬閘極結構
TW202422889A (zh) 用於先進積體電路結構製造的主動閘極結構上方的接觸

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination