JP4644924B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP4644924B2
JP4644924B2 JP2000311465A JP2000311465A JP4644924B2 JP 4644924 B2 JP4644924 B2 JP 4644924B2 JP 2000311465 A JP2000311465 A JP 2000311465A JP 2000311465 A JP2000311465 A JP 2000311465A JP 4644924 B2 JP4644924 B2 JP 4644924B2
Authority
JP
Japan
Prior art keywords
conductive layer
barrier layer
recess
layer
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000311465A
Other languages
English (en)
Other versions
JP2002118111A (ja
Inventor
毅 野上
尚紀 駒井
英至 鬼頭
充 田口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000311465A priority Critical patent/JP4644924B2/ja
Priority to TW090124663A priority patent/TW529122B/zh
Priority to US10/149,481 priority patent/US6878632B2/en
Priority to KR1020027007433A priority patent/KR20020059852A/ko
Priority to PCT/JP2001/008989 priority patent/WO2002031876A1/ja
Publication of JP2002118111A publication Critical patent/JP2002118111A/ja
Application granted granted Critical
Publication of JP4644924B2 publication Critical patent/JP4644924B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくは導電層のキャップとなるコバルトタングステンリン被膜を形成した導電層を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
銅配線は、アルミニウム配線より低抵抗，低容量、高信頼性を得ることができるので、配線の寄生抵抗、寄生容量による回路遅延が支配的になる微細素子において重要性を増してきている。銅配線を形成する最も一般的な方法として、ダマシン工程が広く受け入れられている。そのダマシン工程のなかでも製造コストの点からデュアルダマシンプロセスが受け入れられている。このデュアルダマシン工程の採用によって、銅配線プロセスは従来のアルミニウム配線工程より低コスト化されることが期待されていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、銅はアルミニウムと比較して酸化されやすいため、銅表面の酸化を防止するために比誘電率が８と高い窒化シリコン（ＳｉＮ）をキャップ膜として使用する必要があった。その結果、配線システム全体の寄生容量を増大させるという弊害が生じている。また、銅はエレクトロマイグレーション耐性が高いと期待させる物性を有しているにもかかわらず、表面が化学的に不安定なため、銅と窒化シリコンとの界面が、銅の優先的拡散経路として働き、期待した高いエレクトロマイグレーション耐性（信頼性）が得られないという問題がある。
【０００４】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【０００５】
本発明の半導体装置は、基板上に形成された絶縁膜と、前記絶縁膜に形成された凹部と、前記凹部内にバリア層を介して埋め込まれた導電層と、前記導電層側部で前記バリア層に接続するとともに前記凹部の開口側における前記導電層を被覆するコバルトタングステンリン（ＣｏＷＰ）被膜とを備えたものである。
【０００６】
上記半導体装置では、コバルトタングステンリン被膜が、導電層側部でバリア層に接続するとともに導電層の凹部の開口側を被覆するように形成されていることから、導電層のキャップ層が導電性を有する材料で形成されることになる。また、コバルトタングステンリン被膜は、銅との界面で銅の優先的拡散経路となりにくいため、高いエレクトロマイグレーション耐性（信頼性）が得られる。
【０００７】
また、コバルトタングステンリン被膜は導電層上面および側面の上部側で導電層に密着することになるので、コバルトタングステンリン被膜は剥がれにくくなっている。その結果、コバルトタングステンリン被膜とバリア層との接続力も強固になるので、コバルトタングステンリン被膜とバリア層とによって、導電層が銅で形成されていても銅の拡散が防止されるとともに、導電層への酸素の拡散も防止されるので導電層の酸化が防止される。
【０００８】
本発明の半導体装置の製造方法は、基板上に形成された絶縁膜に凹部を形成する工程と、前記凹部内面とともに前記絶縁膜表面にバリア層を形成し、該バリア層を介して前記凹部を埋め込むように前記絶縁膜表面に導電層を形成する工程と、前記凹部内に前記導電層を残すように前記導電層を除去するとともに、前記凹部内に残す前記バリア層上端部が前記導電層側面と前記凹部側壁との間になるように前記絶縁膜表面の前記バリア層を除去する工程と、無電解メッキによって、前記導電層側部で前記バリア層に接続するとともに前記導電層の前記凹部の開口側を選択的に被覆するコバルトタングステンリン被膜を形成する工程とを備えている。
【０００９】
上記半導体装置の製造方法では、凹部内に残すバリア層上端部が導電層側面と凹部側壁との間になるように絶縁膜表面のバリア層を除去し、その後導電層側部でバリア層に接続するとともに凹部の開口側における導電層を選択的に被覆するコバルトタングステンリン被膜を形成することから、コバルトタングステンリン被膜は導電層側部でバリア層に接続するとともに導電層の凹部の開口側を選択的に被覆するように形成される。また、コバルトタングステンリン被膜は、銅との界面で銅の優先的拡散経路となりにくいため、高いエレクトロマイグレーション耐性（信頼性）が得られる。
【００１０】
また、凹部内に残すバリア層上端部が導電層側面と凹部側壁との間になるように絶縁膜表面のバリア層を除去するには、通常のバリア層の除去方法を用いることができる。つまり、通常の絶縁膜表面に形成されたバリア層を除去する工程では、絶縁膜表面のバリア層を完全に除去するためにオーバエッチングを行っている。そのため、凹部側壁に形成されているバリア層は、その上端が導電層表面よりも凹部の底部側になるように除去される。それによって、コバルトタングステンリン被膜を形成した場合に、導電層側部でバリア層に接続するように形成される。このように、コバルトタングステンリン被膜が導電層側部でバリア層と接続することから、導電層はバリア層とコバルトタングステンリン被膜とによって包含された状態になる。しかも、その接続部分が導電層の側部に位置することより、コバルトタングステンリン被膜は導電層上面および側面の上部側で導電層に密着することになり、コバルトタングステンリン被膜は剥がれにくくなる。その結果、コバルトタングステンリン被膜とバリア層との接続力も強固になるので、コバルトタングステンリン被膜とバリア層とによって、導電層が銅で形成されていても銅の拡散が防止されるとともに、導電層への酸素の拡散も防止されるので導電層の酸化が防止される。
【００１１】
【発明の実施の形態】
本発明の半導体装置に係る実施の形態を、図１の概略構成断面図によって説明する。
【００１２】
図１に示すように基板１１上には絶縁膜１２が例えば酸化シリコン膜で形成されている。なお、この絶縁膜１２には有機絶縁膜、多孔質絶縁膜等を用いることもできる。上記絶縁膜１２には例えば溝配線が形成される溝からなる凹部１３が形成されている。上記凹部１３の内壁には、例えばバリア層１４を介して導電層１５が埋め込まれている。上記バリア層１４は、例えば窒化タングステンで形成され、上記導電層１５は例えば銅もしくは銅合金で形成されている。この導電層１５の側部で上記バリア層１４の上周端に接続するとともに凹部１３の開口側の導電層１５を選択的に被覆するようにコバルトタングステンリン（ＣｏＷＰ）被膜１６が形成されている。すなわち、導電層１５の側部でコバルトタングステンリン被膜１６とバリア層１４とが接続して、コバルトタングステンリン被膜１６とバリア層１４とで導電層１５が包含されている。
【００１３】
上記説明では、凹部１３を溝で構成したが、凹部１３は、配線と配線とを接続するプラグが形成される接続孔であってもよく、または配線が形成される溝およびこの溝底部に形成される接続孔からなるものであってもよい。
【００１４】
上記半導体装置では、コバルトタングステンリン被膜１６が、導電層１５側部でバリア層１４に接続するとともに凹部１３の開口側における導電層１５を被覆するように形成されていることから、導電層１５のキャップ層が導電性を有するコバルトタングステンリンで形成されることになる。また、コバルトタングステンリン被膜１６は銅との界面で銅の優先的拡散経路となりにくいため、高いエレクトロマイグレーション耐性（信頼性）が得られる。
【００１５】
また、導電層１５はバリア層１４とコバルトタングステンリン被膜１６とで包含された状態となっているため、導電層１５が銅のような酸化されやすい材料で形成された場合であっても、バリア層１４とコバルトタングステンリン被膜１６とで、導電層１５が完全に被覆されて保護される。しかも、コバルトタングステンリン被膜１６は導電層１５上面および側面の上部側で導電層１５に密着することになるので、コバルトタングステンリン被膜１６は剥がれにくくなっている。その結果、コバルトタングステンリン被膜１６とバリア層１４との接続力も強固になるので、コバルトタングステンリン被膜１６とバリア層１４とによって、銅で形成されているも導電層１５であっても銅の拡散が防止されるとともに、導電層１５への酸素の拡散も防止されるので導電層１５の酸化が防止される。
【００１６】
次に、本発明の半導体装置の製造方法に係る実施の形態を、図２の製造工程断面図によって説明する。図２では、前記図１で示したのと同様の部品には同一符号を付与して示す。
【００１７】
図２の（１）に示すように、基板（図示せず）上に形成された第１の絶縁膜３１に例えば溝配線構造の第１の配線３２がバリア層３２ｂを介して形成されている。上記第１の絶縁膜３１上には第１の配線３２を被覆する拡散防止層３３が形成され、その上に第２の絶縁膜３４が形成されている。上記拡散防止層３３は接続孔形成時のエッチングストッパとしての機能を有していてもよい。さらに第２の絶縁膜３４上には第３の絶縁膜３５が形成されている。第３の絶縁膜３５には凹部３６（以下溝３６として説明する）が形成され、その溝３６の底部より第２の絶縁膜３４を貫通して第１の配線３２に達する接続孔３７が形成されている。
【００１８】
上記構成の配線溝３６および接続孔３７の内面にはバリア層４１が形成されている。このバリア層４１は、例えば窒化タングステンで形成されている。さらにバリア層４１表面には例えばスパッタリング等の成膜技術を用いて銅シード層４２が形成されている。通常、高アスペクト比の溝、接続孔では、溝側壁、接続孔側壁での銅シード層の膜厚不足を補填するためにシード層補強電解メッキを行う。図面ではシード層補強電界メッキを行った銅シード層４２を示した。その後、基板を洗浄する。この洗浄は、例えば水洗によって行う。
【００１９】
次に、図２の（２）に示すように、銅電解メッキを行うことにより、溝３６および接続孔３７を銅からなる導電層４３で埋め込む。その際、第３の絶縁膜３５上のバリア層４１上にも銅からなる導電層４３が堆積される。なお、図面では銅シード層４２も導電層４３に含めて描いている。この電解メッキ工程のシーケンスでは、メッキ後の導電層４３表面が平坦化されるようにメッキ条件を選択して、表面が平坦な銅メッキ層を形成する。その後、基板を洗浄する。この洗浄は、例えば水洗によって行う。
【００２０】
次に、図２の（３）に示すように、上記処理を行った基板をアニーリングする。このアニーリングによって、電解メッキ後の微細な結晶粒を有する導電層４３の銅結晶粒の成長を促す。
【００２１】
次に、図２の（４）に示すように、電解研磨を実施して絶縁膜（第３の絶縁膜３５）表面の導電層４３を除去し、溝３６および接続孔３７の内部のみに導電層４３を残す。
【００２２】
続いて、図２の（５）に示すように、窒化タングステンからなるバリア層４１を過酸化水素水によるウエットエッチングにより除去する。すなわち、基板表面に過酸化水素水溶液をスプレーし、平坦面上の不用な窒化タングステンからなるバリア層４１を溶解して除去する。窒化タングステンのエッチングは等方的に進行するので、第３の絶縁膜３５表面の窒化タングステンを完全に除去するには、ある程度のオーバエッチングが必要になる。その結果、溝３６の側壁にサイドエッチングが生じ、バリア層４１の上端４１ｔが導電層４３の表面４３ｓよりも低く形成される。その後、基板を洗浄する。この洗浄は、例えば水洗によって行う。
【００２３】
次に、図２の（６）に示すように、無電解メッキによって、露出している導電層４３表面にコバルトタングステンリン（ＣｏＷＰ）被膜４４を選択的に形成する。この成膜の選択性は、ＣｏＷＰ無電解メッキを実施する前に、銅との置換無電解メッキによって、導電層４３表面をパラジウムにより被覆しておく。このパラジウム被覆によって、ＣｏＷＰの成膜はパラジウムを触媒としてパラジウム上のみに発生することに起因している。一旦、パラジウムの表面がＣｏＷＰにより被覆された後は、ＣｏＷＰ自体を触媒とした自己触媒メッキにより、選択性を保ったままＣｏＷＰのメッキ成長が進行する。上記窒化タングステンからなるバリア層４１のエッチングで発生したサイドエッチングによる導電層４３表面の露出は、このコバルトタングステンリン被膜４４によって被覆される。その後、基板を洗浄する。この洗浄は、例えば水洗によって行う。
【００２４】
上記実施の形態で説明した材料のうち、バリア層４１は窒化タングステンに限られるものではなく、同様の機能を有する材料、例えば、窒化タンタル等と置き換えることも可能である。
【００２５】
上記説明では、溝３６に埋め込まれた銅からなる導電層４３にコバルトタングステンリン被膜４４を形成する技術を説明したが、例えば接続孔内に銅もしくは銅合金からなるプラグを形成し、そのプラグの上面側をコバルトタングステンリン被膜で被覆するような技術にも適用することができる。
【００２６】
上記半導体装置の製造方法では、凹部（溝）３６内に残すバリア層４１上端部が導電層４３側面と溝３６側壁との間になるように第３の絶縁膜３５表面のバリア層４１を除去し、その後導電層４３側部でバリア層４１に接続するとともに溝３６の開口側における導電層４３を選択的に被覆するコバルトタングステンリン被膜４４を形成することから、コバルトタングステンリン被膜４４は導電層４３側部でバリア層４１に接続するとともに溝３６の開口側における導電層４３を選択的に被覆するように形成される。また、コバルトタングステンリン被膜４４は、銅との界面で銅の優先的拡散経路となりにくいため、導電層４３で構成される配線は高いエレクトロマイグレーション耐性（信頼性）が得られる。
【００２７】
また、過酸化水素水を用いたウエットエッチングによって、第３の絶縁膜３５上のバリア層４１を除去している。その際、第３の絶縁膜３５表面のバリア層４１を完全に除去するため、オーバエッチングを行うのが通例である。その結果、溝３６内に残すバリア層４１上端部は、導電層４３側面と溝３６側壁との間になる。そして溝３６側壁に形成されているバリア層４１は、その上端が導電層４３表面よりも溝３６の底部側になるように除去される。それによって、コバルトタングステンリン被膜４４を形成した場合に、導電層４３側部でバリア層４１に接続するように形成される。このように、コバルトタングステンリン被膜４４が導電層４３側部でバリア層４１と接続することから、導電層４３はバリア層４１とコバルトタングステンリン被膜４４とによって包含された状態になる。しかも、その接続部分が導電層４３の側部に位置することより、コバルトタングステンリン被膜４４は導電層４３上面および側面の上部側で導電層４３に密着することになり、コバルトタングステンリン被膜４４は剥がれにくくなる。その結果、コバルトタングステンリン被膜４４とバリア層４１との接続力も強固になるので、コバルトタングステンリン被膜４４とバリア層４１とによって、導電層４３の銅の拡散が防止される。また、導電層４３への酸素の拡散も防止されるので導電層の酸化が防止される。
【００２８】
【発明の効果】
以上、説明したように本発明の半導体装置によれば、コバルトタングステンリン被膜が、導電層側部でバリア層に接続するとともに導電層の凹部の開口側を被覆するように形成されているので、導電層が銅もしくは銅合金で形成された場合であっても、コバルトタングステンリン被膜と導電層との間が銅の拡散経路とならないので、エレクトロマイグレーション耐性を確保することができる。また、コバルトタングステンリン被膜は導電層上面および側面の上部側で導電層に密着することになるので、コバルトタングステンリン被膜は剥がれにくくなっている。以上のことから、導電層を配線もしくはプラグとして用いた場合に、高い信頼性が得られる。また、コバルトタングステンリン被膜上に直接低誘電率絶縁膜を成膜することができるため、配線システム全体の配線寄生抵抗が大幅に低減される。
【００２９】
本発明の半導体装置の製造方法によれば、凹部内に残すバリア層上端部が導電層側面と凹部側壁との間になるようにバリア層を除去するので、その後のコバルトタングステンリン被膜を形成する工程では、コバルトタングステンリン被膜は、導電層側部でバリア層に接続するとともに導電層の凹部の開口側を被覆するように形成できる。そのため、導電層が銅もしくは銅合金で形成された場合であっても、コバルトタングステンリン被膜と導電層との間が銅の拡散経路とならないので、エレクトロマイグレーション耐性を確保することができる。また、コバルトタングステンリン被膜をバリア層とで導電層を包含する状態に形成することができるので、導電層をバリア層とコバルトタングステンリン被膜とで完全に被覆して保護することができる。しかも、コバルトタングステンリン被膜は導電層上面および側面の上部側で導電層に密着するように形成されるので、コバルトタングステンリン被膜は剥がれにくくなっている。以上のことから、導電層を配線もしくはプラグとして形成した場合には信頼性の高い配線もしくはプラグを形成することができる。また、コバルトタングステンリン被膜上に直接低誘電率絶縁膜を成膜することができるため、配線システム全体の配線寄生抵抗を大幅に低減できる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係る実施の形態を示す概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る実施の形態を示す製造工程断面図である。
【符号の説明】
１１…基板、１２…絶縁膜、１３…凹部（溝）、１４…バリア層、１５…導電層、１６…コバルトタングステンリン被膜

Claims (7)

  1. 基板上に形成された絶縁膜と、前記絶縁膜に形成された凹部と、前記凹部内にバリア層を介して埋め込まれた導電層と、前記導電層側部で前記バリア層に接続するとともに前記凹部の開口側における前記導電層を被覆するコバルトタングステンリン被膜とを備えたことを特徴とする半導体装置。
  2. 前記凹部は配線が形成される溝からなる、ことを特徴とする請求項１記載の半導体装置。
  3. 前記凹部は第１の導電層と第２の導電層との間を接続するプラグが形成される接続孔からなる、ことを特徴とする請求項１記載の半導体装置。
  4. 基板上に形成された絶縁膜に凹部を形成する工程と、前記凹部内面とともに前記絶縁膜表面にバリア層を形成し、該バリア層を介して前記凹部を埋め込むように前記絶縁膜表面に導電層を形成する工程と、前記凹部内に前記導電層を残すように前記導電層を除去するとともに、前記凹部内に残す前記バリア層上端部が前記導電層側面と前記凹部側壁との間になるように前記絶縁膜表面の前記バリア層を除去する工程と、無電解メッキによって、前記導電層側部で前記バリア層に接続するとともに前記凹部の開口側における前記導電層を選択的に被覆するコバルトタングステンリン被膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  5. 前記バリア層は窒化タングステンで形成され、前記バリア層の除去は過酸化水素水を用いたウエットエッチングによることを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記凹部は配線が形成される溝に形成されることを特徴とする請求項４記載の半導体装置の製造方法。
  7. 前記凹部は層間の配線どうしを接続するプラグが形成される接続孔に形成されることを特徴とする請求項４記載の半導体装置の製造方法。
JP2000311465A 2000-10-12 2000-10-12 半導体装置およびその製造方法 Expired - Lifetime JP4644924B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2000311465A JP4644924B2 (ja) 2000-10-12 2000-10-12 半導体装置およびその製造方法
TW090124663A TW529122B (en) 2000-10-12 2001-10-05 Semiconductor device and its manufacturing method
US10/149,481 US6878632B2 (en) 2000-10-12 2001-10-12 Semiconductor device having a conductive layer with a cobalt tungsten phosphorus coating and a manufacturing method thereof
KR1020027007433A KR20020059852A (ko) 2000-10-12 2001-10-12 반도체 장치 및 그 제조방법
PCT/JP2001/008989 WO2002031876A1 (en) 2000-10-12 2001-10-12 Semiconductor device and production method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000311465A JP4644924B2 (ja) 2000-10-12 2000-10-12 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2002118111A JP2002118111A (ja) 2002-04-19
JP4644924B2 true JP4644924B2 (ja) 2011-03-09

Family

ID=18791222

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000311465A Expired - Lifetime JP4644924B2 (ja) 2000-10-12 2000-10-12 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US6878632B2 (ja)
JP (1) JP4644924B2 (ja)
KR (1) KR20020059852A (ja)
TW (1) TW529122B (ja)
WO (1) WO2002031876A1 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3820975B2 (ja) * 2001-12-12 2006-09-13 ソニー株式会社 半導体装置及びその製造方法
US7008872B2 (en) * 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
WO2003098676A1 (en) * 2002-05-17 2003-11-27 Ebara Corporation Substrate processing apparatus and substrate processing method
US20030227091A1 (en) * 2002-06-06 2003-12-11 Nishant Sinha Plating metal caps on conductive interconnect for wirebonding
KR20040039591A (ko) * 2002-11-04 2004-05-12 주식회사 하이닉스반도체 구리 확산방지막 형성방법 및 이를 이용한 구리배선제조방법
US6893959B2 (en) * 2003-05-05 2005-05-17 Infineon Technologies Ag Method to form selective cap layers on metal features with narrow spaces
US7883739B2 (en) 2003-06-16 2011-02-08 Lam Research Corporation Method for strengthening adhesion between dielectric layers formed adjacent to metal layers
US7087104B2 (en) 2003-06-26 2006-08-08 Intel Corporation Preparation of electroless deposition solutions
IL157838A (en) * 2003-09-10 2013-05-30 Yaakov Amitai High-brightness optical device
US7084479B2 (en) * 2003-12-08 2006-08-01 International Business Machines Corporation Line level air gaps
US7087517B2 (en) * 2003-12-24 2006-08-08 Intel Corporation Method to fabricate interconnect structures
JP2005203476A (ja) * 2004-01-14 2005-07-28 Oki Electric Ind Co Ltd 半導体装置の配線構造及びその製造方法
US7207096B2 (en) 2004-01-22 2007-04-24 International Business Machines Corporation Method of manufacturing high performance copper inductors with bond pads
JP3910973B2 (ja) * 2004-04-22 2007-04-25 株式会社東芝 半導体装置の製造方法
US7714441B2 (en) * 2004-08-09 2010-05-11 Lam Research Barrier layer configurations and methods for processing microelectronic topographies having barrier layers
US7189626B2 (en) * 2004-11-03 2007-03-13 Micron Technology, Inc. Electroless plating of metal caps for chalcogenide-based memory devices
US7422979B2 (en) * 2005-03-11 2008-09-09 Freescale Semiconductor, Inc. Method of forming a semiconductor device having a diffusion barrier stack and structure thereof
US20060205204A1 (en) * 2005-03-14 2006-09-14 Michael Beck Method of making a semiconductor interconnect with a metal cap
US7317253B2 (en) 2005-04-25 2008-01-08 Sony Corporation Cobalt tungsten phosphate used to fill voids arising in a copper metallization process
US20070004871A1 (en) * 2005-06-30 2007-01-04 Qiwei Lu Curable composition and method
US7378455B2 (en) * 2005-06-30 2008-05-27 General Electric Company Molding composition and method, and molded article
TW200746355A (en) * 2005-07-12 2007-12-16 St Microelectronics Crolles 2 Integration control and reliability enhancement of interconnect air cavities
US20070066710A1 (en) * 2005-09-21 2007-03-22 Peters Edward N Method for electrical insulation and insulated electrical conductor
US20070210448A1 (en) * 2006-03-10 2007-09-13 International Business Machines Corporation Electroless cobalt-containing liner for middle-of-the-line (mol) applications
US8193087B2 (en) * 2006-05-18 2012-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Process for improving copper line cap formation
KR100752198B1 (ko) * 2006-09-13 2007-08-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100881055B1 (ko) * 2007-06-20 2009-01-30 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
JP5342811B2 (ja) * 2008-06-09 2013-11-13 東京エレクトロン株式会社 半導体装置の製造方法
JP5613388B2 (ja) * 2009-07-23 2014-10-22 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置の製造方法
CN102044475A (zh) * 2009-10-13 2011-05-04 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
US8232200B1 (en) 2011-03-18 2012-07-31 International Business Machines Corporation Methods of forming integrated circuit devices having damascene interconnects therein with metal diffusion barrier layers and devices formed thereby
US20150235953A1 (en) * 2014-02-14 2015-08-20 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
WO2017111820A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Reduced height liner for interconnects
US11881520B2 (en) 2017-11-30 2024-01-23 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
TW202401727A (zh) 2017-11-30 2024-01-01 美商英特爾股份有限公司 用於先進積體電路結構製造之異質金屬線組成

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275612A (ja) * 1993-03-19 1994-09-30 Fujitsu Ltd 集積回路装置の製造方法
JPH07201983A (ja) * 1993-12-28 1995-08-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH0974095A (ja) * 1995-09-07 1997-03-18 Mitsubishi Electric Corp 半導体装置の製造方法
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
JPH11330244A (ja) * 1998-03-31 1999-11-30 Siemens Ag 集積回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330314A (ja) 1995-05-30 1996-12-13 Hitachi Ltd 半導体装置およびその製造方法
JPH0964034A (ja) * 1995-08-18 1997-03-07 Toshiba Corp 半導体装置およびその製造方法
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
JP2000323479A (ja) * 1999-05-14 2000-11-24 Sony Corp 半導体装置およびその製造方法
JP4055319B2 (ja) * 2000-02-18 2008-03-05 ソニー株式会社 半導体装置の製造方法
TW476134B (en) * 2000-02-22 2002-02-11 Ibm Method for forming dual-layer low dielectric barrier for interconnects and device formed
JP2001316834A (ja) * 2000-04-28 2001-11-16 Sony Corp 無電解メッキ装置および導電膜の形成方法
US6645550B1 (en) * 2000-06-22 2003-11-11 Applied Materials, Inc. Method of treating a substrate
US6709874B2 (en) * 2001-01-24 2004-03-23 Infineon Technologies Ag Method of manufacturing a metal cap layer for preventing damascene conductive lines from oxidation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275612A (ja) * 1993-03-19 1994-09-30 Fujitsu Ltd 集積回路装置の製造方法
JPH07201983A (ja) * 1993-12-28 1995-08-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH0974095A (ja) * 1995-09-07 1997-03-18 Mitsubishi Electric Corp 半導体装置の製造方法
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
JPH11330244A (ja) * 1998-03-31 1999-11-30 Siemens Ag 集積回路

Also Published As

Publication number Publication date
KR20020059852A (ko) 2002-07-13
US20030119317A1 (en) 2003-06-26
JP2002118111A (ja) 2002-04-19
TW529122B (en) 2003-04-21
WO2002031876A1 (en) 2002-04-18
US6878632B2 (en) 2005-04-12

Similar Documents

Publication Publication Date Title
JP4644924B2 (ja) 半導体装置およびその製造方法
JP4516640B2 (ja) 半導体素子における相互接続構造の形成方法
US6417094B1 (en) Dual-damascene interconnect structures and methods of fabricating same
KR100386155B1 (ko) 다마신 상호연결을 위한 이중 에칭 멈춤/확산 방지막
US6020266A (en) Single step electroplating process for interconnect via fill and metal line patterning
US6313028B2 (en) Method of fabricating dual damascene structure
JP2000040742A (ja) ダマスク方法による銀メタリゼ―ション
JP2005340808A (ja) 半導体装置のバリア構造
US6677679B1 (en) Use of SiO2/Sin for preventing copper contamination of low-k dielectric layers
KR100752971B1 (ko) 배선 구조 및 그 형성 방법
US6156642A (en) Method of fabricating a dual damascene structure in an integrated circuit
US20030228749A1 (en) Plating metal caps on conductive interconnect for wirebonding
JP2002033323A (ja) 銅相互接続部を有する半導体デバイスの製造方法
US6518173B1 (en) Method for avoiding fluorine contamination of copper interconnects
US6320263B1 (en) Semiconductor metalization barrier and manufacturing method therefor
US6200890B1 (en) Method of fabricating copper damascene
US20010044202A1 (en) Method of preventing copper poisoning in the fabrication of metal interconnects
JP3415081B2 (ja) 半導体装置及び半導体装置の製造方法
JP3647631B2 (ja) 半導体装置及びその製造方法
JP3521200B2 (ja) 配線構造およびその形成方法
JP2003243499A (ja) 半導体装置及びその製造方法
JP3628903B2 (ja) 半導体装置の製造方法
KR100906306B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100539221B1 (ko) 반도체장치의 전기적 배선 제조방법
KR100954685B1 (ko) 반도체 소자의 금속배선 형성 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061222

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20091009

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100921

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101109

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101122

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4644924

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250