KR100752971B1 - 배선 구조 및 그 형성 방법 - Google Patents

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Abstract

외표면에 형성된 하부층 트렌치를 갖는 제 1 절연층; 하부층 트렌치의 내표면에 형성된 제 1 확산 방지막; 제 1 확산 방지막을 통해 하부층 트렌치 내에 매립된 하부층 배선; 하부층 배선 상에 형성되고, 고융점 금속 또는 고융점 금속 화합물로 이루어진 층간 확산 방지막; 제 1 절연층과 층간 확산 방지막 상부에 형성된 제 2 절연층으로서, 제 2 절연층과 층간 확산 방지막을 통해 하부층 배선에 도달하는 비아홀을 갖는, 제 2 절연층; 비아홀의 내부 표면에 형성된 도전성 제 2 확산 방지막; 제 2 확산 방지막을 통해 비아홀을 매립하는 도전체; 및 층간 확산 방지막을 형성하는 재료로 이루어진 접착막을 포함하며, 접착막은 하부층 배선의 상부 표면으로부터 비아홀 내의 제 2 절연층의 측면으로 연장되도록 형성되는, 배선 구조.
싱글 다마신 배선 구조, 듀얼 다마신 배선 구조

Description

배선 구조 및 그 형성 방법{WIRE STRUCTURE AND FORMING METHOD OF THE SAME}
도 1(a) 내지 도 1(h)는 각각 본 발명의 제 1 실시형태에 따른 제조 프로세스 동안 배선 구조의 일부를 도시하는 단면도.
도 2(a) 내지 도 2(e)는 각각 도 1의 프로세스로부터 계속되는 제조 프로세스 동안 배선 구조의 일부를 도시하는 단면도.
도 3은 도 2(c)의 부분 확대도.
도 4(a) 내지 도 4(f) 는 본 발명의 제 2 실시형태에 따른 제조 프로세스 동안 배선 구조의 일부를 각각 도시하는 단면도.
도 5(a) 내지 도 5(d)는 도 4의 프로세스로부터 계속되는 제조 프로세스 동안 배선 구조의 일부를 각각 도시하는 단면도.
도 6(a) 내지 도 6(f) 는 본 발명의 제 3 실시형태에 따른 제조 프로세스 동안 배선 구조의 일부를 각각 도시하는 단면도.
도 7(a) 내지 도 7(d)는 도 6의 프로세스로부터 계속되는 제조 프로세스 동안 배선 구조의 일부를 각각 도시하는 단면도.
도 8(a) 내지 도 8(d)는 본 발명의 제 4 실시형태에 따른 제조 프로세스 동안 배선 구조의 일부를 각각 도시하는 단면도.
도 9(a) 내지 도 9(d)는 본 발명의 제 5 실시형태에 따른 제조 프로세스 동안 배선 구조의 일부를 각각 도시하는 단면도.
도 10(a) 내지 도 10(g)는 종래 기술 1에 따른 제조 프로세스 동안 배선 구조의 일부를 각각 도시하는 단면도.
도 11(a) 내지 도 11(d)는 도 10의 프로세스로부터 계속되는 제조 프로세스 동안 배선 구조의 일부를 각각 도시한 단면도.
도 12(a) 내지 도 12(g)는 종래 기술 2에 따른 제조 프로세스 동안 배선 구조의 일부를 각각 도시하는 단면도.
*도면의 부호에 대한 설명*
101: 에칭정지막 102: 제 1 절연층
104: 제 1 확산방지막 105 : 제 1 배선 (하층 배선)
106: 층간확산방지막 (제 1 층간확산방지막) 106a: 접착막
108: 제 2 절연층 112: 제 2 확산방지막
114: 도전체 115: 제 2 배선 (상층 배선)
1. 발명의 분야
본 발명은 배선 구조 및 그 형성 방법에 관한 것으로, 특히, 전자 이동 내성과 스트레스 이동 내성이 증가되는 구리를 사용하는 다마신법에 따라 형성된 다층 배선 구조를 갖는 배선 구조와 그러한 배선 구조의 형성 방법에 관한 것이다.
2. 관련 기술의 설명
반도체 디바이스의 소형화와 함께, 배선 또한 소형화되었으며, 그 결과, 배선들 사이의 배선 저항 및 용량이 증가하였고, 디바이스의 속도를 증가시키기 위해 낮은 저항을 갖는 배선 재료가 필요하게 되었다. 따라서, 알루미늄의 저항보다 낮은 저항을 가지며, 전자 이동 내성이 우수한 구리가 배선 재료로 사용되고 있다.
종래 드라이 에칭법에 따라 구리를 처리하는 것은 어려우며, 구리 배선용 트렌치가 절연층 내에 미리 형성되고, 이 트렌치에 금속막이 매립되도록 전체 표면에 금속막이 형성되고, 이 금속막이 트렌치 내에만 남도록 하는 방식으로 화학적 기계적 연마법 (CMP법) 에 따라 절연층 상의 금속막이 제거되는 다마신법에 따라 배선을 형성하는 것이 필수적이다. 이 방법은 B. Luther 외 저, "PLANAR COPPER-POLYIMIDE BACK END THE LINE INTERCONNECTIONS FOR ULSI DEVICES"，Proceedings of 10th International VMIC, pp 15-21, 1993에 보고되어 있다. 여기서, 구리는 폴리이미드와 함께 사용된다.
최근, 프로세스를 더 단축하기 위해 제 1 배선과 제 2 배선을 연결하는 비아홀과, 제 2 트렌치가 동시에 매립되는 듀얼 다마신법이 특히 많이 사용되고 있다. 이 방법은 미심사 일본 특허 공개공보 2001-160590 (종래 기술 1) 등에 개시되어 있다. 이하, 일반적인 듀얼 다마신법을 설명한다.
먼저, 도 10(a) 에 도시한 바와 같이, Si3N4 로 이루어진 에칭 정지막 (801) 을 반도체 기판 (800) 상에 형성한다. 불소 첨가 실리콘 산화막 (FSG 막) 으로 이루어진 제 1 절연층 (802) 을 화학 기상 증착법 (CVD 법) 에 따라 에칭 정지막 (801) 의 최상부에 형성한다. 제 1 트렌치 (803) 는 포토 에칭 기법에 따라 제 1 절연층 (802) 내에 형성된다. 그 다음, 도 10(b) 에 도시한 바와 같이, TaN으로 이루어진 제 1 확산 방지막 (804) 과 구리 씨드막을 물리 기상 증착법 (스퍼터링법) 에 따라 제 1 트렌치 (803) 의 내부 표면에 형성한다. 그 후, 전해 도금법에 따라 트렌치 (803) 를 매립하도록 제 1 절연층 (802) 상에 구리막을 형성한다. 제 1 절연층 (802) 상의 구리막은 CMP법에 따라 제거되고, 따라서 트렌치 (803) 내에 제 1 배선 (805) 이 형성된다.
그 후, 도 10(c) 및 도 10(d)에 도시한 바와 같이, Si3N4 로 이루어진 층간 확산 방지막 (806) 을 CVD 법에 따라 획득된 기판 상에 형성하고, FSG 막으로 이루어진 제 2 절연층 (808) 을 층간 확산 방지막 (806) 상에 형성한다. 그 후, 도 10(e) 및 도 10(f) 에 도시한 바와 같이, 소정 형상의 레지스트 마스크 (815) 를 제 2 절연층 (808) 상에 형성하고, 드라이 에칭에 의해 비아홀 (809) 을 제 2 절연층 (808) 내에 형성하여 층간 절연층 (806) 에 도달하도록 한다. 그 후, 레지스트 마스크 (815) 를 제거한다.
그 후, 도 10(g) 및 도 11(a)에 도시한 바와 같이, 비아홀 (809) 상부에 개구부를 갖는 소정 형태의 레지스트 마스크 (817) 를 제 2 절연층 (808) 상에 형성하고, 드라이 에칭에 의해 제 2 트렌치 (810) 를 형성하여 비아홀 (809) 로 이어지 도록 한다. 그 후, 레지스트 마스크 (817) 를 제거한다. 그 다음, 도 11(b) 에 도시한 바와 같이, 제 2 절연층 (808) 을 마스크로 사용해서 제 1 배선 (805) 상의 층간 확산 방지막 (806) 을 드라이 에칭에 의해 제거하고, 제 1 배선 (805) 이 노출되도록 한다. 또한, 도 11(c) 및 도 11(d)에 도시한 바와 같이, TaN으로 이루어진 제 2 확산 방지막 (812) 및 구리 씨드막을 스퍼터링 법에 따라 획득된 기판 상에 형성한다. 구리막 (813) 을 비아홀과 제 2 트렌치가 완전히 매립되도록 하는 막 두께를 갖도록 전해 도금법에 따라 형성한다. 구리 막 (813) 과 제 2 절연막 (808) 상의 제 2 확산 방지막 (812) 을 CMP법에 따라 제거하고, 그에 의해, 듀얼 다마신 배선을 형성하는 도전체와 제 2 배선을 비아홀과 제 2 트렌치 내에 형성한다.
그러나, 이 종래 기술 1에 따른 듀얼 다마신법에 따라서 형성된 배선 구조에서, 스퍼터링 법에 따라 비아홀 (109) 의 각 측벽과 제 2 트렌치 (110) (제 2 절연막 (808) 의 측면) 상에 형성된 제 2 확산 방지막 (812) 은 약 3 nm 만큼 작은 두께의 증착된 막과 연속적이지 않은 부분을 가지며, 따라서 전자 이동 내성과 스트레스 이동 내성의 조건에서 불리한 구조를 갖는다 (도 11(c) 참조). 또한, 도 11(b) 에 도시한, 층간 확산 방지막 (806) 에 대한 드라이 에칭에 의해 제거된 제 1 배선 (805) 의 표면상의 구리는 비아홀 (809) 의 바닥 부근의 제 2 절연층 (808) 의 측면에 달라붙는다. 이는 전자 이동이 열화되는 위험을 야기한다.
최근, 종래 기술 1의 상술한 문제를 해결하기 위해, 확산 방지막이 비아홀과 트렌치 형성 이후에 형성될 때, 두꺼운 확산 방지막을 비아홀의 바닥의 측벽에 달 라붙게 만드는 방법 (리스퍼터링법) 을 사용한다. 이 방법은 일본 미심사 특허 공개공보 2004-153162 호 (종래기술 2) 에 개시되어 있다. 이하, 리스퍼터링법을 설명한다.
이 종래기술 2에서, 먼저, 도 12(a) 및 도 12(b)에 도시한 바와 같이, 종래 기술 1에 따른 일반적인 듀얼 다마신법과 동일한 방식으로 비아홀 (909) 및 제 2 트렌치 (910) 를 제 1 배선 (905) 및 제 1 절연층 (902) 상부에 형성한다. 제 1 배선 (905) 상의 Si3N4 로 이루어진 층간 확산 방지막 (906) 이 드라이 에칭되어, 제 1 배선 (905) 이 노출된다.
그 후, 도 12(d) 및 도 12(e)에 도시한 바와 같이, TaN으로 이루어진 제 2 확산 방지막 (912) 을 스퍼터링 법에 따라 형성한다. 스퍼터링 에칭은 RF 바이어스를 인가함으로써 비아홀 (909) 의 바닥상의 제 2 확산 방지막 (912) 상에서 수행하고, 제 2 확산 방지막 (912) 을 형성하는 재료이며 에칭을 통해 제거되는 TaN (912a) 은 비아홀 (909) 의 바닥의 측벽에 달라붙도록 만든다. 그 후, 도 12(f) 에 도시한 바와 같이, TaN으로 이루어진 제 3 확산 방지막 (913) 을 제 2 확산 방지막 (912) 상에 적층하여, 비아홀 (909) 의 측벽 및 제 2 트렌치 (910) 를 큰 막두께를 갖는 확산 방지 적층막으로 코팅한다. 그 후, 구리 씨드막을 스퍼터링 법에 따라 제 3 확산 방지막 (913) 상에 형성한다. 비아홀과 제 2 트렌치가 완전히 매립되도록 하는 막두께를 갖도록 구리막 (914) 을 전해 도금법에 따라 형성한다. 구리막 (914), 제 3 확산 방지막 (913) 및 제 2 확산 방지막 (912) 을 CMP법에 따라 제거하여, 듀얼 다마신 배선을 형성하는 도전체와 제 2 배선을 비아홀과 제 2 트렌치 내에 형성한다.
그러나, 도 12(c)에 도시한 바와 같이, 이 종래기술 2의 리스퍼터링법에 따르면, Si3N4 로 이루어진 층간 확산 방지막 (906) 이 구리로 이루어진 제 1 배선 (905) 의 표면까지 아래로 드라이 에칭되고, 그에 따라, 구리가 비아홀 (909) 의 바닥 부근의 제 2 절연층 (905) 의 측면에 달라붙도록 한다. 그 결과, 구리가 제 2 절연막 (908) 으로 확산될 가능성이 있으며, 전자 이동 내성과 스트레스 이동 내성이 열화될 수도 있다. 여기서, 도 12(c)에서, 제 1 배선 (905) 상부의 화살표는 구리가 제 2 절연층 (908) 의 측면 (점선의 타원으로 둘러싸인 영역) 에 달라붙은 상태를 나타낸다.
발명의 요약
본 발명은 상술한 문제의 관점에서 제공되며, 그 목적은 우수한 전자 이동 내성 및 스트레스 이동 내성을 갖는 배선 구조 및 그 제조방법을 제공하는 것이다.
본 발명에 따르면, 외표면에 형성된 하부층 트렌치를 갖는 제 1 절연층; 하부층 트렌치의 내표면에 형성된 제 1 확산 방지막; 제 1 확산 방지막을 통해 하부층 트렌치 내에 매립된 하부층 배선; 하부층 배선 상에 형성되고, 고융점 금속 또는 고융점 금속 화합물로 이루어진 층간 확산 방지막; 제 1 절연층과 층간 확산 방 지막 상부에 형성된 제 2 절연층으로서, 제 2 절연층과 층간 확산 방지막을 통해 하부층 배선에 도달하는 비아홀을 갖는, 제 2 절연층; 비아홀의 내부 표면에 형성된 도전성 제 2 확산 방지막; 제 2 확산 방지막을 통해 비아홀을 매립하는 도전체; 및 층간 확산 방지막을 형성하는 재료로 이루어진 접착막을 포함하며, 접착막은 하부층 배선의 상부 표면으로부터 비아홀 내의 제 2 절연층의 측면으로 연장되도록 형성되는, 배선 구조가 제공된다.
또한, 본 발명에 따르면, (a) 제 1 절연층의 외부 표면에 하부층 트렌치를 형성하는 단계; (b) 하부층 트렌치의 내부 표면에 제 1 확산 방지막을 형성하고 제 1 확산 방지막을 통해 하부층 트렌치를 매립하는 하부층 배선을 형성하는 단계; (c) 하부층 배선의 상부 표면의 적어도 전체 상에, 고융점 금속 또는 고융점 금속 화합물로 이루어진 층간 확산 방지막을 형성하는 단계; (d) 층간 확산 방지막 및 제 1 절연층 상부에 제 2 절연층을 형성하는 단계; (e) 제 2 절연층을 에칭하여 하부층 배선의 바로 상부에 도달하는 비아홀을 형성하는 단계; (f) 비아홀 내부의 층간 확산 방지막을 에칭함으로써 하부층 배선을 노출시키고, 하부층 배선의 상부 표면으로부터 비아홀 내부의 제 2 절연층의 측면까지의 범위의 영역에 접착되도록, 층간 확산 방지막을 형성하는 재료로 이루어지는 접착막을 형성하는 단계; 및 (g) 비아홀의 내부 표면에 도전성 제 2 확산 방지막을 형성하고, 제 2 확산 방지막을 통해 비아홀을 매립하는 도전체를 형성하는 단계를 포함하는, 배선 구조의 형성 방법이 제공된다.
본 발명의 배선 구조 및 그 형성 방법에 따르면, 고융점 금속 또는 고융점 금속 화합물로 이루어진 층간 확산 방지막은 하부층 배선의 최상부에 형성되고, 비아홀과 상부층 트렌치는 상부층으로서 제 2 절연층 내에 형성되며, 그 후, 층간 확산 방지막은 에칭되어 그 재료가 비아홀의 바닥의 측벽 (제 2 절연막의 측면) 에 접착되도록 한다. 그 결과, 하부층 배선 (예를 들어, 구리 배선) 이 이 에칭을 통해 에칭되는 경우에도, 하부층 배선의 금속 재료는 비아홀의 바닥의 측벽에 접착되지 않는다. 즉, 일반적인 경우라도, 비아홀들의 폭은 하부층 배선들의 폭보다 크지 않고 비아홀의 바닥의 측벽들은 하부층 배선의 상부 표면에 근접하며, 따라서, 하부층 배선의 금속 재료가 에칭시에 제 2 절연막에 쉽게 접착되며, 본 발명에 따르면 접착막에 의해 금속 재료가 페일 없이 제 2 절연막에 접착하는 것을 확실히 방지할 수 있다. 그 결과, 제 1 배선의 금속 재료는 제 2 절연층으로 확산되지 않으며, 따라서, 전자 이동 내성이 증가한다.
또한, 후속 프로세스에서 형성된 제 2 확산 방지막은 종래 기술 1의 막 두께보다 두꺼운 5 nm 이상의 막두께를 갖도록 베이스로서 접착막에 의해 제 2 절연층의 측면 상에 형성된다. 따라서, 비아홀 내에 형성된 도전체의 재료 (예를 들어, 구리) 가 제 2 절연층으로 확산하는 것을 효과적으로 방지할 수 있으며, 동시에, 전자 이동 내성이 증가한다.
또한, 본 발명에 따르면, 고융점 금속 또는 고융점 금속 화합물로 이루어진 확산 방지막은 제 1 배선의 상부 표면에 형성되고, 따라서, 제 1 배선과 층간 확산 방지막 사이의 계면에서의 막 스트레스가 안정적이고, 그 결과, 스트레스 이동 내성이 증가하고, 매우 신뢰성 있는 배선 구조를 얻을 수 있다.
여기서, 본 발명의 상술한 효과는 다층 배선 구조에서 얻을 수 있다.
바람직한 실시형태의 상세한 설명
본 발명에 따르면, 배선 구조는 외표면에 형성된 하부층 트렌치를 갖는 제 1 절연층; 하부층 트렌치의 내표면에 형성된 제 1 확산 방지막; 제 1 확산 방지막을 통해 하부층 트렌치 내에 매립된 하부층 배선; 하부층 배선 상에 형성되고, 고융점 금속 또는 고융점 금속 화합물로 이루어진 층간 확산 방지막; 제 1 절연층과 층간 확산 방지막 상부에 형성된 제 2 절연층으로서, 제 2 절연층과 층간 확산 방지막을 통해 하부층 배선에 도달하는 비아홀을 갖는, 제 2 절연층; 비아홀의 내부 표면에 형성된 도전성 제 2 확산 방지막; 제 2 확산 방지막을 통해 비아홀을 매립하는 도전체; 및 층간 확산 방지막을 형성하는 재료로 이루어진 접착막을 포함하며, 접착막은 하부층 배선의 상부 표면으로부터 비아홀 내의 제 2 절연층의 측면으로 연장되도록 형성된다.
본 발명의 배선 구조에는 상술한 기본 구조 외에 기판이 제공된다. 이 경우, 제 1 절연층은 기판 상에 직접 또는 그 사이에 다른 층이 개재되어 형성될 수도 있고, 또는 제 1 절연층이 기판으로 기능할 수도 있다. 또한, 기판 상에 제 1 절연층이 형성되는 경우, 에칭 정지막이 기판과 제 1 절연층 사이에 형성될 수도 있다. 그 결과, 하부층 트렌치가 제 1 절연층을 에칭하는 것에 의해 형성되는 경우라도, 에칭이 기판으로 도달하기 전에 에칭 정지막에 의해 에칭의 진행이 차단된다.
또한, 본 발명의 배선 구조는 비아홀로 이어지고 내표면에 제 2 확산 방지막 을 갖는 상부층 트렌치가 제 2 절연층에 더 제공되는 2층 배선 구조일 수도 있으며, 도전체에 접속된 상부층 배선은 제 2 확산 방지막을 통해 상부층 트렌치 내부에 형성된다. 본 발명의 배선 구조는 또한 도전체를 갖는 이 구조와 제 2층의 상부층 배선이 같은 방법으로 반복적으로 적층되는 3층 이상의 배선 구조일 수도 있다. 3층 이상의 배선 구조가 사용되는 경우, 상술한 기본 구조에서와 같이, 층간 확산 방지막이 예를 들어, 제 2 층의 배선 상에 형성되고, 층간 확산 방지막을 형성하는 재료로 이루어진 접착막이 제 3 층인 절연층 내의 비아홀의 바닥의 측벽에 형성되는 것이 바람직하다.
또한, 각 배선층 내의 배선의 수는 특별히 한정되지 않으며, 하나 이상일 수도 있다. 동일한 배선층 내에 둘 이상의 배선이 제공되고 인접 배선이 상이한 포텐셜을 가질 경우, 각각의 인접 배선 상의 층간 확산 방지막은 이 배선들이 쇼트되는 것을 방지하기 위해 서로 분리되어 있다.
이하, 본 발명의 배선 구조의 각각의 컴포넌트를 설명한다.
(기판)
본 발명에 따르면, 기판은 특별히 한정되지 않으며, 실리콘 및 갈륨과 같은 반도체 기판, 화합물 반도체 기판, SOI 기판 및 절연 기판 (예를 들어, 유리 기판 및 수지 기판) 이 예로서 인용될 수 있다. 또한, MOS 트랜지스터와 같은 반도체 소자, 메모리 소자, 커패시터 소자, 및 저항 소자가 이들 기판 상에 형성될 수도 있다.
(제 1 및 제 2 절연층)
본 발명에 따르면, 제 1 절연층 및 제 2 절연층으로서, 유기 폴리머 막 (예를 들어, Dow Chemical Company 제조, SILK), 실리콘 산화막 (SiO2 막), 탄소 첨가 실리콘 산화막 (SiOC 막), 불소 첨가 실리콘 산화막 (FSG 막) 및 실리콘 질화막 (Si3N4 막) 이 인용될 수 있으며, 이들 중 FSG 막이 바람직하다.
제 1 절연층 및 제 2 절연층을 형성하는 방법은 특별히 한정되지 않으며, 화학 기상 증착법 (CVD 법) 및 도포법이 예로서 인용될 수 있다.
(하부층 배선, 도전체, 상부층 배선 등)
본 발명에 따르면, 하부층 배선, 도전체, 상부층 배선 등을 위한 재료는 특별히 한정되지 않으며, 알루미늄, 알루미늄 합금, 구리, 및 구리 합금이 예로서 인용될 수 있다. 알루미늄보다 낮은 저항을 가지며, 전자 이동 내성 또한 우수한 구리 및 구리 합금이 바람직하다. 구리 합금으로서, 주석, 지르코늄 및 팔라듐으로부터 선택되는 1종 이상을 포함하는 구리 합금이 바람직하다.
하부층 배선, 도전체 및 상부층 배선을 형성하는 방법은 특별히 한정되지 않으며, 약 100 nm 내지 150 nm의 막두께를 갖도록 물리적 기상 증착법 (스퍼터링법) 에 따라 금속 씨드막이 형성되고, 그 후, 전해 도금법에 따라 금속막으로 비아홀과 트렌치가 완전히 매립되고, 그 후, 화학적 기계적 연마법 (CMP법), 에칭 등에 따라 여분의 금속막이 제거되는 방법, 및 무전해 도금법에 따라 금속막으로 비아홀과 트렌치가 완전히 매립되고, CMP법, 에칭 등에 따라 여분의 금속막이 제거되는 방법이 예로서 인용될 수 있다.
(제 1 및 확산 방지막, 제 2 확산 방지막 및 층간 확산 방지막)
본 발명에 따르면, 제 1 확산 방지막용 재료는 하부층 배선을 형성하는 금속 원자가 제 1 절연막 내로 확산하는 것을 어렵게하는 재료가 될 수도 있으며, Si3N4, Ta, TaN, W, WSiN, Ti 및 TiN이 그 예로 인용될 수 있다. 하부층 배선이 구리 또는 구리 합금으로 이루어지는 경우, Ta, TaN, W, WSiN, Ti 및 TiN 등의 고융점 금속 및 고융점 금속 화합물이 바람직하며, Ta 및 TaN이 특히 바람직하다.
층간 확산 방지막용 재료로서, 층간 커패시티의 감소를 고려하여 높은 유도 용량 (specific inductive capacity) 을 갖는 Si3N4 등을 포함하지 않는 재료를 사용하는 것이 바람직하며, 그것은 하부층 배선 및 도전체를 형성하는 금속 원자가 제 1 절연막 및 제 2 절연막 내로 확산하는 것을 어렵게 한다. 그러한 재료의 예는 Ta, TaN, W, WSiN, Ti 및 TiN과 같은 고융점 금속 및 고융점 금속 화합물을 포함하며, Ta 및 TaN이 특히 바람직하다.
제 2 확산 방지막용 재료에 대해서, 층간 확산 방지막용 재료의 선택과 동일한 관점으로부터 층간 확산 방지막의 재료와 동일한 재료가 바람직하다.
제 1 확산 방지막, 제 2 확산 방지막 및 층간 확산 방지막은 단일층막 (1층) 또는 2층 이상이 스퍼터링법 또는 CVD 법과 같은 공지된 기술에 따라 적층된 적층막 중 하나로 형성될 수 있다. 또한, 막두께에 대해서, 제 1 확산 방지막은 약 10 nm 내지 20 nm 이며, 12 nm 내지 18 nm인 것이 바람직하고, 층간 확산 방지막은 약 10 nm 내지 50 nm이며, 20 nm 내지 40 nm인 것이 바람직하고, 제 2 확산 방지막 은 5 nm 이상이고, 비아홀의 바닥 상에 5 nm 내지 10 nm 인 것이 바람직하고, 5 nm 이상이고, 비아홀의 측변 상에 5 nm 내지 10 nm인 것이 바람직하다.
이하, 본 발명을 적용하기 위한 구체적인 실시형태를 도면을 참조하여 설명한다.
(제 1 실시형태)
도 1 및 도 2는 각각 본 발명의 제 1 실시형태에 따른 제조 프로세스 동안의 배선 구조의 일부를 각각 도시하는 단면도이다.
이 제 1 실시형태에 따른 배선 구조의 형성 방법을 이하 구체적으로 설명한다. 먼저, Si3N4로 이루어진 에칭 정지막 (101) 을 반도체 기판 (100) 의 최상부에 형성하고, 또한, 제 1 절연층 (102) 을 200 nm 내지 400 nm의 막두께를 갖도록 형성한다. 제 1 절연층 (102) 을 포토레지스트막 (미도시) 을 마스크로 사용하여 드라이 에칭하여 복수의 제 1 트렌치 (하부층 트렌치; 103) 를 형성한다 (도 1(a) 참조).
다음, TaN으로 이루어진 제 1 확산 방지막 (104) 을 제 1 절연층 (102) 의 표면 및 각각의 제 1 트렌치 (103) 의 내부 표면을 덮도록 10 nm 내지 20 nm 의 막두께로 형성한다. 구리 씨드막을 100 nm 내지 150 nm의 막두께를 갖도록 제 1 확산 방지막 (104) 상에 형성하고, 구리막을 구리 전해도금에 의해 구리씨드막의 표면에 제 1 트렌치 (103) 을 완전히 매립하는 막두께를 갖도록 형성한다. 이어서, 제 1 절연층 (102) 상의 제 1 확산 방지막 (104) 및 구리막을 CMP법에 따라 제거하여, 복수의 제 1 배선 (하부층 배선; 105) 을 형성한다(도 1(b) 참조). 이때, CMP법에 따라 2단계의 연마가 수행될 수 있다.
CMP법에 따른 2단계 연마의 예를 이하 설명한다. 제 1 단계에서, 연마는 실리카 (실리콘 옥사이드), 알루미나 (알루미늄 옥사이드) 또는 세리아 (세륨 옥사이드) 와 같은 연마 입자, 및 과산화 수소 용액과 같은 산화제를 포함하는 연마제 (슬러리) 를 사용하여 수행된다. 예를 들면, Cu-CMP용의 일반적인 연마제로 알려지고 알루미늄 옥사이드 연마 입자 및 2.5 중량%의 과산화 수소 용액을 포함하는 연마제가 200 ml/분의 유량으로 사용될 수 있으며, 연마 압력 21kPa, 플레이튼의 회전 속도 90 rpm 및 웨이퍼의 회전 속도 85 rpm 하에서 구리가 연마속도 600 nm/분으로 제거된다. 제 1 확산 방지막 (104) 이 제 1 트렌치 (103) 의 내부를 제외한 영역으로부터 노출되는 시점이 연마 종점이다. 보다 높은 평탄성을 얻기 위해서, 제 1 확산 방지막 (104) 이 노출되기 직전에 구리를 제거하기 위한 연마 속도는 연마 압력 14 kPa, 플레이튼의 회전 속도 45 rpm 및 웨이퍼의 회전 속도 43 rpm 하에서 200 nm/분 이하로 조정될 수도 있다.
제 2 단계에서, 연마는 실리카 (실리콘 옥사이드), 알루미나 (알루미늄 옥사이드) 또는 세리아 (세륨 옥사이드) 와 같은 연마 입자를 포함하는 연마제를 사용하여 수행된다. 예를 들면, 실리카 연마 입자를 포함하는 연마제를 200 ml/분의 유량으로 사용하고, 연마 압력 21 kPa, 플레이튼의 회전 속도 100 rpm, 및 웨이퍼의 회전 속도 93 rpm 하에서, 구리를 100 nm/분 이하의 연마 속도로 제거하고, 제 1 확산 방지막 (104) 을 100 nm/분 이하의 연마 속도로 제거하고, 제 1 절연층 (102) 을 10 nm/분 이하의 연마 속도로 제거하여, 제 1 절연층 (102) 이 제 1 트렌치 (103) 의 내부 이외의 영역으로부터 노출되도록 한다.
다음, 도 1(c)에 도시한 바와 같이, 10 nm 내지 50 nm의 막두께를 가지며 TaN으로 이루어진 층간 확산 방지막 (106) 을 제 1 배선 (105) 및 제 1 절연층 (102) 상에 스퍼터링법 또는 CVD 법에 따라 형성한다. 여기서, 거의 동일한 막두께를 갖는 Ta 또는 Ti 등의 고융점 금속막, WN 또는 WSiN 등의 고융점 금속 질화막, 또는 TaN/TN 등의 적층막을 TaN 대신에 사용할 수도 있다.
스퍼터링법 (TaN) 의 경우, 프로세스는 DC 전력이 예를 들어 1000 W로 설정되는 조건 하에서 수행될 수 있다. 또한, CVD법 (TiN) 의 경우, 프로세스는 막형성 온도가 300℃ 내지 400℃, 압력이 1 Torr 내지 10 Torr인 조건 하에서 재료 가스로서 TDMAT (테트라디메틸아미노 티타늄) 및 버블링 가스로서 He 가스를 사용하여 수행될 수 있다.
그 다음, 도 1(d) 내지 도 1(f)에 도시한 바와 같이, 층간 확산 방지막 (106) 을 제 1 배선 (105) 의 상부 표면 전면 및 제 1 확산 방지막 (104) 의 상부 표면에만 잔류하도록, 레지스트 마스크 (107) 를 사용하는 드라이 에칭을 통해 제 1 절연층 (102) 상의 층간 확산 방지막 (106) 을 제거한다. 드라이 에칭의 조건으로서, 예를 들어, 10 mT, Cl2/BCl3/CHF3/Ar:60/35/5/40 sccm, 소스 800 W/바이어스 125 W, 15초를 선택할 수 있다.
그 다음, 도 1(g)에 도시한 바와 같이, 600 nm 내지 800 nm의 막두께를 갖는 FSG로 이루어진 제 2 절연층 (108) 을 층간 확산 방지막 (106) 및 제 1 절연층 (102) 상에 CVD 법에 따라 형성한다. 이어서, 도 1(h)에 도시한 바와 같이, 폭이 제 1 배선 (105) 의 폭보다 크지 않은 비아홀 (109) 을 층간 확산 방지막 (106) 에 도달하도록 각각의 제 1 배선 (105) 상부에 레지스트 마스크를 사용하는 드라이 에칭 기법에 따라 형성한다. 또한, 도 2(a)에 도시한 바와 같이, 인접한 한 쌍의 비아홀 (109) 의 상부를 접속시키기 위해 제 2 트렌치 (상부층 트렌치) 를 형성한다. 즉, 듀얼 다마신법에 따라 미세 홀과 배선 트렌치가 형성된다. 이 경우, 제 1 배선의 폭 (W1) 은 예를 들어 140 nm 내지 200 nm로 설정되고, 비아홀 (109) 의 폭 (W2) 은 120 nm 내지 160 nm로 설정된다. 또한, 드라이 에칭을 위한 조건으로서, C4F6/O2/Ar:30/30/800 sccm, 바이어스 3000 W, 30 mT, 70 초를 선택할 수 있다.
그 다음, 도 2(b)에 도시한 바와 같이, 비아홀 바닥에 노출된 층간 확산 방지막 (106) 을 Ar, Xe, He 등의 비활성 가스를 사용하여 100 W 내지 350 W의 전력 하에서 10 초 내지 30초 동안 스퍼터링 에칭하여 제 1 배선 (105) 을 노출시킨다. 이때, 비아홀 (109) 의 폭은 제 1 배선 (105) 의 폭보다 크지 않으며, 따라서, 층간 확산 방지막 (106) 을 형성하는 재료인 TaN은 스퍼터링 에칭 동안 모든 방향으로 흩어지고 비아홀 (109) 의 바닥의 측벽 (제 2 절연층 (108) 의 측면) 에 접착되며, TaN으로 이루어진 접착막 (106a) 는 고리 형태로 형성된다. 이때, 접착막 (106a) 은 도 3에 도시한 바와 같이, 제 1 배선 (105) 과의 컨택트의 폭 (W) 이 약 1 nm 내지 7 nm (바람직하게 5 nm 이상) 이고 높이 (H) 가 약 3 nm 내지 15 nm (바람직하게 10 nm 이상) 가 되도록 형성한다.
이들 접착막 (106a) 은 비아홀에서 제 1 배선 (105) 의 상부 표면으로부터 제 2 절연층 (108) 의 측면으로 연장되도록 형성되고, 그에 의해, 스퍼터링 에칭시 제 1 배선 (105) 의 표면으로부터 구리가 에칭되어 흩어지더라도, 구리는 접착막 (106a) 에 접착하고, 제 2 절연층 (108) 의 측면에 접착하지 않으며, 따라서, 전자 이동 내성이 향상될 수 있다. 상술한 크기를 갖는 접착막 (106a) 의 형성에 대해 층간 확산 방지막 (106) 의 막두께가 10 nm 내지 50 nm인 것이 바람직하다. 또한, 상술한 바와 같이, 층간 확산 방지막 (106) 의 스퍼터링 에칭에 대한 조건으로는 비활성 가스: Ar, Xe, He 등, 전력: 100 W 내지 350 W, 에칭 시간: 10 초 내지 30초인 것이 바람직하다. 여기서, 접착막 (106a) 의 폭 (W) 이 1 nm 미만 및/또는 높이 (H) 가 3 nm 미만인 경우, 신뢰도 (특히, 전자 이동 내성) 이 저하된다.
다음으로, 도 2(c) 및 도 3에 도시한 바와 같이, TaN으로 이루어진 제 2 확산 방지막 (112) 을 제 2 절연층 (108) 의 표면 및 제 2 트렌치 (110) 및 비아홀 (109) 의 내부 표면을 덮도록 형성한다. 이때, 제 2 확산 방지막 (112) 을 비아홀 (109) 의 바닥 상에서, 제 1 배선 (105) 의 상부 표면 및 접착막 (106a) 의 표면을 덮도록 형성한다. 그 결과, 비아홀 (109) 의 바닥에서 제 2 절연층 (108) 의 측면이 제 2 확산 방지막 (112) 및 접착막 (106a) 으로 이루어진 두꺼운 적층막으로 코팅된다. 또한, 접착막 (106a) 상에 위치한 제 2 확산 방지막 (112) 의 부분이 베이스인 접착막 (106a) 과 함께 5 nm 이상의 비교적 큰 막두께를 갖도록 제 2 절연층의 측면 상에 형성된다. 여기서, 비아홀 (109) 내부의 제 1 배선 (105) 의 상부 표면에 퇴적한 제 2 확산 방지막의 일부의 막두께는 약 5 nm 내지 10 nm 이다.
상술한 바와 같이, 접착막 (106a) 과 제 2 확산 방지막 (112) 의 비교적 두꺼운 막이 비아홀 (109) 의 내부 표면에 형성되고, 따라서, 후속 프로세싱 동안 비아홀을 매립하는 구리막의 구리 원자가 제 2 절연층 (108) 으로 확산하는 것을 효과적으로 방지할 수 있으며, 따라서, 전자 이동 내성이 향상될 수 있다.
다음으로, 도 2 (d) 에 도시한 바와 같이, 막두께가 30 nm 내지 150 nm인 구리 씨드막을 듀얼 다마신법에 따라 제 2 확산 방지막 (112) 의 상부에 형성하고, 구리막 (113) 을 비아홀 (109) 과 제 2 트렌치 (110) 를 완전히 매립하는 막두께를 갖도록 전해 도금법에 따라 제 2 절연층 (108) 상에 형성한다. 그 후, 결정립 성장과 도금된 구리의 연마 속도를 안정화하기 위해 100℃ 내지 400℃의 온도에서 10 초 내지 60분 동안 어닐링 프로세싱을 수행한다. 그 후, 구리막 (113) 과 제 2 절연층 (108) 상의 제 2 확산 방지막 (112) 을 CMP법에 따라 제거하고, 그에 의해, 비아홀 내에 도전체 (114) 를 형성하는 동시에, 제 2 배선 (상부층 배선; 115) 을 제 2 트렌치 (110) 내에 형성한다. 여기까지의 공정에서 2층 배선 구조가 형성된다.
그 다음, 도 2(e)에 도시한 바와 같이, 제 3층인 듀얼 다마신 배선 구조를 제 2 배선 (114) 상에 형성한다. 이 경우, 도전체 (114) 및 제 2 배선 (115) 을 갖는 제 2 층인 듀얼 다마신 배선 구조와 동일한 재료 및 방법을 사용할 수도 있다. 즉, Ta 또는 TaN 등의 고융점 금속 또는 고융점 금속 화합물로 이루어진 제 4 확산 방지막 (116) 을 제 2 배선 (115) 상에 형성한다. 그 위에, 제 3 절연층 (117) 을 형성하고, 제 3 절연층 (117) 내에 비아홀 및 제 3 트렌치를 형성한다. 제 4 확산 방지막 (116) 상에 스퍼터링 에칭을 수행함으로써 비아홀의 바닥의 측면에 접착막을 형성하고, 제 5 확산 방지막 (118) 을 통해 비아홀과 제 3 트렌치 내부에 도전체 (119) 및 제 3 배선 (120) 을 형성한다.
(제 2 실시형태)
도 4 및 도 5는 각각 본 발명의 제 2 실시형태에 따른 제조 프로세스 동안에 배선 구조의 일부를 각각 도시하는 단면도이다. 여기서, 제 2 실시형태가 제 1 실시형태와 다른 점을 주로 상세하게 설명한다.
제 2 실시형태에서, 도 4(a)에 도시한 바와 같이, 제 1 실시형태와 같은 방법에 의해 제 1 절연층 (202) 상에 10 nm 내지 20 nm의 막두께를 갖는 제 1 확산 방지막 (TaN; 204) 을 사이에 두고 100 nm 내지 150 nm의 막두께를 갖는 구리막 (205a) 을 형성하여 제 1 트렌치를 완전히 매립한다. 그 다음, 도 4(b)에 도시한 바와 같이, 제 1 절연층 (202) 상의 구리막 (205a) 과 제 1 확산 방지막 (204) 을 금속막의 연마 속도가 제 1 절연층 (202) 보다 높은 CMP법에 따라 제거하여 제 1 배선 (205) 을 형성한다. 이때, 제 1 배선 (205) 의 상부 표면은 제 1 절연층 (202) 의 표면보다 약 10 nm 내지 50nm 낮게 한다. 여기서, 도 4(a)에서, 부호 200은 반도체 기판을 나타내며, 부호 201은 에칭 정지막을 나타낸다.
이 경우의 CMP법에서, 다음의 2단계 연마가 수행될 수 있다.
제 1 단계에서, 연마는 실리카 (실리콘 옥사이드), 알루미나 (알루미늄 옥사이드) 또는 세리아 (세륨 옥사이드) 와 같은 연마 입자, 및 과산화 수소 용액과 같은 산화제를 포함하는 연마제 (슬러리) 를 사용하여 수행된다. 예를 들면, Cu-CMP용의 일반적인 연마제로 알려지고 알루미늄 옥사이드 연마 입자 및 2.5 중량%의 과산화 수소 용액을 포함하는 연마제가 200 ml/분의 유량으로 사용될 수 있으며, 연마 압력 21kPa, 플레이튼의 회전 속도 90 rpm 및 웨이퍼의 회전 속도 85 rpm 하에서 구리막 (205a) 이 연마속도 600 nm/분으로 제거된다. 제 1 절연층 (202) 상의 제 1 확산 방지막 (204) 이 노출되는 시점이 연마 종점이다. 보다 높은 평탄성을 얻기 위해서, 제 1 확산 방지막 (204) 이 노출되기 직전에 구리막 (205a) 을 제거하기 위한 연마 속도는 연마 압력 14 kPa, 플레이튼의 회전 속도 45 rpm 및 웨이퍼의 회전 속도 43 rpm 하에서 200 nm/분 이하로 조정될 수도 있다.
제 2 단계에서, 연마는 실리카, 알루미나 또는 세리아와 같은 연마 입자를 포함하는 연마제를 사용하여 수행된다. 예를 들면, 실리카 연마 입자를 포함하는 연마제를 200 ml/분의 유량으로 사용하고, 연마 압력 21 kPa, 플레이튼의 회전 속도 100 rpm, 및 웨이퍼의 회전 속도 93 rpm 하에서, 구리막 (205a) 을 100 nm/분 이하의 연마 속도로 제거하고, 제 1 확산 방지막 (204) 을 100 nm/분 이하의 연마 속도로 제거하고, 제 1 절연층 (202) 을 10 nm/분 이하의 연마 속도로 제거하고, 제 1 절연층 (202) 이 노출된 후에 30초 이상 동안 연마를 계속하여, 즉, 이른바 과도 연마 (over polishing, excessive polishing) 을 수행한다.
그 다음, 도 4(c)에 도시한 바와 같이, TaN으로 이루어진 층간 확산 방지막 (206) 을 약 10 nm 내지 50 nm의 막두께를 갖도록 스퍼터링 법에 따라 제 1 배선 (205) 과 제 1 절연층 (202) 상에 형성하며, 상기 막두께는 제 1 절연층 (202) 의 상부 표면으로부터 제 1 배선 (205) 의 상부 표면까지의 깊이가 거의 비슷하다. 다음으로, 도 4(d)에 도시한 바와 같이, 제 1 배선 (205) 의 상부를 덮는 마스크를 이용하여 드라이 에칭을 수행하여, 층간 확산 방지막 (206) 이 제 1 배선 (205) 상에만 잔류하도록 하고, 제 1 절연층 (202) 상의 층간 확산 방지막 (206) 을 제거한다. 그 결과, 층간 확산 방지막 (206) 의 상부 표면이 제 1 절연층의 표면과 거의 동일한 높이가 되며, 따라서, 평탄성이 제 1 실시형태보다 우수한 배선 구조가 형성될 수 있다.
후속 프로세스에서, 듀얼 다마신 배선 구조를 형성하기 위해 제 1 실시형태와 동일한 방법을 사용할 수 있다. 즉, 도 4(e) 내지 도 5(a)에 도시한 바와 같이, 제 1 실시형태와 동일한 방법에 따라, 층간 확산 방지막 (206) 과 제 1 절연층 (202) 상에 제 2 절연층 (208) 을 형성하고, 폭이 제 1 배선 (205) 의 폭보다 크지 않은 비아홀 (209) 을 제 2 절연층 (208) 내에 형성하고, 인접 비아홀 (209) 의 상부로 이어지는 제 2 트렌치 (210) 을 형성한다.
다음으로, 도 5(b)에 도시한 바와 같이, 스퍼터링 에칭을 제 1 배선 (205) 상의 층간 확산 방지막 (206) 상에서 수행하여, 접착막 (206a) 을 비아홀 (209) 의 바닥의 측면상에 형성하고 제 1 배선 (205) 을 노출한다. 이들 접착막 (206a) 을 제 1 배선 (205) 과의 컨택트의 폭이 약 1 nm 내지 7 nm이고, 높이가 약 3 nm 내지15 nm가 되도록 형성한다. 다음으로, 도 5(c) 및 도 5(d)에 도시한 바와 같이, TaN으로 이루어진 제 2 확산 방지막 (212) 을 제 2 절연층 (208) 의 표면 및 제 2 트렌치 (210) 및 비아홀 (209) 의 내부 표면을 덮도록 형성한다. 비아홀 (209) 및 제 2 트렌치 (210) 를 구리막 (213) 으로 매립하고, 어닐링 프로세싱을 수행한다. 구리막 (213) 및 제 2 절연층 (208) 상의 제 2 확산 방지막 (212) 을 CMP법에 따라 제거한다.
(제 3 실시형태)
도 6 및 도 7은 각각 본 발명의 제 3 실시형태에 따른 제조 프로세스 동안 배선 구조의 일부를 각각 도시하는 단면도를 도시한다.
이 제 3 실시형태에서, 절연층인 제 2 층 및 제 3 층을 싱글 다마신 배선 구조를 갖도록 형성한다. 먼저, 도 6(a) 내지 도 6(c)에 도시한 바와 같이, 막두께가 약 10 nm 내지 50 nm인 TaN으로 이루어진 제 1 층간 확산 방지막 (306) 을 제 1 배선 (305) 및 제 1 절연층 (302) 상에 제 1 실시형태와 동일한 방법인 스퍼터링법에 따라 형성한다. 제 1 절연층 (302) 상의 제 1 층간 확산 방지막 (306) 을 제 1 배선 (305) 상에 제 1 층간 확산 방지막 (306) 을 남기면서 레지스트 마스크 (307) 를 사용하는 에칭을 통해 제거하고, 그 후, 레지스트 마스크 (307) 를 제거한다. 여기서, 도 6(a)에서, 부호 300은 반도체 기판을 나타내고, 부호 301은 에칭 정지막을 나타내며, 부호 304는 제 1 확산 방지막을 나타낸다.
다음으로, 도 6(d)에 도시한 바와 같이, 약 200 nm 내지 400 nm의 막두께를 갖는 FSG로 이루어진 제 2 절연층 (308) 을 제 1 층간 확산 방지막 (306) 및 제 1 절연층 (302) 상에 CVD법에 따라 형성한다. 이 제 2 절연층 (308) 의 막두께는 이하의 프로세스에서 형성되는 비아홀의 깊이에 상응한다.
다음으로, 도 6(e)에 도시한 바와 같이, 제 1 배선 (305) 의 폭보다 작은 폭을 갖는 비아홀 (309) 을 제 2 절연층 (308) 내에 레지스트 마스크를 이용하는 에칭 기법에 따라 형성한다. 이 프로세스에서, 제 1 층간 확산 방지막 (306) 이 노출된다. 이어서, 도 6(f)에 도시한 바와 같이, 비아홀 (309) 의 바닥상에 노출된 제 1 층간 확산 방지막 (306) 상에서 제 1 실시형태와 동일한 방법으로 스퍼터링 에칭을 수행하여, 비아홀 (309) 의 바닥의 측벽에 접착막 (306a) 을 형성한다. 이들 접착막 (306a) 은 제 1 배선 (305) 과의 컨택트의 폭이 약 1 nm 내지 7 nm이고 높이가 약 3 nm 내지 15 nm이다.
다음으로, 도 7(a) 및 도 7(b)에 도시한 바와 같이, TaN으로 이루어진 제 2 확산 방지막 (312) 을 제 2 절연층 (308) 의 표면 및 비아홀 (309) 의 내부 표면을 덮도록 형성하고, 막두께가 30 nm 내지 150 nm인 구리 씨드막을 제 2 확산 방지막 (312) 상에 형성한다. 구리막을 전해 도금법에 따라 비아홀을 완전히 매립하는 두께를 갖도록 제 2 절연층 (308) 상에 형성하고, 100℃ 내지 400℃의 온도에서 10초 내지 60분 동안 어닐링 프로세싱을 수행한다. 그 후, 제 2 절연층 (308) 상의 구리막을 CMP법에 따라 제거하고, 비아홀 내에 도전체 (314) 를 형성한다.
다음으로, 도 7(c)에 도시한 바와 같이, 30 nm 내지 50 nm (바람직하게 약 40 nm) 의 막두께를 가지며 Si3N4, SiC 등으로 이루어진 제 2 층간 확산 방지막 (316) 을 도전체 (314) 및 제 2 절연층 (308) 상에 CVD법에 따라 형성한다. 또한, 약 200 nm 내지 400 nm 의 막두께를 갖는 FSG로 이루어진 제 3 절연층 (317) 을 제 2 층간 확산 방지막 (316) 상에 CVD법에 따라 형성한다. 그 후, 레지스트 마스크를 제 3 절연층 (317) 상에 형성하고, 제 3 절연층 (317) 및 제 2 층간 확산 방지막 (316) 을 드라이 에칭하여, 도전체 (314) 의 폭보다 큰 폭을 갖는 제 2 트렌치 (318) 을 각각의 도전체 (314) 상부에 형성한다. 이 드라이 에칭시, 제 2 층간 확산 방지막 (316) 의 재료는 고융점 금속을 포함하지 않는 Si3N4 또는 SiC와 같은 재료이고, 에칭은 스퍼터링 에칭이 아니며, 따라서 제 2 트렌치 (318) 의 바닥의 제 3 절연층 (317) 의 측면 상의 제 2 층간 확산 방지막 (316) 의 재료로 접착막이 형성되지 않는다. 그러나, 전자 이동 내성과 스트레스 이동 내성은 비아홀의 바닥의 측벽으로부터 절연막까지의 구리의 확산에 의해 매우 영향을 받으므로, 제 2 트렌치 (318) 의 측벽 상에 제 2 층간 확산 방지막 (316) 의 재료의 접착막이 형성되지 않는 경우라도 전자 이동 내성 및 스트레스 이동 내성이 유지된다.
다음으로, 도 7(d)에 도시한 바와 같이, TaN으로 이루어진 제 3 확산 방지막 (319) 을 제 2 트렌치 (318) 의 내부 표면 및 제 3 절연층 (317) 의 표면에 형성한다. 이 제 3 확산 방지막 (319) 은 제 2 트렌치 (318) 의 측면 상에 5 nm 이상의 막두께를 갖는 것이 바람직하다. 그 후, 구리막 (320) 을 제 2 트렌치 (318) 를 완전히 매립하는 두께를 갖도록 형성하고, 구리막 (320) 및 제 3 확산 방 지막 (319) 을 제 3 절연층 (317) 이 노출될 때까지 CMP법에 따라 제거하여, 도전체 (314) 와 접촉되는 제 2 배선을 형성한다.
(제 4 실시형태)
도 8은 본 발명의 제 4 실시형태에 따른 제조 프로세스 동안 배선 구조의 일부를 각각 도시하는 단면도이다.
이 제 4 실시형태에서, 제 2 층은 제 1 실시형태와 동일한 방법으로, 듀얼 다마신 배선 구조를 갖도록 형성되고, 제 1 배선 상의 층간 확산 방지막은 제 1 배선의 폭보다 큰 폭을 갖도록 형성한다. 이하, 제 4 실시형태가 제 1 실시형태와 다른 점을 주로 설명한다.
도 8(a)는 레지스트 마스크 (407) 가 층간 확산 방지막 (406) 상에 형성된 상태를 도시한다. 이 레지스트 마스크 (407) 는 각각의 제 1 배선 (405) 상에 제 1 배선 (405) 의 폭보다 큰 폭을 갖도록 형성한다. 이 시점 까지의 단계를 레지스트 마스크 (407) 의 크기가 제 1 실시형태의 레지스트 마스크의 크기와 다르다는 것을 제외하고는 제 1 실시형태와 동일한 방법에 따라서 수행할 수 있다. 여기서, 도 8(a)에서, 부호 400은 기판을 나타내고, 부호 401은 에칭 정지막을 나타내고, 부호 402는 제 1 절연막을 나타내며, 부호 404는 제 1 확산 방지막을 나타낸다.
다음, 도 8(b) 및 도 8(c)에 도시한 바와 같이, 층간 확산 방지막 (406) 을 제 1 실시형태와 동일한 조건 하에서 레지스트 마스크 (407) 를 사용하여 드라이에칭하고, 그 후, 레지스트 마스크 (407) 를 제거한다. 그 결과, 폭이 제 1 배선 (405) 의 폭보다 큰 층간 확산 방지막 (406) 을 각각의 인접 제 1 배선 (405) 상에 형성한다. 상술한 바와 같이, 층간 확산 방지막 (406) 은 제 1 배선 (405) 의 폭보다 큰 폭을 갖도록 형성될 수도 있다. 그러나, 인접 제 1 배선 (405) 의 포텐셜이 상이한 경우, 제 1 배선 (405) 이 쇼트되는 것을 방지하기 위해서 도 8(c)에 도시한 바와 같이, 제 1 배선 (405) 상의 층간 확산 방지막 (406) 을 서로 완전히 분리하고 전기적으로 절연시키는 것이 필요하다. 여기서, 인접 제 1 배선 (405) 의 포텐셜이 동일한 경우에, 각각의 제 1 배선 (405) 상부의 층간 확산 방지막 (406) 이 접속되더라도 아무런 문제도 발생하지 않는다.
이후의 프로세스를 도 1(g) 내지 도 2(d)를 참조하여 상술한 제 1 실시형태와 동일한 방법으로 수행하고, 도 8(d)에 도시한 바와 같이, 구리막 (413) 으로 제 2 절연층 (408) 내의 비아홀과 제 2 트렌치를 매립함으로써 도전체 및 제 2 배선을 형성할 수도 있고, 따라서 듀얼 다마신 배선 구조가 형성된다. 도 8(d)에서, 부호 (406a) 는 층간 확산 방지막 (406) 의 재료로 이루어진 접착막을 나타내고, 부호 412는 제 2 확산 방지막을 나타낸다. 또한, 듀얼 다마신 배선 구조를 도 1(e) 를 참조하여 제 1 실시형태에 상술한 바와 같이 제 3층으로서 형성할 수도 있다.
(제 5 실시형태)
도 9는 본 발명의 제 5 실시형태에 따른 제조 프로세스 동안 배선 구조의 일부를 각각 도시하는 단면도이다.
이 제 5 실시형태에서, 절연층으로 이루어진 제 2 층 및 제 3 층을 제 3 실 시형태와 동일한 방법으로 싱글 다마신 배선 구조를 갖도록 형성하고, 제 1 배선 상의 층간 확산 방지막을 제 1 배선의 폭보다 큰 폭을 갖도록 형성한다. 이하, 제 5 실시형태가 제 3 실시형태와 다른 점을 주로 설명한다.
도 9(a)는 제 1 층간 확산 방지막 (506) 상에 레지스트 마스크 (507) 가 형성된 상태를 도시한다. 이 레지스트 마스크 (507) 를 각각의 제 1 배선 (505) 상에 제 1 배선 (505) 의 폭보다 큰 폭을 갖도록 형성한다. 레지스트 마스크 (507) 의 크기가 제 3 실시형태의 레지스트 마스크와 상이한 것을 제외하고 이 시점까지의 단계를 제 3 실시형태와 동일한 방법에 따라 수행할 수 있다. 여기서, 도 9(a)에서, 부호 500은 기판을 나타내고, 부호 501은 에칭 정지막을 나타내고, 부호 502는 제 1 절연층을 나타내고, 부호 504는 제 1 확산 방지막을 나타낸다.
다음으로, 도 9(b) 및 도 9(c)를 참조하면, 제 1 층간 확산 방지막 (506) 을 제 3 실시형태와 동일한 조건 하에서 레지스트 마스크 (507) 를 사용하여 드라이 에칭한 후, 레지스트 마스크 (507) 를 제거한다. 그 결과, 제 1 층간 확산 방지막 (506) 을 각각의 인접 제 1 배선 (505) 의 상부에 제 1 배선 (505) 의 폭보다 큰 폭을 갖도록 형성한다. 상술한 바와 같이, 제 1 층간 확산 방지막 (506) 을 제 1 배선 (505) 의 폭보다 큰 폭을 가지며 제 1 배선 (505) 의 상부 표면을 완전히 덮도록 형성할 수도 있다. 그러나, 인접 제 1 배선 (505) 의 포텐셜이 상이한 경우, 제 1 배선 (505) 이 쇼트되는 것을 방지하기 위해서 도 9(c)에 도시한 바와 같이, 각각의 제 1 배선 (505) 상의 제 1 층간 확산 방지막 (506) 을 서로 완전 히 분리시키고 전기적으로 절연시키는 것이 필요하다. 여기서, 인접 제 1 배선 (505) 의 포텐셜이 동일한 경우, 각각의 제 1 배선 (505) 상의 제 1 층간 확산 방지막 (506) 이 접속되더라도 아무런 문제가 발생하지 않는다.
후속 프로세스를 도 6(d) 내지 도 7(d) 를 참조하여 제 3 실시형태에 설명한 것과 동일한 방법으로 수행하고, 도 9(d)에 도시한 바와 같이, 도전체 (514) 를 제 2 절연층 (508) 에 형성할 수도 있고, 구리막 (520) 으로 제 3 절연층 (517) 의 제 2 트렌치만을 매립함으로써 제 2 배선을 형성할 수도 있으며, 따라서, 싱글 다마신 배선 구조가 형성된다. 여기서, 도 9(d)에서, 부호 506a는 제 1 층간 확산 방지막 (506) 으로 이루어진 접착막을 나타내고, 부호 512는 제 2 확산 방지막을 나타내고, 부호 516은 제 2 층간 확산 방지막을 나타내고, 부호 517은 제 3 절연층을 나타내고, 부호 519는 제 3 확산 방지막을 나타낸다.
(다른 실시형태)
1. 듀얼 다마신 배선 구조가 이루어지는 경우가 상술한 제 1 실시형태, 제 2 실시형태 및 제 4 실시형태에 설명되고, 싱글 다마신 배선 구조가 이루어지는 경우가 제 3 실시형태 및 제 5 실시형태에 설명되지만, 듀얼 다마신 배선 및 싱글 다마신 배선을 동일한 절연층에 형성할 수도 있다. 또한, 싱글 다마신 배선층을 듀얼 다마신 배선층 상에 형성할 수도 있으며, 또는 듀얼 다마신 배선층을 싱글 다마신 배선층 상에 형성할 수도 있다.
2. 제 2 절연층은 FSG로 이루어진 단일층막에 한정되지 않으며, 약 400 nm 두께의 FSG 막 상에 약 50 nm 두께의 Si3N4와 같은 에칭 정지막을 형성하고, 이 에칭 정지막 상에 약 400 nm의 두께를 갖는 FSG막을 형성한 적층막일 수도 있으며, 듀얼 다마신 배선 및/또는 싱글 다마신 배선을 이 적층막 내에 형성할 수도 있다.
본 발명의 배선 구조는 기판 상에 또는 절연층 내에 MOS 트랜지스터, 메모리 소자, 커패시터 소자, 저항 소자 등을 구비한 IC's, LSI's, ULSI's 등에 적용될 수 있다.
본 발명에 따르면, 전자 이동 내성 및 스트레스 이동 내성이 향상되고, 신뢰성이 뛰어난 배선 구조를 얻을 수 있다.

Claims (16)

  1. 외표면에 형성된 하부층 트렌치를 갖는 제 1 절연층;
    상기 하부층 트렌치의 내표면에 형성된 제 1 확산 방지막;
    상기 제 1 확산 방지막을 통해 상기 하부층 트렌치 내에 매립된 하부층 배선;
    상기 하부층 배선 상에 형성되고, 고융점 금속 또는 고융점 금속 화합물로 이루어진 층간 확산 방지막;
    상기 제 1 절연층과 상기 층간 확산 방지막 상부에 형성된 제 2 절연층으로서, 상기 제 2 절연층과 상기 층간 확산 방지막을 관통하여 상기 하부층 배선에 도달하는 비아홀을 갖는, 상기 제 2 절연층;
    상기 비아홀의 내부 표면에 형성된 도전성 제 2 확산 방지막;
    상기 제 2 확산 방지막을 통해 상기 비아홀을 매립하는 도전체; 및
    상기 층간 확산 방지막을 형성하는 재료로 이루어진 접착막을 포함하며,
    상기 접착막은 상기 하부층 배선의 상부 표면으로부터 상기 비아홀 내의 상기 제 2 절연층의 측면으로 연장되도록 형성되며 고리 형태를 갖는, 배선 구조.
  2. 제 1 항에 있어서,
    상기 접착막은 상기 하부층 배선과의 컨택트의 폭이 1 nm 내지 7 nm 이고, 높이가 3 nm 내지 15 nm인, 배선 구조.
  3. 제 1 항에 있어서,
    상기 층간 확산 방지막과 상기 제 2 확산 방지막은 각각 단일층 막 또는 2층 이상의 적층막으로 이루어지며, 각각 Ta, Ti, W, Zr 및 이들의 화합물로부터 선택되는 재료로 이루어지는, 배선 구조.
  4. 제 1 항에 있어서,
    상기 하부층 배선은 구리, 또는 주석, 지르코늄 및 팔라듐으로부터 선택되는 하나 이상을 포함하는 구리 합금 중 하나로 이루어지는, 배선 구조.
  5. 제 1 항에 있어서,
    상기 제 2 절연층은 비아홀로 이어지고 그 내표면에 제 2 확산 방지막을 갖는 상부층 트렌치를 더 구비하고, 상기 도전체에 접속되는 상부층 배선이 상기 제 2 확산 방지막을 통해 상기 상부층 트렌치 내에 형성되는, 배선 구조.
  6. 제 1 항에 있어서,
    상기 제 1 절연층은 복수의 하부층 트렌치를 구비하며, 상기 제 1 확산 방지막과 상기 하부층 배선은 상기 하부층 트렌치 각각의 내부에 형성되고, 상기 층간 확산 방지막은 상기 하부층 배선의 각각의 최상부에 형성되고, 상기 층간 확산 방지막은 상이한 포텐셜을 갖는 하부층 배선이 쇼트되지 않도록 서로 분리되어 있는, 배선 구조.
  7. 제 1 항에 있어서,
    상기 층간 확산 방지막의 상부 표면과 상기 제 1 절연층의 상부 표면이 동일한 높이를 갖는, 배선 구조.
  8. (a) 제 1 절연층의 외부 표면에 하부층 트렌치를 형성하는 단계;
    (b) 상기 하부층 트렌치의 내부 표면에 제 1 확산 방지막을 형성하고, 상기 제 1 확산 방지막을 통해 상기 하부층 트렌치를 매립하는 하부층 배선을 형성하는 단계;
    (c) 상기 하부층 배선의 상부 표면의 적어도 전체 상에, 고융점 금속 또는 고융점 금속 화합물로 이루어진 층간 확산 방지막을 형성하는 단계;
    (d) 상기 층간 확산 방지막 및 상기 제 1 절연층 상부에 제 2 절연층을 형성하는 단계;
    (e) 상기 제 2 절연층을 에칭하여 상기 하부층 배선의 바로 상부의 상기 층간 확산 방지막에 도달하는 비아홀을 형성하는 단계;
    (f) 상기 비아홀 내부의 층간 확산 방지막을 에칭함으로써 상기 하부층 배선을 노출시키고, 상기 하부층 배선의 상부 표면으로부터 상기 비아홀 내부의 상기 제 2 절연층의 측면까지의 범위의 영역에 접착되도록, 상기 층간 확산 방지막을 형성하는 재료로 이루어지는 접착막을 형성하는 단계; 및
    (g) 상기 비아홀의 내부 표면에 도전성 제 2 확산 방지막을 형성하고, 상기 제 2 확산 방지막을 통해 상기 비아홀을 매립하는 도전체를 형성하는 단계를 포함하는, 배선 구조의 형성 방법.
  9. 제 8 항에 있어서,
    상기 접착막은 상기 하부층 배선과의 컨택트의 폭이 1 nm 내지 7 nm이고 높이가 3 nm 내지 15 nm인, 배선 구조의 형성 방법.
  10. 제 8 항에 있어서,
    상기 단계 (f)의 에칭은 스퍼터링 에칭인, 배선 구조의 형성 방법.
  11. 제 8 항에 있어서,
    상기 층간 확산 방지막은 10 nm 내지 50 nm의 막두께를 갖는, 배선 구조의 형성 방법.
  12. 제 8 항에 있어서,
    상기 층간 확산 방지막과 상기 제 2 확산 방지막은 각각 단일층 막 또는 2층 이상의 적층막으로 각각 이루어지며, 각각은 Ta, Ti, W, Zr 및 이들의 화합물로부터 선택되는 재료로 이루어지는, 배선 구조의 형성 방법.
  13. 제 8 항에 있어서,
    상기 하부층 배선은 구리 또는 주석, 지르코늄 및 팔라듐으로부터 선택되는 1종 이상을 포함하는 구리 합금으로 이루어지는, 배선 구조의 형성 방법.
  14. 제 8 항에 있어서,
    상기 단계 (e)는 상기 제 2 절연층을 에칭함으로써 상기 비아홀로 이어지는 상부층 트렌치를 형성하는 단계를 포함하고,
    상기 단계 (g)는 상기 상부층 트렌치의 내부 표면에 상기 제 2 확산 방지막을 형성하고, 상기 제 2 확산 방지막을 통해 상기 상부층 트렌치를 매립하는 상부층 배선을 형성하는 단계를 포함하는, 배선 구조의 형성방법.
  15. 제 8 항에 있어서,
    상기 단계 (a)에서, 복수의 하부층 트렌치가 형성되고,
    상기 단계 (b)에서, 상기 제 1 확산 방지막과 상기 하부층 배선이 상기 하부층 트렌치의 각각의 내부에 형성되며,
    상기 단계 (c)에서, 상기 층간 확산 방지막은 서로 분리되도록 상기 하부층 배선의 각각의 최상부에 형성되고, 따라서 상이한 포텐셜을 갖는 하부층 배선이 쇼트되는 것을 방지할 수 있도록 하는, 배선 구조의 형성방법.
  16. 제 8 항에 있어서,
    상기 단계 (b)에서, 상기 하부층 배선은 상기 제 1 절연층의 상부층 표면보다 상기 층간 확산 방지막의 두께만큼 낮은 높이까지 형성되는, 배선 구조의 형성방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050022456A1 (en) * 2003-07-30 2005-02-03 Babu S. V. Polishing slurry and method for chemical-mechanical polishing of copper
JP5154140B2 (ja) * 2006-12-28 2013-02-27 東京エレクトロン株式会社 半導体装置およびその製造方法
DE102008021568B3 (de) 2008-04-30 2010-02-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren der Erosion einer Metalldeckschicht während einer Kontaktlochstrukturierung in Halbleiterbauelementen und Halbleiterbauelement mit einem schützenden Material zum Reduzieren der Erosion der Metalldeckschicht
WO2009134386A1 (en) * 2008-04-30 2009-11-05 Advanced Micro Devices, Inc. Method of reducing erosion of a metal cap layer during via patterning in semiconductor devices
US8354751B2 (en) 2008-06-16 2013-01-15 International Business Machines Corporation Interconnect structure for electromigration enhancement
KR20130007378A (ko) * 2011-07-01 2013-01-18 삼성전자주식회사 반도체 장치
US8575022B2 (en) 2011-11-28 2013-11-05 International Business Machines Corporation Top corner rounding of damascene wire for insulator crack suppression

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050010165A (ko) * 2003-07-18 2005-01-27 매그나칩 반도체 유한회사 반도체 소자의 확산 방지막 형성 방법
KR20050042697A (ko) * 2003-11-04 2005-05-10 동부아남반도체 주식회사 반도체 소자의 구리확산 방지막 형성방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09139424A (ja) * 1995-11-13 1997-05-27 Ricoh Co Ltd 半導体装置およびその製造方法
JP3634994B2 (ja) 1999-11-30 2005-03-30 富士通株式会社 配線の形成方法及び半導体装置の製造方法
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP4198906B2 (ja) * 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
JP2003160877A (ja) * 2001-11-28 2003-06-06 Hitachi Ltd 半導体装置の製造方法および製造装置
KR100436288B1 (ko) * 2002-07-11 2004-06-16 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
DE10240436C1 (de) * 2002-09-02 2003-12-18 Infineon Technologies Ag Bitleitungsstruktur sowie Verfahren zu deren Herstellung
JP4242136B2 (ja) 2002-10-31 2009-03-18 富士通マイクロエレクトロニクス株式会社 配線構造の形成方法
JP4638140B2 (ja) * 2003-07-09 2011-02-23 マグナチップセミコンダクター有限会社 半導体素子の銅配線形成方法
US7344979B2 (en) * 2005-02-11 2008-03-18 Wafermasters, Inc. High pressure treatment for improved grain growth and void reduction
US7501690B2 (en) * 2005-05-09 2009-03-10 International Business Machines Corporation Semiconductor ground shield method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050010165A (ko) * 2003-07-18 2005-01-27 매그나칩 반도체 유한회사 반도체 소자의 확산 방지막 형성 방법
KR20050042697A (ko) * 2003-11-04 2005-05-10 동부아남반도체 주식회사 반도체 소자의 구리확산 방지막 형성방법

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