JP3634994B2 - 配線の形成方法及び半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、いわゆるダマシン法により絶縁膜の溝内に配線を充填形成する方法及びこの配線を備えた半導体装置の製造方法に関し、特にデュアルダマシン法により形成する多層配線に適用して好適である。
【０００２】
【従来の技術】
従来の半導体装置の配線技術においては、Ａｌ合金を配線材料として用い、ドライエッチング法によりパターン形成していた。ところが近年では、半導体装置の更なる微細化・高速駆動化が要請されており、より低抵抗且つ高電流密度の配線材料が要求され、しかも形成時の総処理時間の短縮化が要求される。これに応えるため、配線材料としてはＡｌ合金の代わりに例えばＣｕが用いられ、処理法としてはダマシン法の適用が検討されている。即ち、Ｃｕ配線を形成する場合、エッチング法ではエッチャント及び水分の影響でコロージョンが発生し形成が困難となることから、絶縁膜の溝内に金属（メタル）を埋め込み、研磨することで溝の中にのみメタルを残す、いわゆるダマシン法を用いて配線を形成する必要がある。この方法は、Ｂ．Ｌｕｔｈｅｒ等により、” ＰＬＡＮＥＲ ＣＯＰＰＥＲ−ＰＯＬＹＩＭＩＤＥ ＢＡＣＫ ＥＮＤ ＴＨＥ ＬＩＮＥ ＩＮＴＥＲ ＣＯＮＮＥＣＴＩＯＮＳ ＦＯＲ ＵＬＳＩ ＤＥＶＩＣＥＳ”，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １０ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＶＭＩＣ，Ｐ１５−２１，１９９３ で報告されている。
【０００３】
特に、更なる工程短縮を実現するには、いわゆるダマシン法により下部配線溝を充填する下部配線を形成した後、上下で隣接する配線間を接続するビア孔と上部配線を形成するための上部配線溝を形成した後、上部配線溝とビア孔に同時にメタルを埋め込んで研磨する、いわゆるデュアルダマシン法により多層配線を形成する必要がある。この方法は、インターナショナル・ビジネス・マシーン・コーポレーション（ＩＢＭ）より特開平１０−１４３９１４号公報などに開示されている。デュアルダマシン法を用いる場合、従来用いていたような埋め込み性能の劣るスパッタ法によるメタルの堆積では、絶縁膜の配線溝内へのメタルの埋め込みが困難であり、従来のスパッタ法に代わりにメッキ法により配線材料の堆積を行なう必要がある。
【０００４】
【発明が解決しようとする課題】
メッキ法により堆積されたメタルは、スパッタ法により堆積するメタルに比して、堆積直後の状態がアモルファスとなり、多くのボイドを含んでいる。半導体装置の配線として２層以上の多層配線を形成した場合に、形成過程においてＣｕ表面にて酸化を還元するための水素を含んだ雰囲気におけるアニール処理が必要であるが、このアニールによりメタル構造が変化するため、配線内やビア孔内でメタル中のボイドの凝集やメタル自身の体積の縮小が発生する。これに起因して、形成過程で断線が生じて歩留まりの低下を招来したり、実使用中でストレスマイグレーションが生じて重大な故障が引き起こされるという問題がある。
【０００５】
具体的に、試験的にデュアルダマシン法によりＣｕを材料とする２層配線を形成し、２０００個のチェーンコンタクトパターンで各々接続するに際して、Ｃｕ表面にパッシベーションを施す前に、Ｃｕ研磨後の表面浄化にＨ２ アニール（３５０℃、３０分）を用いた場合の前記パターンの歩留まりを調べた。その結果を図１０に示す。チェーンのボディ形状が０．３（幅：Ｗ）×２０（長さ：Ｌ）μｍの場合、コンタクトの歩留まりは９９％以上であるが、チェーンのボディ形状が１０（幅）×２０（長さ）μｍの場合にはコンタクトの歩留まりが９５％以下に低下することがわかる。この変化は信頼性試験において顕著となる。同パターンの信頼性試験における２００℃の温度下での放置試験の結果を図１１に示す。ボディ形状が前者のパターンにおいては全く劣化が見られない（プロットできないため、図中には表示していない）のに対して、後者のパターンにおいては１０００時間以下でほぼ１００％の磨耗故障を示している。
【０００６】
この点、配線溝の埋め込みを改善するために上層にＣＶＤ法でキャップするプロセスや、特開平８−３０３９１号公報による高圧リフローによる埋め込みの改善を図るプロセス等が知られているが、何れもプロセス中の埋め込みの改善やエレクトロマイグレーションの改善を目的としており、プロセス中のビア孔の不良やビア孔のストレスマイグレーションに対する報告は無い。
【０００７】
このように従来では、デュアルダマシン法を用いて多層配線をメッキ形成することにより、短時間の製造プロセスで低抵抗の多層配線を形成することが可能となる反面、形成過程の断線発生による歩留まりの低下や、実使用時でのストレスマイグレーション等による信頼性の低下を招来するという深刻な問題が未解決な現況にある。
【０００８】
そこで本発明は、ダマシン法にメッキ法を適用して短時間の製造プロセスで低抵抗の多層配線を形成するに際して、形成過程における歩留まり及び実使用中での信頼性を大幅に改善する配線の形成方法及び当該配線を備える半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、前記課題を解決するため、以下に示す諸態様を有する。
【００１０】
第１の態様は、配線の形成方法であって、半導体基板の上層に形成された第１の絶縁膜に所定の配線溝を形成する工程と、前記配線溝を埋め込むように金属膜をメッキ形成する工程と、前記金属膜を研磨し、前記配線溝内のみを充填するように前記金属膜を残して配線を形成する工程と、少なくとも前記配線上に第２の絶縁膜を形成する工程とを含み、前記金属膜の形成後前記金属膜の研磨前に、当該金属膜に前記配線のストレスマイグレーションを緩和する温度の熱処理を施すとともに、前記第２の絶縁膜の形成温度を含む前記配線形成後の諸工程の処理温度を、前記配線の歩留まりを向上させる低温度以下に制御することを特徴とする。
【００１１】
前記第１の態様において、前記金属膜の形成直後における前記熱処理の前記所定温度を８０℃〜２００℃の範囲内の温度とすることが好適である。
【００１２】
前記第１の態様において、前記配線形成後の諸工程の処理温度を４００℃以下とすることが好適である。
【００１３】
前記第１の態様において、前記配線を多層配線として形成するに際して、少なくとも前記各工程を含む一連のプロセスを経て、前記配線を形成した後、形成された前記配線と開孔を通じて電気的に接続されるように、前記一連のプロセスを所定回数繰り返して、多層配線を形成することが好適である。
【００１４】
第２の態様は、半導体基板上に所定の半導体素子を形成し、前記半導体素子の上層に当該半導体素子と電気的に接続するように配線を形成する半導体装置の製造方法であって、前記配線を形成するに際して、前記半導体素子の上層に形成された第１の絶縁膜に所定の配線溝を形成する工程と、前記配線溝を埋め込むように低抵抗の金属膜をメッキ形成する工程と、前記金属膜を研磨し、前記配線溝内のみを充填するように前記金属膜を残して配線を形成する工程と、少なくとも前記配線上に第２の絶縁膜を形成する工程とを含み、前記金属膜の形成後前記金属膜の研磨前に、当該金属膜に熱処理を施すことを特徴とする。
【００１５】
【作用】
本発明では、ダマシン法にメッキ法を適用して配線を形成するに際して、配線材料である金属膜形成直後に低温熱処理を施し、更にそれに加え、配線溝内のみに金属膜を残して配線形成する研磨を施した後の層間絶縁膜の形成工程を含む諸工程を所定の低温度に制御して行なう。ここで、前記低温熱処理の工程を省略して配線形成後の諸工程を所定の低温度に制御して行った場合、製造時における配線の歩留まりは改善されるものの、実使用時におけるストレスマイグレーション等の緩和はみられない。そこで、上記の如く前記低温熱処理の工程と配線形成後の諸工程の低温度制御を併用することにより、その後の諸熱処理に起因するストレス量が緩和され、配線中のボイドの形成や体積減少が抑止されて信頼性の大幅な向上が実現する。
【００１６】
【発明の実施の形態】
以下、本発明を適用した具体的な実施形態について図面を参照しながら詳細に説明する。
【００１７】
（本実施形態の主要構成による機能）
先ず、本発明の配線の形成方法を構成する各工程のうち、本発明の主な特徴をなす工程の機能について説明する。
【００１８】
本実施形態では、いわゆるデュアルダマシン法にメッキ法を適用して多層配線を形成する方法を主要構成として開示する。本例では、例えば図２〜図８を参照すれば、第１の配線溝１９にメッキＣｕ膜２２を充填してなる第１の配線２３上に、ビア孔３０を介して当該ビア孔３０及び第２の配線溝３３にメッキＣｕ膜３５を充填してなる第２の配線３６を形成する。
【００１９】
ここで、本実施形態の主要構成は、第１及び第２の配線２３，３６の材料膜となるメッキ金属膜（Ｃｕ膜２２，３５）を形成した直後に低温アニール処理を施すこと（以下、条件１とする。）と、ＣＭＰにより第１及び第２の配線２３，３６を形成した後のＨ２ プラズマ処理及びそれに引き続く層間絶縁膜２５，３８を含む諸工程の処理温度を所定の低温度以下に制御すること（以下、条件２とする。）である。
【００２０】
−条件１の機能−
以下、条件１の機能について、定量的考察を交えて説明する。
図１は、メッキＣｕ膜に加熱の温度を変えて測定したストレス変化を示す特性図である。ｘ軸に温度、ｙ軸にストレスを示している。昇温、降温の方向を矢印で示す。
【００２１】
図１（ａ）は、Ｃｕメッキ後に１２０℃まで上昇させ、室温まで戻したときのストレスの変化を示しており、図１（ｂ）は、プロセス中の最大温度を仮定し、４２０℃まで変化させ室温まで戻したときのストレス変化を示す。図中には本例に示す条件１（メッキ後アニール）の有無を示している。室温から４２０℃に昇温する過程で、２００℃までは熱膨張に従って拡散クリープのためにストレス変化が見られ、２００℃以上からＣｕの早い拡散のためにストレスが緩和される減少が見られる。ここで、生じた緩和は室温に戻した場合でも保持され、室温状態では逆のストレスとなる。
【００２２】
Ｃｕ配線は、絶縁膜成長時に要する熱処理により図１（ｂ）に示すような熱ストレスを受けている。熱ストレスによりＣｕ構造が変化し、Ｃｕ配線の内部にボイドや体積縮小等が生じることが、配線及びビア孔におけるボイド形成のドライビングフォースとなっている。
【００２３】
図１（ａ）に示すように、メッキＣｕ膜の堆積直後に当該Ｃｕ膜に対してＣｕの早い拡散が生じる２００℃温度以下で熱処理を行うと、ダマシン法による配線溝の内部でＣｕが膨張しつつ、Ｃｕのグレイン成長及びボイド析出が促進する。その後、室温に戻った状態では、Ｃｕの緻密化とストレスの緩和が起こっている。ここでは、ＣＭＰ研磨しろの部分が収縮するが、研磨後の配線溝の内部における体積は維持されている。
【００２４】
図１（ａ）に示すように、Ｃｕメッキ後のＣｕ膜は、熱処理により−４．０×１０９ ｄｙｎ／ｃｍ２ 以上あたりまで−方向（熱膨張）に増加するが、温度を下げる過程で１．０×１０９ ｄｙｎ／ｃｍ２ 程度＋方向にストレスが増加（体積の収縮）する。この変化は以下のことを示唆する。１２０℃でＣｕが膨張した状態でボイド析出と結晶粒成長が行われている段階では、Ｃｕとバリアメタルの密着性は良好に保たれている。この後、室温に戻す過程で体積の収縮した分だけストレス変化が生じる。
【００２５】
実際の多層配線形成プロセスでは、更にこの後に絶縁膜等の成長時における熱処理の影響を考える必要がある。
この条件１によるＣｕメッキ直後の２００℃以下の熱処理を行なわない場合には、４００℃まで上昇する過程で−５．０×１０９ ｄｙｎ／ｃｍ２ 程度までストレス変化する。２００℃まで温度が上昇するとＣｕの早い拡散によりストレスの緩和が発生する。この過程においてボイドの析出により、ビア孔の内部での断線が発生している。メッキＣｕ直後の熱処理を低温で行っておくことにより、図１（ｂ）に示すように、その後の熱処理によるストレス量の変化が緩和され、多層配線形成プロセス中の熱処理によるボイドの形成及び体積の縮小が生じ難くなることがわかる。
【００２６】
Ｃｕメッキ後に室温で放置した場合でも、グレインの成長が見られることが知られているが、この場合にはボイド形成を抑制する作用は見られない。これは先に示した、１２０℃で熱処理したときのストレス変化を起こすような緻密化が生じないためによるものと考えられる。
【００２７】
以上の考察から、条件１におけるＣｕメッキ膜形成直後の熱処理によりストレス量の変化が緩和され、実使用時における信頼性の向上を実現できることがわかる。この場合、熱処理の適正温度範囲としては、室温に戻した際に収縮によるストレス変化の見られる８０℃以上で、且つ早い拡散の発生しない２００℃以下が好適であり、ストレス変化の抑制を考慮して１分程度の短時間で行なうことが好ましい。
【００２８】
−条件２の機能−
条件２は、言わば条件１の機能を補完するものである。条件１の考察からも、Ｃｕメッキ膜のＣＭＰによる配線形成後の層間絶縁膜形成に必要なアニールを代表とする諸熱処理において、各処理温度を４００℃以下に制御すれば、ストレス量の変化が緩和されることが示唆される。なお、本例の例えば図２〜図８において、第１及び第２の配線２３，３６のＣｕ表面を浄化するための工程等は、炉アニールのようにサーマルバジェットの大きい処理を行うと効果が減少するので避けることが望ましい。但し、エッチングダメージを除去するための最終アニールはプロセスの終わりに適切な温度及び時間で行うようにし、多層配線形成の各工程でのサーマルバジェットの低減化を図ることが望ましい。
【００２９】
−条件１と条件２の関係−
従来のデュアルダマシン法にメッキ法を適用したＣｕ多層配線の形成方法に条件２のみを付加した実験を行なった。即ち、ＣＭＰによる配線形成後のアニールを行なわず、層間絶縁膜形成時の処理温度を下げて（全て４００℃以下）多層配線を形成し、形成時の歩留まり及び実使用時の信頼性を調べたところ、歩留まりの向上はみられたが、信頼性の回復は認められなかった。
【００３０】
そこで、従来のＣｕ多層配線の形成方法に条件１及び条件２の双方を付加した実験を行なったところ、歩留まりの向上に加えて信頼性の大幅な回復が認められた。
【００３１】
このことから、条件１及び条件２の双方が相まって、高い歩留まり及び信頼性を確保しつつ、短時間の製造プロセスで低抵抗の多層配線を形成することが可能となることがわかる。
【００３２】
（多層配線の形成方法）
続いて、前述の条件１，２を備えた本発明の主要構成をなす多層配線の形成方法について説明する。図２〜図８は、デュアルダマシン法にメッキ法を適用して多層配線（ここでは２層）を形成する工程を順に示す概略断面図である。
【００３３】
先ず、図２（ａ）に示すように、半導体基板（不図示）を覆うように層間絶縁膜１１を堆積形成した後、層間絶縁膜１１に下層配線と通じるビア孔１２を開孔形成する。次に、ビア孔１２の内壁を覆うようにＴｉＮ等の下地膜１３を形成し、ビア孔１２を埋め込む膜厚にＷ膜を堆積形成して、このＷ膜を化学機械研磨（ＣＭＰ）してビア孔１２のみにＷが充填されてなるＷプラグ１４を形成する。
【００３４】
続いて、図２（ｂ）に示すように、層間絶縁膜１１及びＷプラグ１４上にＳｉ３ Ｎ４ 膜１５を膜厚３０ｎｍ程度に形成する。次に、Ｓｉ３ Ｎ４ 膜１５上にＦＳＧ（ｆｌｕｏｒｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ ）からなる層間絶縁膜１６を膜厚５００ｎｍ程度に堆積形成した後、フォトリソグラフィーの露光に対する反射防止膜１７を形成する。
【００３５】
続いて、図２（ｃ）に示すように、フォトレジスト１８を塗布し、フォトリソグラフィーによりフォトレジスト１８を加工して、各Ｗプラグ１４上で開口する配線溝パターン１８ａを形成する。次に、フォトレジスト１８をマスクとし、Ｓｉ３ Ｎ４ 膜１５をエッチングストッパーとして、反射防止膜１７及び層間絶縁膜１６をドライエッチングする。
【００３６】
続いて、図２（ｄ）に示すように、フォトレジスト１８を灰化処理等により除去した後、更にＳｉ３ Ｎ４ 膜１５をドライエッチングして層間絶縁膜１１及び各Ｗプラグ１４の表面を露出させ、配線溝パターンに倣った第１の配線溝１９を形成する。
【００３７】
続いて、図３（ａ）に示すように、半導体基板にＨ２ を含むプラズマ処理、ここではＮＨ３ プラズマ処理を施して第１の配線溝１９内を洗浄する。ここで、前記プラズマ処理としてはＮＨ３ ガスの代わりにＨ２ ガス、Ｎ２ −Ｈ２ 混合ガス、Ｈ２ −Ａｒ混合ガス等を用いてもよい。
【００３８】
続いて、図３（ｂ）に示すように、ＲＦ処理として逆スパッタを熱酸化膜の膜厚換算で１０ｎｍ程度行って層間絶縁膜１１を洗浄した後、ＴａＮからなるバリアメタル膜２０を膜厚２５ｎｍ程度に、更にシード金属膜としてＣｕ膜２１を膜厚２００ｎｍ程度にクラスター化されたスパッタ装置により真空中で連続的に堆積形成する。ここで、ＲＦ処理とバリアメタル膜２０及びＣｕ膜２１の形成は真空中で連続的に行なうことが望ましい。
【００３９】
続いて、図３（ｃ）に示すように、バリアメタル２０を電極として、メッキ法により第１の配線溝１９内を埋め込む膜厚、ここでは１μｍ程度にＣｕ膜２２を形成する。
【００４０】
続いて、図３（ｄ）に示すように、Ｃｕ膜２２のメッキ形成直後に窒素雰囲気で満たされたホットプレート上で８０℃〜２００℃の低温、ここでは１５０℃で１分間の加熱処理を行う。この処理により、後述するようにＣｕ膜２２のストレス変化及びＣｕのグレイン成長を促進させる。ここで、加熱処理としてはホットプレートを用いたベーク法以外にも、ＣＶＤ装置を用いたり、ランプやレーザ等を用いても良い。
【００４１】
続いて、図４（ａ）に示すように、ダマシン法によるＣｕ膜２２の分離のため、ＣＭＰ法によりＣｕ膜２２（２１）及びバリアメタル膜２０を研磨して第１の配線溝１９内のみにＣｕ膜２２を残した後、ウェット処理により洗浄して第１の配線２３を形成する。次に、Ｈ２ を含むプラズマ処理、ここではＮＨ３ プラズマ処理を４００℃以下の低温で短時間、ここでは３５０℃で３０秒間行い、露出した第１の配線２３の表面を洗浄・還元して表面酸化膜を除去する。ここで、前記プラズマ処理としてはＮＨ３ ガスの代わりにＨ２ ガス、Ｎ２ −Ｈ２ 混合ガス、Ｈ２ −Ａｒ混合ガス等を用いてもよい。
【００４２】
続いて、図４（ｂ）に示すように、ＮＨ３ プラズマ処理と同一のチャンバーにより当該処理と連続した４００℃以下の低温下で、第１の配線２３の表面の拡散バリア（パッシベーション）となるＳｉ３ Ｎ４ 膜２４を膜厚７０ｎｍ程度に堆積形成する。次に、Ｓｉ３ Ｎ４ 膜２４上にＦＳＧからなる層間絶縁膜２５、Ｓｉ３ Ｎ４ 膜２６、ＦＳＧからなる層間絶縁膜２７を膜厚７００ｎｍ程度、３０ｎｍ程度、７００ｎｍ程度に順次形成し、更に反射防止膜２８を形成する。
【００４３】
続いて、図４（ｃ）に示すように、フォトレジスト２９を塗布し、フォトリソグラフィーによりフォトレジスト２９を加工して、各第１の配線２３上で開口する開孔パターン２９ａを形成する。
【００４４】
続いて、図５（ａ）に示すように、フォトレジスト２９をマスクとし、Ｓｉ３ Ｎ４ 膜２４をエッチングストッパーとして、反射防止膜２８、層間絶縁膜２７、Ｓｉ３ Ｎ４ 膜２６及び層間絶縁膜２５をドライエッチングして、開孔パターン２９ａの形状に倣ったビア孔３０を形成する。次に、フォトレジスト２９を灰化処理等により除去する。
【００４５】
続いて、図５（ｂ）に示すように、形成されたビア孔３０の下方部位に、第１の配線２３の表面酸化を防止する処置としてレジスト等からなる保護材料３１を埋め込む。
【００４６】
続いて、図５（ｃ）に示すように、フォトレジスト３２を塗布し、フォトリソグラフィーによりフォトレジスト３２を加工して、各ビア孔３０上で開口する配線層パターン３２ａを形成する。次に、フォトレジスト３２をマスクとし、Ｓｉ３ Ｎ４ 膜２６をエッチングストッパーとして、反射防止膜２８及び層間絶縁膜２７をドライエッチングして、配線層パターン３２ａの形状に倣った第２の配線溝３３を形成する。
【００４７】
続いて、図６（ａ）に示すように、フォトレジスト３２及び保護材料３１を灰化処理等により除去した後、ビア孔３０の底部に残るＳｉ３ Ｎ４ 膜２４及び第２の配線溝３３の底部に残るＳｉ３ Ｎ４ 膜２６を全面ドライエッチングにより除去する。このとき、第２の配線溝３３とビア孔３０とが一体となる。
【００４８】
続いて、図６（ｂ）に示すように、Ｈ２ を含むプラズマ処理、ここではＮＨ３ プラズマ処理を４００℃以下の低温で短時間、ここでは３５０℃で３０秒間行い、ビア孔３０の底部に露出した第１の配線２３の表面を洗浄する。ここで、前記プラズマ処理としてはＮＨ３ ガスの代わりにＨ２ ガス、Ｎ２ −Ｈ２ 混合ガス、Ｈ２ −Ａｒ混合ガス等を用いてもよい。
【００４９】
続いて、図７（ａ）に示すように、ＴａＮからなるバリアメタル膜３４を膜厚２５ｎｍ程度に、更にシード金属膜としてＣｕ膜（不図示）を膜厚２００ｎｍ程度にスパッタ装置により真空中で連続的に堆積形成する。次に、バリアメタル３４を電極として、メッキ法により第２の配線溝３３及びビア孔３０内を埋め込む膜厚、ここでは１μｍ程度にＣｕ膜３５を形成する。次に、Ｃｕ膜３５のメッキ形成直後に窒素雰囲気で満たされたホットプレート上で２００℃以下の低温、ここでは１５０℃で１分間の加熱処理を行う。この処理により、後述するようにＣｕ膜３５のストレス変化及びＣｕのグレイン成長を促進させる。
【００５０】
続いて、図７（ｂ）に示すように、ダマシン法によるＣｕ膜２２の分離のため、ＣＭＰ法によりＣｕ膜３５及びバリアメタル膜３４を研磨して第２の配線溝３５及びビア孔３０内のみにＣｕ膜３５を残した後、ウェット処理により洗浄して第２の配線３６を形成する。
【００５１】
続いて、図８（ａ）に示すように、Ｈ２ を含むプラズマ処理、ここではＮＨ３ プラズマ処理を４００℃以下の低温で短時間、ここでは３５０℃で３０秒間行い、露出した第２の配線３６の表面を洗浄して表面酸化膜を除去する。ここで、前記プラズマ処理としてはＮＨ３ ガスの代わりにＨ２ ガス、Ｎ２ −Ｈ２ 混合ガス、Ｈ２ −Ａｒ混合ガス等を用いてもよい。次に、ＮＨ３ プラズマ処理と同一のチャンバーにより当該処理と連続した４００℃以下の低温下で、第２の配線３６の表面の拡散バリア（パッシベーション）となるＳｉ３ Ｎ４ 膜３７を膜厚７０ｎｍ程度に堆積形成する。更に、カバー膜としてシリコン酸化膜（ＳｉＯ膜）３８を膜厚４００ｎｍ程度に、Ｓｉ３ Ｎ４ 膜３９を膜厚３００ｎｍ程度に順次形成する。
【００５２】
続いて、図８（ｂ）に示すように、パッド電極を形成するためにフォトリソグラフィーを行い、フォトレジストをマスクにＳｉ３ Ｎ４ 膜３７及びシリコン酸化膜３８をドライエッチングする。次に、フォトレジストを除去した後、Ｓｉ３ Ｎ４ 膜３７をドライエッチングして第２の配線３６の表面を露出させ、Ｈ２ を含むＮ２ 雰囲気下における４００℃以下の低温下にて、最終のアニール処理を施す。これにより、パッド電極の開口４０を形成する。
【００５３】
しかる後、開口４０に対するパッド電極の形成やその他の後工程を経て、多層配線が完成する。
【００５４】
本実施形態の多層配線の形成方法によれば、多層プロセス終了後の配線の断線による歩留まりの低下を抑制でき、ストレスマイグレーション等に起因する不良の発生率を抑えて信頼性の大幅な向上に寄与する。先に示したチェーンコンタクトパターンの構造（Ｌ／Ｗ＝１０／２０μｍ，ビア孔径＝０．２８μｍ）を持つチェーン数２０００個のモニターにおいて、多層プロセス終了後のビア孔の歩留まりは本実施形態と従来の形成方法との間でほぼ１００％の歩留まりとなった。また、同パターンを用いて２００℃の加速条件でおこなったストレスマイグレーションの評価結果では、メッキ後の加熱を行わないものは１年以下の寿命となったが、本例の方法では十分な寿命（少なくとも実使用条件で１０年以上）が得られた。
【００５５】
以上説明したように、本例によれば、高い歩留まり及び信頼性を確保しつつ、短時間の製造プロセスで低抵抗の多層配線を形成することができる。
【００５６】
（多層配線を備えた半導体装置）
具体的に、半導体基板上に半導体素子、ここではＭＯＳトランジスタを形成し、続いて前述の各工程により多層配線を形成した一例を図９に示す。
【００５７】
ＭＯＳトランジスタは、通常の方法、即ち、シリコン半導体基板１上に薄いシリコン酸化膜及び所定厚の多結晶シリコン膜を形成し、これらをフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、ゲート絶縁膜２及びゲート電極３を形成する。続いて、ゲート電極３（又はフォトレジスト等）をマスクとして半導体基板１と反対導電型の不純物をイオン注入し、アニール処理することにより、ソース／ドレイン４を形成する。そいて、各ソース／ドレイン４と接続するようにＷプラグ１４を形成し、前述の各工程により多層配線を形成する。
【００５８】
本例によれば、高い歩留まり及び信頼性を確保しつつ、短時間の製造プロセスで低抵抗の多層配線を形成することができるため、従来では得られなかった高性能の半導体装置を実現することが可能となる。
【００５９】
なお、以下の諸態様も本発明を構成する。
【００６０】
態様１は、配線の形成方法であって、少なくとも一部が露出した前記配線表面に、Ｈ２ を含む混合ガスによるプラズマ処理を施して浄化することを特徴とする。
【００６１】
態様２は、前記態様１に記載の配線の形成方法であって、前記浄化に続いてプラズマ処理により前記配線上にシリコン窒化膜、前記層間絶縁膜を順次形成することを特徴とする。
【００６２】
態様３は、半導体装置の製造方法であって、少なくとも前記各工程を含む一連のプロセスを経て、前記配線を形成した後、形成された前記配線と開孔を通じて電気的に接続されるように、前記一連のプロセスを所定回数繰り返して、多層配線を形成することを特徴とする。
【００６３】
【発明の効果】
本発明によれば、高い歩留まり及び信頼性を確保しつつ、短時間の製造プロセスで低抵抗の配線、特に多層配線を形成することが可能となり、更には当該多層配線を備えた高性能の半導体装置を実現することができる。
【図面の簡単な説明】
【図１】Ｃｕメッキ膜形成後の熱処理によるストレス変化を示す特性図である。
【図２】本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図５】図４に引き続き、本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図６】図５に引き続き、本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図７】図６に引き続き、本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図８】図７に引き続き、本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図９】本実施形態により製造されたＭＯＳトランジスタを示す概略断面図である。
【図１０】従来の配線の形成方法によるチェーンコンタクトの歩留まりを示す特性図である。
【図１１】従来の配線の形成方法によるチェーンコンタクトのワイブルプロットを示す特性図である。
【符号の説明】
１ シリコン半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ ソース／ドレイン
１１，１６，２５，２７，３８ 層間絶縁膜
１４ Ｗプラグ
１５，２４，２６，３７，３９ Ｓｉ３ Ｎ４ 膜
１９ 第１の配線溝
２０，３４ バリアメタル膜
２１ シードＣｕ膜
２２，３５ Ｃｕ膜
２３ 第１の配線
３０ ビア孔
３１ 保護材料
３３ 第２の配線溝
３６ 第２の配線
【発明の属する技術分野】
本発明は、いわゆるダマシン法により絶縁膜の溝内に配線を充填形成する方法及びこの配線を備えた半導体装置の製造方法に関し、特にデュアルダマシン法により形成する多層配線に適用して好適である。
【０００２】
【従来の技術】
従来の半導体装置の配線技術においては、Ａｌ合金を配線材料として用い、ドライエッチング法によりパターン形成していた。ところが近年では、半導体装置の更なる微細化・高速駆動化が要請されており、より低抵抗且つ高電流密度の配線材料が要求され、しかも形成時の総処理時間の短縮化が要求される。これに応えるため、配線材料としてはＡｌ合金の代わりに例えばＣｕが用いられ、処理法としてはダマシン法の適用が検討されている。即ち、Ｃｕ配線を形成する場合、エッチング法ではエッチャント及び水分の影響でコロージョンが発生し形成が困難となることから、絶縁膜の溝内に金属（メタル）を埋め込み、研磨することで溝の中にのみメタルを残す、いわゆるダマシン法を用いて配線を形成する必要がある。この方法は、Ｂ．Ｌｕｔｈｅｒ等により、” ＰＬＡＮＥＲ ＣＯＰＰＥＲ−ＰＯＬＹＩＭＩＤＥ ＢＡＣＫ ＥＮＤ ＴＨＥ ＬＩＮＥ ＩＮＴＥＲ ＣＯＮＮＥＣＴＩＯＮＳ ＦＯＲ ＵＬＳＩ ＤＥＶＩＣＥＳ”，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １０ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＶＭＩＣ，Ｐ１５−２１，１９９３ で報告されている。
【０００３】
特に、更なる工程短縮を実現するには、いわゆるダマシン法により下部配線溝を充填する下部配線を形成した後、上下で隣接する配線間を接続するビア孔と上部配線を形成するための上部配線溝を形成した後、上部配線溝とビア孔に同時にメタルを埋め込んで研磨する、いわゆるデュアルダマシン法により多層配線を形成する必要がある。この方法は、インターナショナル・ビジネス・マシーン・コーポレーション（ＩＢＭ）より特開平１０−１４３９１４号公報などに開示されている。デュアルダマシン法を用いる場合、従来用いていたような埋め込み性能の劣るスパッタ法によるメタルの堆積では、絶縁膜の配線溝内へのメタルの埋め込みが困難であり、従来のスパッタ法に代わりにメッキ法により配線材料の堆積を行なう必要がある。
【０００４】
【発明が解決しようとする課題】
メッキ法により堆積されたメタルは、スパッタ法により堆積するメタルに比して、堆積直後の状態がアモルファスとなり、多くのボイドを含んでいる。半導体装置の配線として２層以上の多層配線を形成した場合に、形成過程においてＣｕ表面にて酸化を還元するための水素を含んだ雰囲気におけるアニール処理が必要であるが、このアニールによりメタル構造が変化するため、配線内やビア孔内でメタル中のボイドの凝集やメタル自身の体積の縮小が発生する。これに起因して、形成過程で断線が生じて歩留まりの低下を招来したり、実使用中でストレスマイグレーションが生じて重大な故障が引き起こされるという問題がある。
【０００５】
具体的に、試験的にデュアルダマシン法によりＣｕを材料とする２層配線を形成し、２０００個のチェーンコンタクトパターンで各々接続するに際して、Ｃｕ表面にパッシベーションを施す前に、Ｃｕ研磨後の表面浄化にＨ２ アニール（３５０℃、３０分）を用いた場合の前記パターンの歩留まりを調べた。その結果を図１０に示す。チェーンのボディ形状が０．３（幅：Ｗ）×２０（長さ：Ｌ）μｍの場合、コンタクトの歩留まりは９９％以上であるが、チェーンのボディ形状が１０（幅）×２０（長さ）μｍの場合にはコンタクトの歩留まりが９５％以下に低下することがわかる。この変化は信頼性試験において顕著となる。同パターンの信頼性試験における２００℃の温度下での放置試験の結果を図１１に示す。ボディ形状が前者のパターンにおいては全く劣化が見られない（プロットできないため、図中には表示していない）のに対して、後者のパターンにおいては１０００時間以下でほぼ１００％の磨耗故障を示している。
【０００６】
この点、配線溝の埋め込みを改善するために上層にＣＶＤ法でキャップするプロセスや、特開平８−３０３９１号公報による高圧リフローによる埋め込みの改善を図るプロセス等が知られているが、何れもプロセス中の埋め込みの改善やエレクトロマイグレーションの改善を目的としており、プロセス中のビア孔の不良やビア孔のストレスマイグレーションに対する報告は無い。
【０００７】
このように従来では、デュアルダマシン法を用いて多層配線をメッキ形成することにより、短時間の製造プロセスで低抵抗の多層配線を形成することが可能となる反面、形成過程の断線発生による歩留まりの低下や、実使用時でのストレスマイグレーション等による信頼性の低下を招来するという深刻な問題が未解決な現況にある。
【０００８】
そこで本発明は、ダマシン法にメッキ法を適用して短時間の製造プロセスで低抵抗の多層配線を形成するに際して、形成過程における歩留まり及び実使用中での信頼性を大幅に改善する配線の形成方法及び当該配線を備える半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、前記課題を解決するため、以下に示す諸態様を有する。
【００１０】
第１の態様は、配線の形成方法であって、半導体基板の上層に形成された第１の絶縁膜に所定の配線溝を形成する工程と、前記配線溝を埋め込むように金属膜をメッキ形成する工程と、前記金属膜を研磨し、前記配線溝内のみを充填するように前記金属膜を残して配線を形成する工程と、少なくとも前記配線上に第２の絶縁膜を形成する工程とを含み、前記金属膜の形成後前記金属膜の研磨前に、当該金属膜に前記配線のストレスマイグレーションを緩和する温度の熱処理を施すとともに、前記第２の絶縁膜の形成温度を含む前記配線形成後の諸工程の処理温度を、前記配線の歩留まりを向上させる低温度以下に制御することを特徴とする。
【００１１】
前記第１の態様において、前記金属膜の形成直後における前記熱処理の前記所定温度を８０℃〜２００℃の範囲内の温度とすることが好適である。
【００１２】
前記第１の態様において、前記配線形成後の諸工程の処理温度を４００℃以下とすることが好適である。
【００１３】
前記第１の態様において、前記配線を多層配線として形成するに際して、少なくとも前記各工程を含む一連のプロセスを経て、前記配線を形成した後、形成された前記配線と開孔を通じて電気的に接続されるように、前記一連のプロセスを所定回数繰り返して、多層配線を形成することが好適である。
【００１４】
第２の態様は、半導体基板上に所定の半導体素子を形成し、前記半導体素子の上層に当該半導体素子と電気的に接続するように配線を形成する半導体装置の製造方法であって、前記配線を形成するに際して、前記半導体素子の上層に形成された第１の絶縁膜に所定の配線溝を形成する工程と、前記配線溝を埋め込むように低抵抗の金属膜をメッキ形成する工程と、前記金属膜を研磨し、前記配線溝内のみを充填するように前記金属膜を残して配線を形成する工程と、少なくとも前記配線上に第２の絶縁膜を形成する工程とを含み、前記金属膜の形成後前記金属膜の研磨前に、当該金属膜に熱処理を施すことを特徴とする。
【００１５】
【作用】
本発明では、ダマシン法にメッキ法を適用して配線を形成するに際して、配線材料である金属膜形成直後に低温熱処理を施し、更にそれに加え、配線溝内のみに金属膜を残して配線形成する研磨を施した後の層間絶縁膜の形成工程を含む諸工程を所定の低温度に制御して行なう。ここで、前記低温熱処理の工程を省略して配線形成後の諸工程を所定の低温度に制御して行った場合、製造時における配線の歩留まりは改善されるものの、実使用時におけるストレスマイグレーション等の緩和はみられない。そこで、上記の如く前記低温熱処理の工程と配線形成後の諸工程の低温度制御を併用することにより、その後の諸熱処理に起因するストレス量が緩和され、配線中のボイドの形成や体積減少が抑止されて信頼性の大幅な向上が実現する。
【００１６】
【発明の実施の形態】
以下、本発明を適用した具体的な実施形態について図面を参照しながら詳細に説明する。
【００１７】
（本実施形態の主要構成による機能）
先ず、本発明の配線の形成方法を構成する各工程のうち、本発明の主な特徴をなす工程の機能について説明する。
【００１８】
本実施形態では、いわゆるデュアルダマシン法にメッキ法を適用して多層配線を形成する方法を主要構成として開示する。本例では、例えば図２〜図８を参照すれば、第１の配線溝１９にメッキＣｕ膜２２を充填してなる第１の配線２３上に、ビア孔３０を介して当該ビア孔３０及び第２の配線溝３３にメッキＣｕ膜３５を充填してなる第２の配線３６を形成する。
【００１９】
ここで、本実施形態の主要構成は、第１及び第２の配線２３，３６の材料膜となるメッキ金属膜（Ｃｕ膜２２，３５）を形成した直後に低温アニール処理を施すこと（以下、条件１とする。）と、ＣＭＰにより第１及び第２の配線２３，３６を形成した後のＨ２ プラズマ処理及びそれに引き続く層間絶縁膜２５，３８を含む諸工程の処理温度を所定の低温度以下に制御すること（以下、条件２とする。）である。
【００２０】
−条件１の機能−
以下、条件１の機能について、定量的考察を交えて説明する。
図１は、メッキＣｕ膜に加熱の温度を変えて測定したストレス変化を示す特性図である。ｘ軸に温度、ｙ軸にストレスを示している。昇温、降温の方向を矢印で示す。
【００２１】
図１（ａ）は、Ｃｕメッキ後に１２０℃まで上昇させ、室温まで戻したときのストレスの変化を示しており、図１（ｂ）は、プロセス中の最大温度を仮定し、４２０℃まで変化させ室温まで戻したときのストレス変化を示す。図中には本例に示す条件１（メッキ後アニール）の有無を示している。室温から４２０℃に昇温する過程で、２００℃までは熱膨張に従って拡散クリープのためにストレス変化が見られ、２００℃以上からＣｕの早い拡散のためにストレスが緩和される減少が見られる。ここで、生じた緩和は室温に戻した場合でも保持され、室温状態では逆のストレスとなる。
【００２２】
Ｃｕ配線は、絶縁膜成長時に要する熱処理により図１（ｂ）に示すような熱ストレスを受けている。熱ストレスによりＣｕ構造が変化し、Ｃｕ配線の内部にボイドや体積縮小等が生じることが、配線及びビア孔におけるボイド形成のドライビングフォースとなっている。
【００２３】
図１（ａ）に示すように、メッキＣｕ膜の堆積直後に当該Ｃｕ膜に対してＣｕの早い拡散が生じる２００℃温度以下で熱処理を行うと、ダマシン法による配線溝の内部でＣｕが膨張しつつ、Ｃｕのグレイン成長及びボイド析出が促進する。その後、室温に戻った状態では、Ｃｕの緻密化とストレスの緩和が起こっている。ここでは、ＣＭＰ研磨しろの部分が収縮するが、研磨後の配線溝の内部における体積は維持されている。
【００２４】
図１（ａ）に示すように、Ｃｕメッキ後のＣｕ膜は、熱処理により−４．０×１０９ ｄｙｎ／ｃｍ２ 以上あたりまで−方向（熱膨張）に増加するが、温度を下げる過程で１．０×１０９ ｄｙｎ／ｃｍ２ 程度＋方向にストレスが増加（体積の収縮）する。この変化は以下のことを示唆する。１２０℃でＣｕが膨張した状態でボイド析出と結晶粒成長が行われている段階では、Ｃｕとバリアメタルの密着性は良好に保たれている。この後、室温に戻す過程で体積の収縮した分だけストレス変化が生じる。
【００２５】
実際の多層配線形成プロセスでは、更にこの後に絶縁膜等の成長時における熱処理の影響を考える必要がある。
この条件１によるＣｕメッキ直後の２００℃以下の熱処理を行なわない場合には、４００℃まで上昇する過程で−５．０×１０９ ｄｙｎ／ｃｍ２ 程度までストレス変化する。２００℃まで温度が上昇するとＣｕの早い拡散によりストレスの緩和が発生する。この過程においてボイドの析出により、ビア孔の内部での断線が発生している。メッキＣｕ直後の熱処理を低温で行っておくことにより、図１（ｂ）に示すように、その後の熱処理によるストレス量の変化が緩和され、多層配線形成プロセス中の熱処理によるボイドの形成及び体積の縮小が生じ難くなることがわかる。
【００２６】
Ｃｕメッキ後に室温で放置した場合でも、グレインの成長が見られることが知られているが、この場合にはボイド形成を抑制する作用は見られない。これは先に示した、１２０℃で熱処理したときのストレス変化を起こすような緻密化が生じないためによるものと考えられる。
【００２７】
以上の考察から、条件１におけるＣｕメッキ膜形成直後の熱処理によりストレス量の変化が緩和され、実使用時における信頼性の向上を実現できることがわかる。この場合、熱処理の適正温度範囲としては、室温に戻した際に収縮によるストレス変化の見られる８０℃以上で、且つ早い拡散の発生しない２００℃以下が好適であり、ストレス変化の抑制を考慮して１分程度の短時間で行なうことが好ましい。
【００２８】
−条件２の機能−
条件２は、言わば条件１の機能を補完するものである。条件１の考察からも、Ｃｕメッキ膜のＣＭＰによる配線形成後の層間絶縁膜形成に必要なアニールを代表とする諸熱処理において、各処理温度を４００℃以下に制御すれば、ストレス量の変化が緩和されることが示唆される。なお、本例の例えば図２〜図８において、第１及び第２の配線２３，３６のＣｕ表面を浄化するための工程等は、炉アニールのようにサーマルバジェットの大きい処理を行うと効果が減少するので避けることが望ましい。但し、エッチングダメージを除去するための最終アニールはプロセスの終わりに適切な温度及び時間で行うようにし、多層配線形成の各工程でのサーマルバジェットの低減化を図ることが望ましい。
【００２９】
−条件１と条件２の関係−
従来のデュアルダマシン法にメッキ法を適用したＣｕ多層配線の形成方法に条件２のみを付加した実験を行なった。即ち、ＣＭＰによる配線形成後のアニールを行なわず、層間絶縁膜形成時の処理温度を下げて（全て４００℃以下）多層配線を形成し、形成時の歩留まり及び実使用時の信頼性を調べたところ、歩留まりの向上はみられたが、信頼性の回復は認められなかった。
【００３０】
そこで、従来のＣｕ多層配線の形成方法に条件１及び条件２の双方を付加した実験を行なったところ、歩留まりの向上に加えて信頼性の大幅な回復が認められた。
【００３１】
このことから、条件１及び条件２の双方が相まって、高い歩留まり及び信頼性を確保しつつ、短時間の製造プロセスで低抵抗の多層配線を形成することが可能となることがわかる。
【００３２】
（多層配線の形成方法）
続いて、前述の条件１，２を備えた本発明の主要構成をなす多層配線の形成方法について説明する。図２〜図８は、デュアルダマシン法にメッキ法を適用して多層配線（ここでは２層）を形成する工程を順に示す概略断面図である。
【００３３】
先ず、図２（ａ）に示すように、半導体基板（不図示）を覆うように層間絶縁膜１１を堆積形成した後、層間絶縁膜１１に下層配線と通じるビア孔１２を開孔形成する。次に、ビア孔１２の内壁を覆うようにＴｉＮ等の下地膜１３を形成し、ビア孔１２を埋め込む膜厚にＷ膜を堆積形成して、このＷ膜を化学機械研磨（ＣＭＰ）してビア孔１２のみにＷが充填されてなるＷプラグ１４を形成する。
【００３４】
続いて、図２（ｂ）に示すように、層間絶縁膜１１及びＷプラグ１４上にＳｉ３ Ｎ４ 膜１５を膜厚３０ｎｍ程度に形成する。次に、Ｓｉ３ Ｎ４ 膜１５上にＦＳＧ（ｆｌｕｏｒｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ ）からなる層間絶縁膜１６を膜厚５００ｎｍ程度に堆積形成した後、フォトリソグラフィーの露光に対する反射防止膜１７を形成する。
【００３５】
続いて、図２（ｃ）に示すように、フォトレジスト１８を塗布し、フォトリソグラフィーによりフォトレジスト１８を加工して、各Ｗプラグ１４上で開口する配線溝パターン１８ａを形成する。次に、フォトレジスト１８をマスクとし、Ｓｉ３ Ｎ４ 膜１５をエッチングストッパーとして、反射防止膜１７及び層間絶縁膜１６をドライエッチングする。
【００３６】
続いて、図２（ｄ）に示すように、フォトレジスト１８を灰化処理等により除去した後、更にＳｉ３ Ｎ４ 膜１５をドライエッチングして層間絶縁膜１１及び各Ｗプラグ１４の表面を露出させ、配線溝パターンに倣った第１の配線溝１９を形成する。
【００３７】
続いて、図３（ａ）に示すように、半導体基板にＨ２ を含むプラズマ処理、ここではＮＨ３ プラズマ処理を施して第１の配線溝１９内を洗浄する。ここで、前記プラズマ処理としてはＮＨ３ ガスの代わりにＨ２ ガス、Ｎ２ −Ｈ２ 混合ガス、Ｈ２ −Ａｒ混合ガス等を用いてもよい。
【００３８】
続いて、図３（ｂ）に示すように、ＲＦ処理として逆スパッタを熱酸化膜の膜厚換算で１０ｎｍ程度行って層間絶縁膜１１を洗浄した後、ＴａＮからなるバリアメタル膜２０を膜厚２５ｎｍ程度に、更にシード金属膜としてＣｕ膜２１を膜厚２００ｎｍ程度にクラスター化されたスパッタ装置により真空中で連続的に堆積形成する。ここで、ＲＦ処理とバリアメタル膜２０及びＣｕ膜２１の形成は真空中で連続的に行なうことが望ましい。
【００３９】
続いて、図３（ｃ）に示すように、バリアメタル２０を電極として、メッキ法により第１の配線溝１９内を埋め込む膜厚、ここでは１μｍ程度にＣｕ膜２２を形成する。
【００４０】
続いて、図３（ｄ）に示すように、Ｃｕ膜２２のメッキ形成直後に窒素雰囲気で満たされたホットプレート上で８０℃〜２００℃の低温、ここでは１５０℃で１分間の加熱処理を行う。この処理により、後述するようにＣｕ膜２２のストレス変化及びＣｕのグレイン成長を促進させる。ここで、加熱処理としてはホットプレートを用いたベーク法以外にも、ＣＶＤ装置を用いたり、ランプやレーザ等を用いても良い。
【００４１】
続いて、図４（ａ）に示すように、ダマシン法によるＣｕ膜２２の分離のため、ＣＭＰ法によりＣｕ膜２２（２１）及びバリアメタル膜２０を研磨して第１の配線溝１９内のみにＣｕ膜２２を残した後、ウェット処理により洗浄して第１の配線２３を形成する。次に、Ｈ２ を含むプラズマ処理、ここではＮＨ３ プラズマ処理を４００℃以下の低温で短時間、ここでは３５０℃で３０秒間行い、露出した第１の配線２３の表面を洗浄・還元して表面酸化膜を除去する。ここで、前記プラズマ処理としてはＮＨ３ ガスの代わりにＨ２ ガス、Ｎ２ −Ｈ２ 混合ガス、Ｈ２ −Ａｒ混合ガス等を用いてもよい。
【００４２】
続いて、図４（ｂ）に示すように、ＮＨ３ プラズマ処理と同一のチャンバーにより当該処理と連続した４００℃以下の低温下で、第１の配線２３の表面の拡散バリア（パッシベーション）となるＳｉ３ Ｎ４ 膜２４を膜厚７０ｎｍ程度に堆積形成する。次に、Ｓｉ３ Ｎ４ 膜２４上にＦＳＧからなる層間絶縁膜２５、Ｓｉ３ Ｎ４ 膜２６、ＦＳＧからなる層間絶縁膜２７を膜厚７００ｎｍ程度、３０ｎｍ程度、７００ｎｍ程度に順次形成し、更に反射防止膜２８を形成する。
【００４３】
続いて、図４（ｃ）に示すように、フォトレジスト２９を塗布し、フォトリソグラフィーによりフォトレジスト２９を加工して、各第１の配線２３上で開口する開孔パターン２９ａを形成する。
【００４４】
続いて、図５（ａ）に示すように、フォトレジスト２９をマスクとし、Ｓｉ３ Ｎ４ 膜２４をエッチングストッパーとして、反射防止膜２８、層間絶縁膜２７、Ｓｉ３ Ｎ４ 膜２６及び層間絶縁膜２５をドライエッチングして、開孔パターン２９ａの形状に倣ったビア孔３０を形成する。次に、フォトレジスト２９を灰化処理等により除去する。
【００４５】
続いて、図５（ｂ）に示すように、形成されたビア孔３０の下方部位に、第１の配線２３の表面酸化を防止する処置としてレジスト等からなる保護材料３１を埋め込む。
【００４６】
続いて、図５（ｃ）に示すように、フォトレジスト３２を塗布し、フォトリソグラフィーによりフォトレジスト３２を加工して、各ビア孔３０上で開口する配線層パターン３２ａを形成する。次に、フォトレジスト３２をマスクとし、Ｓｉ３ Ｎ４ 膜２６をエッチングストッパーとして、反射防止膜２８及び層間絶縁膜２７をドライエッチングして、配線層パターン３２ａの形状に倣った第２の配線溝３３を形成する。
【００４７】
続いて、図６（ａ）に示すように、フォトレジスト３２及び保護材料３１を灰化処理等により除去した後、ビア孔３０の底部に残るＳｉ３ Ｎ４ 膜２４及び第２の配線溝３３の底部に残るＳｉ３ Ｎ４ 膜２６を全面ドライエッチングにより除去する。このとき、第２の配線溝３３とビア孔３０とが一体となる。
【００４８】
続いて、図６（ｂ）に示すように、Ｈ２ を含むプラズマ処理、ここではＮＨ３ プラズマ処理を４００℃以下の低温で短時間、ここでは３５０℃で３０秒間行い、ビア孔３０の底部に露出した第１の配線２３の表面を洗浄する。ここで、前記プラズマ処理としてはＮＨ３ ガスの代わりにＨ２ ガス、Ｎ２ −Ｈ２ 混合ガス、Ｈ２ −Ａｒ混合ガス等を用いてもよい。
【００４９】
続いて、図７（ａ）に示すように、ＴａＮからなるバリアメタル膜３４を膜厚２５ｎｍ程度に、更にシード金属膜としてＣｕ膜（不図示）を膜厚２００ｎｍ程度にスパッタ装置により真空中で連続的に堆積形成する。次に、バリアメタル３４を電極として、メッキ法により第２の配線溝３３及びビア孔３０内を埋め込む膜厚、ここでは１μｍ程度にＣｕ膜３５を形成する。次に、Ｃｕ膜３５のメッキ形成直後に窒素雰囲気で満たされたホットプレート上で２００℃以下の低温、ここでは１５０℃で１分間の加熱処理を行う。この処理により、後述するようにＣｕ膜３５のストレス変化及びＣｕのグレイン成長を促進させる。
【００５０】
続いて、図７（ｂ）に示すように、ダマシン法によるＣｕ膜２２の分離のため、ＣＭＰ法によりＣｕ膜３５及びバリアメタル膜３４を研磨して第２の配線溝３５及びビア孔３０内のみにＣｕ膜３５を残した後、ウェット処理により洗浄して第２の配線３６を形成する。
【００５１】
続いて、図８（ａ）に示すように、Ｈ２ を含むプラズマ処理、ここではＮＨ３ プラズマ処理を４００℃以下の低温で短時間、ここでは３５０℃で３０秒間行い、露出した第２の配線３６の表面を洗浄して表面酸化膜を除去する。ここで、前記プラズマ処理としてはＮＨ３ ガスの代わりにＨ２ ガス、Ｎ２ −Ｈ２ 混合ガス、Ｈ２ −Ａｒ混合ガス等を用いてもよい。次に、ＮＨ３ プラズマ処理と同一のチャンバーにより当該処理と連続した４００℃以下の低温下で、第２の配線３６の表面の拡散バリア（パッシベーション）となるＳｉ３ Ｎ４ 膜３７を膜厚７０ｎｍ程度に堆積形成する。更に、カバー膜としてシリコン酸化膜（ＳｉＯ膜）３８を膜厚４００ｎｍ程度に、Ｓｉ３ Ｎ４ 膜３９を膜厚３００ｎｍ程度に順次形成する。
【００５２】
続いて、図８（ｂ）に示すように、パッド電極を形成するためにフォトリソグラフィーを行い、フォトレジストをマスクにＳｉ３ Ｎ４ 膜３７及びシリコン酸化膜３８をドライエッチングする。次に、フォトレジストを除去した後、Ｓｉ３ Ｎ４ 膜３７をドライエッチングして第２の配線３６の表面を露出させ、Ｈ２ を含むＮ２ 雰囲気下における４００℃以下の低温下にて、最終のアニール処理を施す。これにより、パッド電極の開口４０を形成する。
【００５３】
しかる後、開口４０に対するパッド電極の形成やその他の後工程を経て、多層配線が完成する。
【００５４】
本実施形態の多層配線の形成方法によれば、多層プロセス終了後の配線の断線による歩留まりの低下を抑制でき、ストレスマイグレーション等に起因する不良の発生率を抑えて信頼性の大幅な向上に寄与する。先に示したチェーンコンタクトパターンの構造（Ｌ／Ｗ＝１０／２０μｍ，ビア孔径＝０．２８μｍ）を持つチェーン数２０００個のモニターにおいて、多層プロセス終了後のビア孔の歩留まりは本実施形態と従来の形成方法との間でほぼ１００％の歩留まりとなった。また、同パターンを用いて２００℃の加速条件でおこなったストレスマイグレーションの評価結果では、メッキ後の加熱を行わないものは１年以下の寿命となったが、本例の方法では十分な寿命（少なくとも実使用条件で１０年以上）が得られた。
【００５５】
以上説明したように、本例によれば、高い歩留まり及び信頼性を確保しつつ、短時間の製造プロセスで低抵抗の多層配線を形成することができる。
【００５６】
（多層配線を備えた半導体装置）
具体的に、半導体基板上に半導体素子、ここではＭＯＳトランジスタを形成し、続いて前述の各工程により多層配線を形成した一例を図９に示す。
【００５７】
ＭＯＳトランジスタは、通常の方法、即ち、シリコン半導体基板１上に薄いシリコン酸化膜及び所定厚の多結晶シリコン膜を形成し、これらをフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、ゲート絶縁膜２及びゲート電極３を形成する。続いて、ゲート電極３（又はフォトレジスト等）をマスクとして半導体基板１と反対導電型の不純物をイオン注入し、アニール処理することにより、ソース／ドレイン４を形成する。そいて、各ソース／ドレイン４と接続するようにＷプラグ１４を形成し、前述の各工程により多層配線を形成する。
【００５８】
本例によれば、高い歩留まり及び信頼性を確保しつつ、短時間の製造プロセスで低抵抗の多層配線を形成することができるため、従来では得られなかった高性能の半導体装置を実現することが可能となる。
【００５９】
なお、以下の諸態様も本発明を構成する。
【００６０】
態様１は、配線の形成方法であって、少なくとも一部が露出した前記配線表面に、Ｈ２ を含む混合ガスによるプラズマ処理を施して浄化することを特徴とする。
【００６１】
態様２は、前記態様１に記載の配線の形成方法であって、前記浄化に続いてプラズマ処理により前記配線上にシリコン窒化膜、前記層間絶縁膜を順次形成することを特徴とする。
【００６２】
態様３は、半導体装置の製造方法であって、少なくとも前記各工程を含む一連のプロセスを経て、前記配線を形成した後、形成された前記配線と開孔を通じて電気的に接続されるように、前記一連のプロセスを所定回数繰り返して、多層配線を形成することを特徴とする。
【００６３】
【発明の効果】
本発明によれば、高い歩留まり及び信頼性を確保しつつ、短時間の製造プロセスで低抵抗の配線、特に多層配線を形成することが可能となり、更には当該多層配線を備えた高性能の半導体装置を実現することができる。
【図面の簡単な説明】
【図１】Ｃｕメッキ膜形成後の熱処理によるストレス変化を示す特性図である。
【図２】本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図５】図４に引き続き、本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図６】図５に引き続き、本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図７】図６に引き続き、本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図８】図７に引き続き、本実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図９】本実施形態により製造されたＭＯＳトランジスタを示す概略断面図である。
【図１０】従来の配線の形成方法によるチェーンコンタクトの歩留まりを示す特性図である。
【図１１】従来の配線の形成方法によるチェーンコンタクトのワイブルプロットを示す特性図である。
【符号の説明】
１ シリコン半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ ソース／ドレイン
１１，１６，２５，２７，３８ 層間絶縁膜
１４ Ｗプラグ
１５，２４，２６，３７，３９ Ｓｉ３ Ｎ４ 膜
１９ 第１の配線溝
２０，３４ バリアメタル膜
２１ シードＣｕ膜
２２，３５ Ｃｕ膜
２３ 第１の配線
３０ ビア孔
３１ 保護材料
３３ 第２の配線溝
３６ 第２の配線
Claims (5)
- 半導体基板の上層に形成された第１の絶縁膜に所定の配線溝を形成する工程と、
前記配線溝を埋め込むように金属膜をメッキ形成する工程と、
前記金属膜を研磨し、前記配線溝内のみを充填するように前記金属膜を残して配線を形成する工程と、
少なくとも前記配線上に第２の絶縁膜を形成する工程とを含み、
前記金属膜の形成後前記金属膜の研磨前に、当該金属膜に前記配線のストレスマイグレーションを緩和する温度の熱処理を施すとともに、前記第２の絶縁膜の形成温度を含む前記配線形成後の諸工程の処理温度を、前記配線の歩留まりを向上させる低温度以下に制御することを特徴とする配線の形成方法。 - 前記金属膜の形成直後における前記熱処理の前記所定温度を８０℃〜２００℃の範囲内の温度とすることを特徴とする請求項１に記載の配線の形成方法。
- 前記配線形成後の諸工程の処理温度を４００℃以下とすることを特徴とする請求項１に記載の配線の形成方法。
- 少なくとも前記各工程を含む一連のプロセスを経て、前記配線を形成した後、
形成された前記配線と開孔を通じて電気的に接続されるように、前記一連のプロセスを所定回数繰り返して、多層配線を形成することを特徴とする請求項１に記載の配線の形成方法。 - 半導体基板上に所定の半導体素子を形成し、前記半導体素子の上層に当該半導体素子と電気的に接続するように配線を形成する半導体装置の製造方法であって、
前記配線を形成するに際して、
前記半導体素子の上層に形成された第１の絶縁膜に所定の配線溝を形成する工程と、
前記配線溝を埋め込むように低抵抗の金属膜をメッキ形成する工程と、
前記金属膜を研磨し、前記配線溝内のみを充填するように前記金属膜を残して配線を形成する工程と、
少なくとも前記配線上に第２の絶縁膜を形成する工程とを含み、
前記金属膜の形成後前記金属膜の研磨前に、当該金属膜に熱処理を施すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34107699A JP3634994B2 (ja) | 1999-11-30 | 1999-11-30 | 配線の形成方法及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34107699A JP3634994B2 (ja) | 1999-11-30 | 1999-11-30 | 配線の形成方法及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001160590A JP2001160590A (ja) | 2001-06-12 |
| JP3634994B2 true JP3634994B2 (ja) | 2005-03-30 |
Family
ID=18343035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34107699A Expired - Lifetime JP3634994B2 (ja) | 1999-11-30 | 1999-11-30 | 配線の形成方法及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3634994B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW518680B (en) | 2001-06-13 | 2003-01-21 | Matsushita Electric Ind Co Ltd | Semiconductor device and method for fabricating the same |
| JP3442065B2 (ja) * | 2001-06-13 | 2003-09-02 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP2003068850A (ja) * | 2001-08-29 | 2003-03-07 | Tokyo Electron Ltd | 半導体装置およびその製造方法 |
| JP2003273212A (ja) * | 2002-03-14 | 2003-09-26 | Fujitsu Ltd | 積層構造体およびその製造方法 |
| JP3973467B2 (ja) | 2002-03-20 | 2007-09-12 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4655725B2 (ja) * | 2005-04-01 | 2011-03-23 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP2006324584A (ja) | 2005-05-20 | 2006-11-30 | Sharp Corp | 半導体装置およびその製造方法 |
| US8168532B2 (en) | 2007-11-14 | 2012-05-01 | Fujitsu Limited | Method of manufacturing a multilayer interconnection structure in a semiconductor device |
| JP5507197B2 (ja) * | 2009-10-23 | 2014-05-28 | スタンレー電気株式会社 | 光半導体素子、光半導体素子の製造方法及び光半導体装置の製造方法 |
| JP6405196B2 (ja) | 2013-12-18 | 2018-10-17 | キヤノン株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-11-30 JP JP34107699A patent/JP3634994B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001160590A (ja) | 2001-06-12 |
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