KR20150114908A - 인터커넥트들을 형성하기 위한 방법 - Google Patents

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KR20150114908A
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로이 샤비브
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Abstract

워크피스(workpiece) 위에 유전체 막 스택(120)을 적용(applying)하고, 그 후에, 막 스택 위에 포토레지스트(140)를 적용함으로써, 트렌치들(110 및 186) 및 비아들(202)을 포함하는 전도성 인터커넥트가, 워크피스(100)에 형성된다. 포토레지스트에서 트렌치들(142)이 패터닝되고, 여기에서, 트렌치들은, 서로에 대해 단부-대-단부(end-to-end)로 배치된 세그먼트(segment)들로 이루어진다. 세그먼트들은, 비아들(202)이 위치될 위치들에서 서로로부터 길이방향으로(longitudinally) 이격된다. 트렌치들은 유전체 막 스택 내로 에칭되고, 그 후에, 전도성 재료로 충전되어(filled), 금속 라인 세그먼트들(186)이 형성된다. 길이방향으로-관련된 라인들(186)의 인접한 단부들을 분리시키는 갭들에서 비아들(192)이 패터닝된다. 패터닝된 비아들은 에칭되고, 그 후에, 전도성 재료로 충전되며, 인접한 라인 세그먼트들(186)의 단부들은, 트렌치들의 길이들을 따르는 방향에서, 비아들을 정확하게 위치시키는 역할을 한다.

Description

인터커넥트들을 형성하기 위한 방법{METHOD FOR FORMING INTERCONNECTS}
관련 출원에 대한 상호 참조
본 출원은, 2014년 4월 2일자로 출원된 미국 가출원 번호 제 61/974332 호를 우선권으로 주장하며, 그 미국 가출원의 개시내용은 이로써, 인용에 의해 본 출원에 명백히 포함된다.
본 개시의 실시예들은, 반도체 웨이퍼 프로세싱의 분야에 관한 것이고, 더 상세하게는, 레벨-간(inter-level) 유전체에 대해 저 유전 상수 유전체 층들이 사용되는 집적 회로의 부분으로서 다마신(Damascene) 금속 인터커넥트 구조를 제조하기 위한 기법에 관한 것이다.
집적 회로는, 반도체 재료 내에, 그리고 반도체 재료의 표면 위에 놓인 유전체 재료 내에 형성되는, 인터커넥트된 디바이스들의 총체(interconnected ensemble)이다. 반도체 내에 형성될 수 있는 디바이스들은, MOS 트랜지스터들, 바이폴라 트랜지스터(bipolar transistor)들, 다이오드들, 및 확산 저항(diffused resistor)들을 포함한다. 유전체 내에 형성될 수 있는 디바이스들은, 와이어링(wiring) 층들, 박막 저항(thin film resistor)들, 인덕터들, 및 캐패시터들을 포함한다. 디바이스들은, 유전체 내에 형성된 전도체 경로들에 의해 인터커넥트된다. 전형적으로, 연결 비아(via)들을 포함하는 유전체 층에 의해 연속적인 레벨들이 분리되는, 와이어링의 2개 또는 그 초과의 레벨들이 인터커넥션(interconnection)들로서 채용된다. 현재의 실시에서, 전도체 및 유전체 재료들 각각에 대해, 구리 및 무기 실리콘 산화물 계 유전체들이 통상적으로 사용된다.
반도체 웨이퍼 상의 디바이스들의 제조에서, 기판 위에 전도성 금속 층들의 다수의 레벨들을 제조하는 것이 통례이다. 디바이스 치수들이 ? 서브-미크론 설계 규칙(deep sub-micron design rule)들로 축소됨에 따라, 더 높은 밀도들을 수용하기 위해, 다수의 금속화(metallization) 층들이 채용된다. 마찬가지로, 더 작은 치수들을 수용하기 위해, 인터커넥트 구조들의 사이즈가 계속 축소되고 있다.
특히 구리 인터커넥트 금속화를 활용하는 경우에, 인레이드(inlaid) 금속 구조들을 생성하기 위해, 다마신 금속화 접근법들이 채용되어 왔다. 단일 다마신 접근법에서, 비아 유전체가 증착되고, 에칭되고, 그 후에, 비아 유전체는 금속(배리어 및 전도체)으로 충전되고, 화학적 기계적 폴리싱(CMP) 기법들을 사용하여 평탄화된다(planarized). 그 후에, 트렌치 유전체가 증착되고, 패터닝되어, 트렌치 금속화의 증착을 허용하며, 이어서 다시 평탄화가 후속된다. 듀얼 다마신 집적 설계(dual Damascene integration scheme)에서, 완성된 유전체 스택(stack)에 비아 및 트렌치 구조들이 형성되고, 그 후에, 구조들 양자 모두에 금속이 동시에 증착된다.
듀얼 다마신 프로세스는, 주어진 금속화 레벨에 대해 비아들 및 트렌치들을 형성하기 위해 요구되는 프로세스 단계들을 감소시킴으로써, 프로세스 간소화에 이점을 제공한다. 금속 인터커넥트 형성 전에, 금속화 레벨의 와이어링을 위한 개구들, 및 와이어링을 하부 금속화 레벨에 연결하는 아래 놓인(underlying) 비아가 순차적으로 형성된다. 절차는, 리소그래피에 이점을 제공하고, 개선된 임계 치수 제어를 허용한다. 그 후에, 비아 및 트렌치 양자 모두는, 동일한 금속 충전 단계들을 활용하여 충전될 수 있고, 동시에 평탄화될 수 있으며, 그에 의해, 요구되는 프로세싱 단계들의 수를 감소시킬 수 있다.
수개의(several) 기술 세대들에 있어서, 인터커넥트 금속화를 위한 전형적인 집적 접근법은 듀얼 다마신 접근법이었고, 듀얼 다마신 접근법에서, 트렌치 및 비아가 유전체 막 스택에 인레잉되고(inlaid), 금속으로 충전되고, CMP를 사용하여 평탄화되어, 인레이드 금속 인터커넥트가 형성된다(예컨대, Zhao 등의 미국 특허 번호 제 6,100,184 호를 참조한다). 듀얼 다마신 패터닝 설계들은, 어떤 패턴이 우선 에칭되는지에 기초하여, "비아 우선(via first)" 또는 "트렌치 우선(trench first)"으로 분류될 수 있다. 접근법들은, "트렌치 오버 비아(trench over via) - 비아 우선" 집적(예컨대, R.H. Havemann 및 J.A. Hutchby의 2001년, Proceedings of the IEEE 89, #5, pp. 586-601 및 그 인용들에서 참조한다), 및 "금속 하드-마스크 - 트렌치 우선" 집적(예컨대, J. Kriz 등의, 2008년, Microelectronic Engineering, Vol. 85, #10, pp. 2128-2132 및 그 인용들, 및 또한, K. Hamioud 등의, 2010년, Microelectronic Engineering Vol. 87, #3, pp. 316-320 및 그 인용들에서 참조한다)이었다.
선택된 집적 설계와 무관하게, 구현되고 있는 기술에 대한 요구조건들에 의해 주도되어, 다양한 유전체 재료들이 선택될 수 있다. 또한, 인터커넥트 구조를 형성하기 위해, 금속 층들의 수개의 상이한 조합들이 사용될 수 있다. 조합들은, 전형적으로 내화 금속들의 질화물들을 포함하는, PVD, CVD, 또는 ALD 기법들에 의해 증착되는 확산 배리어 재료들을 포함할 수 있다. 루테늄, 코발트, 또는 망간과 같은 재료들이 또한 금속 스택에 포함될 수 있다. 전도체들은 전형적으로 구리이지만, 또한, 코발트, 알루미늄, 망간, 금, 은, 티타늄, 니켈, 또는 이들의 합금들과 같은 다른 금속들을 포함할 수 있다. 또한, 미세한(fine) 인터커넥트들의 일렉트로마이그레이션(electromigration)을 감소시키기 위해 금속 캡핑 층(metal capping layer)을 사용하는 것이 통상적이게 되었다. 이들 층들은 전형적으로, 무전해(electroless) 증착 또는 CVD 증착 기법을 사용하여 증착된다.
기존의 접근법들이 이들 작은 치수들에서 부적절하게 됨에 따라, 패터닝, 에칭, 및 금속화를 위한 새로운 접근법들이 요구된다. 본 개시는, ITRS에 따른 16 nm 또는 그 미만의 금속화 절반-피치들(32 nm 또는 그 미만의 피치들)로 다마신 기술을 확장하는 것을 추구한다. 층마다 다양한 하드 마스크들 및 다수의 리소그래피 및 에칭 단계들을 사용하는 듀얼 다마신 기술은 점점 더 복잡하게 되고 고가이게 되고 있다. 더욱이, 듀얼 다마신 집적에서 사용되는 단일 단계 금속화는, 라인 및 비아 충전이 함께 발생하는 것을 요구한다. 비아 프로세싱이 라인 프로세싱과 상이한 요구조건들을 가질 수 있기 때문에, 단일 단계 금속화는 금속화 프로세스에 부담을 줄 수 있다. 라인 형성으로부터 비아 형성을 분리시키는 접근법은 프로세스 제어를 개선하면서 프로세싱을 단순화할 수 있다. 분리를 달성하기 위한 하나의 방법은 단일 다마신 집적 설계이다. 그러나, 접근법은 그 자체 고유의 제한들을 갖는다. 특히, 비아에 대한 라인 정렬이 어렵게 되는데, 이는, 이들 둘이 상이한 레벨들에서 형성되기 때문이다. 비용은 접근법에 대한 다른 불리한 점이다.
좁은 피쳐(feature)들의 금속화는 일련의 난제들을 제기한다. 이들 중에서 핵심적인 것(Key)들은, 패터닝, 갭 충전, 및 신뢰성이다. 미세한 라인 폭 요구조건들은, 웨이퍼 평면의 축들 양자 모두가 아닌 하나의 축에서의 분해능(resolution)을 개선할 수 있는 이중 패터닝을 포함하는 새로운 리소그래피 방법들을 필요하게 하고 있다. 또한, 아래 놓인 금속 층들이 노출된 후에 저 유전 상수 재료들의 세공 밀봉(pore-sealing)과 같은 단계들을 실행하는 것이 더 어렵게 되고 있고, 그에 의해, 화학 처리에 대한 선택들이 감소된다. 게다가, 미세한 피쳐 치수들을 유지하면서, 리소그래피 및 에칭 시퀀스 동안에 토포그래피(topography)를 다루는 것이 점점 더 어렵게 되고 있다. 부가적으로, 전도성 금속에 의한 좁은 피쳐들의 무 공극(void free) 충전을 달성하는 것이 더 어렵게 되고 있다. 그러나, 공극들은, 전계 응력(electrical stress) 하에서 이동(migrate)하고 합체(coalesce)하는 경향을 가질 수 있다. 실제로, 금속 인터커넥트들의 작은 피쳐들 자체는 인터커넥트 금속의 일렉트로마이그레이션 및 저항률(resistivity)을 증가시키는 경향이 있다.
따라서, 전술된 문제들에 의해 제한되지 않는 개선된 집적 설계에 대한 필요성이 존재한다. 본 개시는, 종래의 집적 설계들과 연관된 문제들로부터 시달리지 않는 마이크로전자 워크피스(workpiece)의 (특히 다마신 애플리케이션들에서의 트렌치들 및 비아들과 같은) 피쳐들을 생성하기 위한 대안적인 집적 설계를 제공한다.
상세한 설명에서 아래에 더 설명되는 단순화된 형태의 개념들의 선택을 소개하기 위해 요약이 제공된다. 요약은 청구되는 청구물(subject matter)의 핵심적인 특징들을 식별하도록 의도되지 않고, 청구되는 청구물의 범위를 결정하는 것을 돕는데 사용되도록 의도되지 않는다.
본 개시의 일 실시예에 따르면, 워크피스에, 금속화된 라인들 및 비아들로 구성된 인터커넥트를 형성하는 방법이 제공된다. 방법은, (a) 워크피스에 금속 라인들을 형성하는 단계 ― 금속 라인들은, 길이방향으로(longitudinally) 이격된 라인 세그먼트(segment)들로 배치되고, 라인 세그먼트들은, 서로로부터 단부-대-단부(end-to-end)로 이격됨 ―; 및 (b) 워크피스에 비아들을 형성하는 단계를 포함하며, 제 1 형성된 금속 라인의 적어도 하나의 단부가, 제 2 형성된 비아의 하나의 단면 치수를 제한(constrain)하거나, 또는 제 1 형성된 비아의 적어도 하나의 단부가, 제 2 형성된 금속 라인의 하나의 단면 치수를 제한한다.
본 개시의 다른 실시예에 따르면, 워크피스에, 트렌치들 및 비아들을 포함하는 인터커넥트를 형성하는 방법이 제공된다. 방법은, 워크피스 상에 유전체 막 스택을 적용(applying)하는 단계; 유전체 막 스택 위에 하드 마스크를 적용하는 단계; 하드 마스크 위에 포토레지스트를 적용하는 단계; 포토레지스트에 트렌치들을 패터닝하는 단계 ― 트렌치들은, 서로에 대해 단부-대-단부로 배치된 길이방향 세그먼트들로 패터닝되고, 세그먼트들은, 비아들이 위치될 위치들에서 서로로부터 길이방향으로 이격됨 ―; 유전체 막 스택 내로 트렌치들을 에칭하는 단계; 전도성 재료로 트렌치들을 충전(filling)하는 단계; 길이방향으로 관련된 충전된 트렌치들의 단부들을 분리시키는 갭들에 비아들을 패터닝하는 단계; 워크피스에, 패터닝된 비아들을 에칭하는 단계; 및 전도성 재료로, 에칭된 비아들을 충전하는 단계를 포함한다.
본 개시의 다른 실시예에 따르면, 워크피스에, 트렌치들 및 비아들을 포함하는 인터커넥트를 형성하는 방법이 제공된다. 방법은, 워크피스 상에 유전체 막 스택을 적용하는 단계; 유전체 막 스택 위에 하드 마스크를 적용하는 단계; 하드 마스크 위에 포토레지스트를 적용하는 단계; 포토레지스트에 비아들을 패터닝하여, 비아들을 분리시키는 갭들을 정의하는 단계; 워크피스에, 패터닝된 비아들을 에칭하는 단계; 전도성 재료로, 에칭된 비아들을 충전하는 단계; 포토레지스트에 트렌치들을 패터닝하는 단계 ― 트렌치들은, 비아들을 분리시키는 갭들에, 서로에 대해 단부-대-단부로 배치된 길이방향 세그먼트들로 패터닝되고, 세그먼트들은, 비아들의 위치들에서 서로로부터 길이방향으로 이격됨 ―; 유전체 막 스택 내로 트렌치들을 에칭하는 단계; 및 전도성 재료로 트렌치들을 충전하는 단계를 포함한다.
본 개시의 다른 실시예에 따르면, 트렌치들 및 비아들을 포함하는 반도체 워크피스가 제공된다. 워크피스는, 워크피스 상에 유전체 조성물(composition)을 적용하는 것; 유전체 조성물 위에 하드 마스크를 적용하는 것; 하드 마스크 위에 포토레지스트를 적용하는 것; 포토레지스트에 트렌치들을 패터닝하는 것 ― 트렌치들은, 서로에 대해 단부-대-단부로 배치된 길이방향으로 배열된 세그먼트들로 패터닝되고, 길이방향 세그먼트들은, 비아들이 위치될 위치들에서 서로로부터 이격됨 ―; 유전체 조성물 내로 트렌치들을 에칭하는 것; 전도성 재료로 트렌치들을 충전하는 것; 길이방향으로 관련된 트렌치들의 단부들을 분리시키는 갭들에 비아들을 패터닝하는 것; 유전체 조성물에, 패터닝된 비아들을 에칭하는 것; 및 전도성 재료로, 에칭된 비아들을 충전하는 것에 의해 생성된다.
본 개시의 다른 실시예에 따르면, 트렌치들 및 비아들을 포함하는 반도체 워크피스가 제공된다. 워크피스는, 워크피스 상에 유전체 막 스택을 적용하는 것; 유전체 막 스택 위에 하드 마스크를 적용하는 것; 하드 마스크 위에 포토레지스트를 적용하는 것; 포토레지스트에 비아들을 패터닝하여, 비아들을 분리시키는 갭들을 정의하는 것; 워크피스에, 패터닝된 비아들을 에칭하는 것; 전도성 재료로, 에칭된 비아들을 충전하는 것; 포토레지스트에 트렌치들을 패터닝하는 것 ― 트렌치들은, 비아들을 분리시키는 갭들에, 서로에 대해 단부-대-단부로 배치된 길이방향 세그먼트들로 패터닝되고, 세그먼트들은, 비아들의 위치들에서 서로로부터 길이방향으로 이격됨 ―; 유전체 막 스택 내로 트렌치들을 에칭하는 것; 및 전도성 재료로 트렌치들을 충전하는 것에 의해 생성되었다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 워크피스 위에 포토레지스트를 적용하고, 포토리소그래피에 의해 포토레지스트 상에 금속 라인들을 위한 트렌치들을 패터닝하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 트렌치들은, 다중 패터닝(multiple patterning), 침지 리소그래피(immersion lithography), 극자외선 리소그래피(extreme ultraviolet lithography), 및 이들의 조합들로 구성된 그룹으로부터 선택되는 프로세스에 의해 패터닝될 수 있다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 패턴 에칭에 의해 워크피스에 트렌치들을 에칭하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 에칭된 트렌치들에 대한 손상을 보수하고, 탄화수소 전구체로 트렌치들을 밀봉(sealing)하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 트렌치들의 표면들 위에 배리어 층을 증착하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 배리어 층 위에 시드 층을 증착하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 금속 라인들을 형성하기 위해, 전도성 재료로 트렌치를 충전하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 제 1 전도성 층을 생성하기 위해, 트렌치 내로의 전도성 재료의 재유동을 유발하도록 워크피스를 열적으로 처리하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 제 1 전도성 층 후에, 적어도 하나의 부가적인 전도성 층을 증착하고, 각각의 부가적인 전도성 층의 재유동을 유발하도록 워크피스를 열적으로 처리하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 충전된 트렌치들에 금속 재료 오버버든(overburden)을 적용하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 워크피스 및 금속화된 라인들을 노출시키기 위해, 워크피스의 높이를 감소시키고, 오버버든을 제거하도록, CMP를 사용하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 라인들 또는 트렌치들의 형성 후에, 금속 라인들 위에 포토레지스트를 적용하고, 그러한 포토레지스트 상에 비아들을 패터닝하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 비아들을 에칭하고, 전도성 재료로, 에칭된 비아들을 충전하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 비아들을 에칭하고, 비아 표면 위에 놓이도록 비아 표면 위에 배리어 층을 적용하며, 전도성 재료로 비아들을 충전하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 비아 전도성 충전 재료의 금속 오버버든이 워크피스에 적용될 수 있다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 워크피스 및 금속화된 비아들 및 트렌치들을 노출시키기 위해, 워크피스의 높이를 감소시키고, 오버버든을 제거하는 단계를 더 포함한다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 트렌치들 또는 비아들의 형성 후에, 트렌치들 또는 비아들 위에 포토레지스트가 적용될 수 있고, 그러한 포토레지스트 상에 비아들 또는 트렌치들이 패터닝된다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 비아들의 에칭 후에, 비아 표면 위에 배리어 층이 증착될 수 있다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 비아 충전 재료의 금속 오버버든이 워크피스에 적용될 수 있다.
본원에서 설명되는 실시예들 중 임의의 실시예에 따르면, 금속화된 트렌치들 및 정렬된 비아들을 노출시키기 위해, 워크피스의 높이를 감소시키도록, 오버버든을 제거하는 단계를 더 포함한다.
본 개시의 전술된 양상들 및 다수의 부수적인 이점들은, 첨부 도면들과 함께 취해지는 경우에, 다음의 상세한 설명을 참조하여 이들이 더 잘 이해됨에 따라, 더 용이하게 인식될 것이다.
도 1은 본 개시의 일 실시예와 함께 사용되는 개시(starting) 워크피스를 예시하는 개략적인 프로세스 도면.
도 2는 유전체 막 스택의 증착 후의 도 1의 도면.
도 3은 포토레지스트의 적용 그리고 그 후의 포토레지스트의 패터닝 후의 도 2의 워크피스의 개략도.
도 4a, 도 4b, 및 도 4c는 에칭 및 레지스트 박리 후의 도 3의 워크피스의 도면들.
도 5a는 배리어 증착 후의 도 4c의 워크피스의 도면.
도 5b는 시드 증착 후의 도 5a의 워크피스의 도면.
도 5c는 금속화 및 오버버든 도금 후의 도 5b의 워크피스의 도면.
도 6은 부분적인 충전 및 재유동 금속화 기법들을 나타내는, 도 5b의 워크피스의 부분을 나타내는 개략적인 흐름도.
도 7은 CMP 절차 후의 도 5c의 워크피스의 개략도.
도 8a는 포토레지스트 적용 및 비아들의 패터닝 후의 도 7의 워크피스의 개략적인 상면도.
도 8b는 비아 에칭 후의 도 8a의 워크피스의 등각도(isometric view).
도 9a는 배리어 층 증착 후 그리고 시드 층 증착 후의 도 8b의 워크피스의 등각도.
도 9b는 금속 충전 및 오버버든 증착 후의 도 9a의 워크피스의 개략적인 등각도.
도 10a는 오버버든을 제거하기 위한 CMP 프로세스 후의 도 9b의 워크피스의 등각도.
도 10b는 도 10a의 라인들(10B-10B)을 통한 횡단면도.
도 10c는 도 10b와 유사한, 그러나 본 개시의 대안적인 실시예의 횡단면도.
본 개시의 실시예들은, 워크피스들, 예컨대 반도체 웨이퍼들, 디바이스들, 또는 워크피스들을 프로세싱하기 위한 프로세싱 어셈블리들, 및 워크피스들을 프로세싱하는 방법들에 관한 것이다. 워크피스, 웨이퍼, 및 반도체 웨이퍼라는 용어들은, 반도체 웨이퍼들 및 다른 기판들 또는 웨이퍼들, 유리, 마스크, 및 광학 또는 메모리 매체, MEMS 기판들, 또는 마이크로-전기, 마이크로-기계, 또는 마이크로 전기-기계 디바이스들을 갖는 임의의 다른 워크피스를 포함하는 임의의 평탄한 매체(media) 또는 물품(article)을 의미한다.
본원에서 설명되는 프로세스들은, 트렌치들 및 비아들을 포함하는, 워크피스들의 피쳐들에서 인터커넥트들을 생성하기 위해 사용될 것이다. 본 개시의 일 실시예에서, 프로세스는, 예컨대 30 nm 미만의 직경 또는 폭을 갖는 피쳐들과 같은 작은 피쳐 인터커넥트들을 생성하기 위해 사용될 수 있다. 그러나, 본 개시의 프로세스들은 임의의 피쳐 사이즈에 대해 적용가능하다. 본 출원에서 논의되는 치수 사이즈들은, 피쳐의 상단 개구에서의 에칭후(post-etch) 피쳐 치수들이다. 본원에서 설명되는 프로세스들은, 예컨대, 다마신 타입 애플리케이션들에서의, 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄, 및 합금 증착의 다양한 형태들에 대해 적용될 수 있다. 본 개시의 실시예들에서, 피쳐들은, 30 nm 미만, 약 5 내지 30 nm 미만, 약 10 내지 30 nm 미만, 약 15 내지 약 20 nm, 약 20 내지 30 nm 미만, 20 nm 미만, 10 nm 미만, 및 약 5 내지 약 10 nm의 사이즈를 갖는 피쳐들로 구성된 그룹으로부터 선택될 수 있다.
본원에서 사용되는 바와 같은 "마이크로 피쳐 워크피스" 및 "워크피스"라는 설명적인 용어들은, 프로세싱에서의 주어진 포인트에서 이전에 증착 및 형성된 모든 구조들 및 층들을 포함하고, 도면들에서 나타낸 바와 같은 그러한 구조들 및 층들만으로 제한되지 않는다.
본 출원에서 금속 증착이라고 일반적으로 설명되지만, "금속"이라는 용어는 또한 금속 합금들을 고려한다. 그러한 금속들 및 금속 합금들은, 시드 층들을 형성하기 위해, 또는 피쳐를 완전히 또는 부분적으로 충전하기 위해 사용될 수 있다. 예시적인 구리 합금들은 구리 망간 및 구리 알루미늄을 포함할 수 있지만, 이에 제한되지는 않는다. 비-제한적인 예로서, 합금 조성 비율은, 일차 합금 금속(예컨대, Cu, Co, Ni, Ag, Au, Mn, Sn, 또는 Al)에 비해 약 0.5 % 내지 약 6 %의 이차 합금 금속의 범위에 있을 수 있다.
금속 인터커넥트들의 종래의 제조는, 유전체 재료 내로의 금속의 확산을 방지하기 위해, 유전체 재료 상의 배리어 층의 적합한 증착을 포함할 수 있다. 적합한 배리어 층들은, 예컨대, Ta, Ti, TiN, TaN, Mn, 또는 MnN을 포함할 수 있다. 적합한 배리어 증착 방법들은, PVD, ALD, 및 CVD를 포함할 수 있다. 배리어 층들은 전형적으로, 유전체 재료로부터 구리 또는 구리 합금들을 격리시키기 위해 사용되며; 그러나, 다른 금속 인터커넥트들의 경우에, 확산이 문제가 되지 않을 수 있고, 따라서, 배리어 층이 요구되지 않을 수 있다.
배리어 층 증착에 이어서, 선택적인 시드 층 증착이 후속될 수 있다. 피쳐에 금속을 증착하는 경우에서, 시드 층에 대한 수개의 선택들이 존재한다. 시드 층은, (1) 시드 층(비-제한적인 예로서, PVD 구리 시드 층), (2) 라이너 층 및 시드 층(비-제한적인 예로서, CVD Ru 라이너 층 및 PVD 구리 시드 층)으로 구성된 스택 막, 또는 (3) 이차 시드 층(비-제한적인 예로서, CVD 또는 ALD Ru 이차 시드 층)일 수 있다. 그러나, 이들 예시적인 시드 층들을 증착하는 다른 방법들이 본 개시에 의해 고려된다.
시드 층은, 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄, 루테늄, 및 이들의 합금들과 같은 금속 층일 수 있다.
위에서 논의된 바와 같이, 라이너 층은, 시드 층의 부착(adhesion)을 개선하고, 불연속적인 시드 문제(discontinuous seed issue)들을 완화시키는 것을 돕기 위해, 또는 대안적인 시드로서 사용되는 재료이다. 라이너들은 전형적으로, Ru, Pt, Pd, 및 Os와 같은 귀금속들이지만, 리스트에 Co 및 Ni가 또한 포함될 수 있다. 현재, CVD Ru 및 CVD Co가 통상적인 라이너들이며; 그러나, 라이너 층들은 또한, PVD 또는 ALD와 같은 다른 증착 기법들을 사용하여 형성될 수 있다. 라이너 층의 두께는, 약 5 옹스트롬 내지 50 옹스트롬의 범위에 있을 수 있다.
또한 위에서 논의된 바와 같이, 이차 시드 층은, 전형적으로 Ru, Pt, Pd, 및 Os와 같은 귀금속들로부터 형성되고(그러나, 리스트에 Co 및 Ni가 또한 포함될 수 있음), 또한, 통상적으로 CVD Ru 및 CVD Co인 것으로 라이너 층과 유사하다. 차이는, 이차 시드 층은 시드 층으로서 역할을 하는 반면에, 라이너 층은 시드 층과 배리어 층 사이의 중간 층인 것이다. 이차 시드 층들은 또한, PVD 또는 ALD와 같은, CVD 이외의 증착 기법들을 사용하여 형성될 수 있다.
라이너 또는 이차 시드 증착물은, 임의의 표면 산화물들을 제거하고, 이차 시드 또는 라이너 층을 치밀화(densify)하고, 증착물의 표면 특성들을 개선하기 위해, 형성 가스 환경(forming gas environment)(예컨대, 질소 내의 3-5% 수소 또는 헬륨 내의 3-5% 수소)에서, 약 100 ℃ 내지 약 500 ℃의 온도로, 열적으로 처리될 수 있거나 또는 어닐링될 수 있다. 라이너 또는 이차 시드 증착물은 부가적으로, 표면 산화를 방지하기 위해, 가스성 질소(N2 가스) 또는 다른 패시베이션(passivation) 환경들에 담금(soaking)으로써 페시베이팅될(passivated) 수 있다. 라이너 또는 이차 시드의 패시베이션은, 2013년 1월 22일자로 발행된 미국 특허 번호 제 8357599 호에서 설명되며, 그 미국 특허의 개시내용은 그 전체가 인용에 의해 본원에 명백히 포함된다.
시드 층이 증착된 후에(예컨대, PVD 구리 시드, CVD Ru 라이너를 포함하는 PVD 구리 시드, 또는 CVD Ru 이차 시드, 또는 다른 증착 금속 또는 금속 합금, 층 조합, 또는 증착 기법의 비-제한적인 예들 중 하나), 피쳐는 시드 층 후에 컨포멀(conformal) 금속 층을 포함할 수 있다. 그러나, 컨포멀 금속 층은, 배리어 층 상에 직접적으로, 즉, 시드 층 없이, 증착될 수 있다.
도 1을 참조하면, 이미 존재하는 금속화를 갖는 워크피스(100)가 예시된다. 워크피스(100)는, 전형적으로 단결정질(monocrystalline) 실리콘으로 구성된 기판(102)을 포함한다. 배리어 층(104)이 기판(102) 위에 배치되고, 저 k 유전체 층(106) 아래에 놓인다. 배리어 층은, 예컨대, 약 7.5 나노미터(nm)의 두께 범위로, 탄탈럼 질화물과 같은 다수의 재료들로 제조될 수 있다. 저 k 유전체 층은, 예컨대, 이산화 실리콘, 탄소 또는 불소가 도핑된 이산화 실리콘, PSG(phosphosilicate glass), 또는 BPSG(borophosphosilicate glass)로 구성될 수 있다. 일 예로서, 저-k 유전체 층(106)은, 예컨대, 약 32.5 nm의 두께일 수 있다.
트렌치들(110)의 형태의 구리 계 금속화의 어레이가 유전체 층(106)에 형성된다. 트렌치들은, 예컨대, 약 1 nm 두께의 금속 배리어(112)로 라이닝된다(lined). 배리어는, 위에서 기재된, 탄탈럼 질화물 또는 다른 적절한 배리어 재료로 구성될 수 있다. 도 1에서, 예시된 금속화 재료는, 예컨대, 약 8 nm의 라인 폭, 및 약 20 nm의 깊이를 갖는 구리이다. 또한, 단지 예로서, 도 1에서 도시된 트렌치들은, 20 nm 피치로 위치되고, 트렌치의 총 두께는 10 nm이며, 따라서, 인접한 트렌치들 사이의 분리는 10 nm이다. 당연히, 다른 피치 및 두께 치수들이 사용될 수 있다.
다음으로, 도 2를 참조하면, 도 1의 유전체 층(106) 위에 유전체 막 스택(120)이 증착된다. 유전체 막 스택(120)은 다수의 상이한 구성(construction)들 또는 조성들로 이루어질 수 있다. 단지 예로서, 도 2에서 도시된 막 스택(120)은, 배리어 층(104)에서와 같이, 탄탈럼 질화물 또는 다른 적절한 재료로 구성될 수 있는 배리어 층(124)을 포함한다. 또한, 배리어 층(104)에서와 같이, 배리어 층(124)은, 예컨대, 약 7.5 nm의 두께로 이루어질 수 있다. 다음으로, 제 2 저-k 유전체 층(126)이 배리어 층(124) 위에 배치된다. 유전체 층(126)은, 유전체 층(106)과 동일한 또는 유사한 조성으로 이루어질 수 있거나, 또는 다른 저-k 유전체 재료로 이루어질 수 있다. 유전체 층(126)의 전체 두께는, 단지 예로서, 40 내지 44 nm일 수 있다. 다음으로, 배리어 또는 캡 층(128)이 유전체 층 위에 배치된다. 캡 층은 SiO2로 구성될 수 있고, 전형적으로, 플라즈마-강화 화학 기상 증착(PE-CVD), 또는 테트라 에틸 옥시 실란-계 CVD 프로세스에 의해 적용될 수 있다.
다음으로, 금속 캡의 상단에, 하나 또는 그 초과의 다양한 조성들의 금속 하드 마스크(130)가 있다. 예컨대, 하드 마스크는, PVD에 의해 증착되는, TiN과 같은 금속 합금 또는 금속으로 구성될 수 있다. 하드 마스크 층은, PVD 또는 CVD 기법들 또는 열적 산화 기법들을 포함하는 다수의 알려진 방법들에 의해 증착될 수 있다. 단일한 균일 층으로 구성되기보다는, 하드 마스크 층(130)은 하드 마스크 재료의 2개 또는 그 초과의 층들로 구성될 수 있다. 단지 예로서, 도 2에서 도시된 하드 마스크 층(130)은 약 10 nm의 두께일 수 있다. 당연히, 하드 마스크 층에 대한 다른 두께가 활용될 수 있다.
다음으로, 도 3을 참조하면, 포토레지스트 층(140)이 표준 방식(standard manner)으로 워크피스 상에 스피닝된다(spun). 또한, 표준 방식으로, 트렌치들(142)을 위한 패턴이, 알려진 포토리소그래피 기법들에 의해 포토레지스트에 형성된다. 도 3에서 도시된 바와 같이, 트렌치들(142)만이 패터닝되고 형성되며, 이는, 종래의 "트렌치 우선" 프로세스와 접근법이 상이하다. 또한, 도 3에서 도시된 바와 같이, 트렌치들은, 연속적인 길이방향 라인으로보다는 세장형(elongated) 섹션(section)들로 패터닝된다. 설명되는 방식으로 패터닝하는 것의 목적은, 추후에 비아들이 패터닝될, 트렌치들 사이의 갭을 남기기 위한 것이다.
트렌치들(142)의 패터닝은 "컷 마스크(cut mask)들"에 의해 수행될 수 있다. 또한, (예컨대, 이중 또는 사중(quadruple) 패터닝을 포함하는) 다중 패터닝, 침지 리소그래피, EUV, 또는 다른 알려진 패터닝 접근법들이 사용될 수 있다.
다음으로, 도 4a, 도 4b, 및 도 4c를 참조하면, 트렌치들(142)이 유전체 재료(126) 내로 에칭된다. 그러한 에칭은 표준 에칭 기술에 의해 수행될 수 있다. 에칭은 다수의 단계들로 발생될 수 있다. 먼저, 포토레지스트 및 하드 마스크가 에칭되고나서, 그 후에, 배리어 층(128) 및 유전체(126)가 에칭된다.
유전체 층(126)의 표면 유전체 세공들이 에칭 프로세스에 의해 손상될 수 있다. 그러한 손상은 보수될 수 있고, 세공 밀봉물(pore sealing product)로 밀봉될 수 있다.
유전체 내의 트렌치를 보수하고 밀봉하는 능력은 본 방법에서 상당한 이점이고, 이는, 그러한 보수 및 밀봉이 비아 에칭 전에 발생하고, 또한, 아래 놓인 금속 층을 손상시키는 리스크를 제기하지 않기 때문이다. 비아 에칭 후에, 비아의 바닥에서의 노출된 금속은, 산소 함유 처리들 및 화학물질들을 사용하는 보수 및 밀봉 단계들 동안에 손상된다.
다음으로, 도 4c에서 도시된 바와 같이, 포토레지스트(140)가 표준 방법들에 의해 제거된다. 도시되지는 않았지만, 하드 마스크(130)가 또한 제거될 수 있다. 포토레지스트(140) 및 하드 마스크(130)의 제거는, 트렌치(142)의 금속화에 대한 더 작은 종횡비를 발생시키는 이점을 제공할 수 있다.
다음으로, 도 5a 및 도 5b에서 예시된 바와 같이, 에칭되고 보수된 트렌치들(142)은 금속화에 대해 준비된다. 배리어 층(150)이 증착되고, 이어서, 시드 층(152)의 증착이 후속된다. 본 개시의 방법은 특정한 배리어 층으로 제한되지 않는다. 그러나, 위에서 기재된 바와 같이, 배리어 층은 전형적으로, 내화 금속 또는 내화 화합물들, 예컨대, 티타늄(Ti), 탄탈럼(Ta), 티타늄 질화물(TiN), 탄탈럼 질화물(TaN) 등으로 이루어질 수 있다. 배리어 층은, 예컨대, 물리 기상 증착(PVD), 화학 기상 증착(CVD), 또는 원자 층 증착(ALD)과 같은 상이한 증착 기법들을 사용하여 적용될 수 있다. 이들 증착 기법들은 당업계에 알려져 있다. 배리어 층들은 전형적으로, 유전체 재료로부터 구리 또는 구리 합금들을 격리시키기 위해 사용되며; 그러나, 다른 금속 인터커넥트들의 경우에, 확산이 문제가 되지 않을 수 있고, 따라서, 배리어 레이어링(layering)이 요구되지 않을 수 있다.
도 5b에서 도시된 바와 같이, 배리어 층(150) 증착에 이어서, 선택적인 시드 층(152) 증착이 후속될 수 있다. 시드 층(152)의 목적은, 배리어 층 위의 더 균일한 전기 도금을 가능하게 하고, 그리고/또는 구리 또는 다른 트렌치 재료가 배리어 층에 잘 부착되게 보조하여, 도금을 위한 연속적인 도금가능한(platable) 막을 제공하기 위한, 저 저항 전기 경로를 제공할 수 있다. 따라서, 시드 층(152)은, 구리, 코발트, 니켈, 금, 은, 망간, 주석, 알루미늄, 또는 루테늄과 같은 금속으로 구성될 수 있다. 또한, 예컨대, 구리 망간, 구리 코발트, 또는 구리 니켈과 같은 구리 합금을 포함하는 금속 합금들이 시드 층을 형성하기 위해 사용될 수 있다. 시드 층은 또한, 위에서 나열된 다른 시드 금속들의 합금들로 구성될 수 있다. 또한, 구리 시드 층 증착을 위해 PVD를 사용하는 것과 같이, 시드 층을 증착하기 위한 다양한 선택들이 존재한다. 시드 층은 또한, CVD 또는 ALD와 같은 다른 증착 기법들을 사용하여 형성될 수 있다.
시드 층(152)은, 예컨대, PVD 시드 층 및 라이너 층과 같은 스택 막일 수 있다. 라이너 층은, 불연속적인 시드 문제들을 완화시키고, 배리어 층에 대한 PVD 시드의 부착을 개선하기 위해, 배리어 층 상에서, 또는 배리어 층과 PVD 시드 층 사이에서 사용되는 재료이다. 라이너 층들은 전형적으로, 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 및 오스뮴(Os)과 같은 귀금속들로 구성된다. 라이너들은 또한, Co 또는 Ni로 구성될 수 있다. 현재, CVD Ru 및 CVD Co가 라이너들을 생성하기 위해 통상적으로 사용되며; 그러나, 라이너 층들은 또한, ALD 또는 PVD를 포함하는 다른 증착 기법들을 사용하여 형성될 수 있다.
시드 층(152)은 또한, 전형적으로 Ru, Pt, Pd, 또는 Os와 같은 귀금속들로부터 형성되는 것으로 라이너 층과 유사한 이차 시드 층일 수 있다. 그러나, Co 및 Ni, 그리고 또한 통상적으로 CVD Ru 및 CVD Co를 포함하는 다른 재료들이 활용될 수 있다. 시드 및 라이너 층들에서와 같이, 이차 시드 층들은 또한, ALD, PVD, 또는 다른 증착 기법들을 사용하여 형성될 수 있다. 이차 시드 층은, 이차 시드 층이 실제로 시드 층으로서 역할을 하는 반면에, 라이너 층은 PVD 시드 층과 배리어 층 사이의 중간 층인 점에서, 라이너 층과 상이하다.
시드 층(152)이 증착된 후에, 트렌치들은, 예컨대, 산성 증착 케미스트리(acid deposition chemistry) 하의 전기 화학 증착("ECD")을 사용하여, 구리로 충전될(filled) 수 있다. 종래의 ECD 구리 산성 케미스트리는, 예컨대, 황산 구리(copper sulfate), 황산(sulfuric acid), 염산(hydrochloric acid), 및 유기 첨가제(organic additive)들(예컨대, 가속제(accelerator)들, 억제제(suppressor)들, 및 레벨러(leveler)들)을 포함할 수 있다. 구리의 전기 화학 증착은, 구리 금속화 층을 증착하기 위한 비용 효과적인 방식인 것으로 발견되었다. 경제적으로 실용적인 것에 부가하여, ECD 기법들은, 인터커넥트된 구조들에 대해 기계적으로 그리고 전기적으로 적합한 실질적으로 "보텀 업(bottom up)"(예컨대, 비-컨포멀) 금속 충전을 제공한다.
예컨대, Co, Ru, Ni, Ag, Au, Mn, Sn, 또는 Al과 같은, 구리 이외의 다른 금속들이 금속화를 위해 사용될 수 있다. 부가하여, 금속 합금들이 트렌치들을 형성하기 위해 사용될 수 있다. 예시적인 구리 합금들은, 구리 망간 및 구리 알루미늄을 포함할 수 있지만, 이에 제한되지는 않는다. 비-제한적인 예로서, 합금 조성 비율은, 일차 금속 합금(예컨대, Cu, Co, Ni, Ag, Au, Mn, Sn, 또는 Al)에 비해 약 0.5 % 내지 약 6 %의 이차 금속 합금의 범위에 있을 수 있다.
또한, 본 개시 내에서, 하나 초과의 금속 합금 층이 활용될 수 있다. 예컨대, 제 1 층은 제 1 구리 합금으로 구성될 수 있고, 그에 이어서, 다른 구리 합금의 제 2 층이 후속된다. 또한, 구리는 하나 초과의 도펀트(dopant)와 합금될(alloyed) 수 있다. 예컨대, 구리 합금(들)은, Cu와 Ag, Cu와 Au, Cu와 Ti 등으로 구성될 수 있다.
트렌치들(142)을 충전하는 것에 부가하여, 도 5c에서 개략적으로 예시된 바와 같이, 금속 오버버든 층(160)이 형성된다. 도 5c는, 반도체 업계에서 잘 알려져 있는 종래의 전기 화학 증착(ECD) 기술을 사용하여 도금될 수 있는 구리 금속 오버버든의 비교적 두꺼운 층을 도시한다. 도금에 대한 다른 선택들은, 전기 화학 증착, 무전해 증착(electroless deposition), 또는 일렉트로그래프팅(electrografting)을 포함한다. 무전해 증착 또는 일렉트로그래프팅이 사용되는 경우에, 층(152)과 같은 시드 층은 요구되지 않을 수 있거나 또는 필요하지 않을 수 있다.
트렌치들의 도금에 대하여, 갭 충전을 개선하기 위해, 재유동 기법들이 사용될 수 있다. 예컨대, 본 개시에 대한 일 실시예에서, 컨포멀 금속 층이 ECD 시드 프로세스를 사용하여 증착되고, 그 후에, 열적 처리 단계를 포함하는 ECD 시드 플러스 증착(ECD seed Plus deposition)(또는 ECD 시드 "플러스")이라고 지칭되는 프로세스를 사용하여 변형될(modified) 수 있다. 본 개시의 다른 실시예들에서, 컨포멀 금속 층이, CVD, ALD, 또는 다른 증착 기법들을 사용하여 증착될 수 있다. 본 개시의 실시예들에 따르면, 컨포멀 층은, 열적 처리 또는 어닐링을 받는 경우에, 유동가능하다.
일 실시예에서, ECD 시드 "플러스"는 일반적으로, ECD 금속 시드 증착 플러스 열적 처리 단계, 예컨대 어닐링 단계를 지칭한다. 본 개시의 일 실시예에서, 열적 처리 단계는 시드 증착의 일부 또는 전부의 재유동을 발생시킬 수 있다. (산성 케미스트리를 사용하는) 종래의 ECD 금속 충전과 대조적으로, ECD 시드 "플러스" 증착은, (염기성(basic) 케미스트리를 사용하는) ECD 시드 증착과 유사하지만, 열적 처리 단계를 부가한다. 더욱이, 단지 시드 층을 증착하는 대신에, ECD 시드 "플러스"는, 피쳐들을 부분적으로 또는 완전히 충전하도록 수행될 수 있다. ECD 시드 "플러스" 프로세스를 이용하여, 작은 피쳐들의 실질적으로 무 공극 충전이 달성될 수 있다. ECD 시드 "플러스" 프로세스는, 인용에 의해 본원에 포함되는, 미국 가출원 번호 제 61/638851 호 및 제 61/638856 호에서, 그리고, 또한 인용에 의해 본원에 포함되는, 대응하는 미국 특허 출원 번호 제 13/801786 호 및 제 13/801860 호에서 설명된다.
ECD 시드 "플러스" 증착을 위해 ECD 챔버에서 사용되는 케미스트리는, 예컨대, 약 8 내지 약 10의 범위의, 그리고 본 개시의 일 실시예에서는 약 9.3인 pH의 Cu(에틸렌디아민(ethylenediamine))2와 같은 염기성 케미스트리를 포함할 수 있다. 그러나, 적절한 유기 첨가제들을 사용하는 산성 케미스트리들이 또한, 컨포멀 ECD 시드 증착을 달성하기 위해 사용될 수 있다.
ECD 시드 증착 후에, 워크피스는, 그 후 스핀, 린스, 및 건조(SRD) 프로세스 또는 다른 세정 프로세스들을 받을 수 있다. 그 후에, ECD 시드는, 시드가 재유동되게 하기에 충분히 따뜻하지만 워크피스 또는 워크피스 상의 엘리먼트들이 손상되거나 또는 열화될(degraded) 정도로 너무 뜨겁지 않은 온도로 가열된다. 예컨대, 피쳐들에서의 시드 재유동을 위해, 온도는, 약 100 ℃ 내지 약 500 ℃의 범위에 있을 수 있다. 적절한 열적 처리 또는 어닐링 온도들은, 약 100 ℃ 내지 약 500 ℃의 범위에 있고, 약 200 ℃ 내지 약 400 ℃의 범위에서의, 그리고 적어도, 약 250 ℃ 내지 약 350 ℃의 온도 범위 내의, 지속되는 온도들을 유지할 수 있는 장비로 달성될 수 있다.
열적 처리 또는 어닐링 프로세스는, 형성 또는 비활성 가스, 순수(pure) 수소, 또는 환원 가스, 예컨대 암모니아(NH3)를 사용하여 수행될 수 있다. 재유동 동안에, 증착의 형상이 변화되고, 금속 증착이 피쳐의 바닥에 모일(pool) 수 있다. 열적 처리 프로세스 동안의 재유동에 부가하여, 금속 증착물은 또한, 더 큰 그레인(grain)들을 성장시킬 수 있고, 막 저항률을 감소시킬 수 있다. 비활성 가스는, 가열 후에 워크피스를 냉각시키기 위해 사용될 수 있다.
ECD 시드 증착 및 재유동 단계들은, ECD 시드에 의한 피쳐의 충전의 원하는 레벨을 위해 반복될 수 있다. 본원에서 설명되는 프로세스들은, 하나 또는 그 초과의 ECD 시드 증착, 세정(예컨대, SRD), 및 열적 처리 사이클들을 포함할 수 있다.
도 6은 재유동 프로세스(170)를 예시하며, 재유동 프로세스에 의해 생성된 예시적인 피쳐들이 도시된다. 예시적인 실시예에서, 워크피스는, 적어도 하나의 피쳐(142)를 포함하는 결정질 실리콘 기판 상의 유전체 재료일 수 있다. 예시적인 단계(172)에서, 트렌치(142)는, 배리어 층(150)으로, 그리고 그 후에, 시드 층(152)으로 라이닝된다. 예시적인 단계(174)에서, 워크피스의 피쳐(142)는, 시드 층(152) 상에 ECD 시드 재료(176)의 층을 수용하였다. 예시적인 어닐링 단계(178)에서, 워크피스는, 부분적인 충전을 촉진(encourage)하기 위해, 예시적인 재유동 단계(180)를 유발하도록, 적절한 온도로 어닐링된다. 어닐링 단계 동안에, ECD 시드 재료(176)는, 충전 섹션(182)을 형성하도록, 피쳐(142) 내로 유동한다. 예시적인 실시예에서, ECD 시드 증착 단계(174), 어닐링 단계(178), 및 재유동 단계(180)는, 충전(182)의 원하는 특성들을 달성하기 위해 반복될 수 있다. 단계들을 반복하는 수는 구조에 좌우될 수 있다. 또한, 예컨대 구리와 같은 금속 오버버든이 종래의 ECD에 의해 도금된다. 충전(182)이 원하는 치수들에 도달하면, 본 프로세스의 나머지 단계들이 아래에서 논의되는 바와 같이 수행된다.
컨포멀 ECD 및 어닐링 프로세스에 대한 대안으로, 피쳐 충전은, 수퍼컨포멀(superconformal) ECD 프로세스를 사용하여 달성될 수 있다. 이러한 "수퍼 ECD" 프로세스는, 수퍼컨포멀 충전을 발생시키기 위해, 적어도 하나의 유기 첨가제를 포함하는 알칼리성 전해질(alkaline electrolyte)을 사용할 수 있다.
유기 첨가제들은, 예컨대, 산성 증착 전해질을 사용하여, 종래의 산성 ECD 충전 및 피쳐에서의 캡에서 통상적으로 사용된다. 종래의 ECD 구리 산성 케미스트리는, 예컨대, 황산 구리, 황산, 메탄 술폰산(methane sulfonic acid), 염산, 및 유기 첨가제들(예컨대, 가속제들, 억제제들, 및 레벨러들)을 포함할 수 있다. 구리의 전기 화학 증착은, 구리 금속화 층을 증착하기 위한 비용 효과적인 방식인 것으로 발견되었다. 경제적으로 실용적인 것에 부가하여, ECD 증착 기법들에서의 유기 첨가제들의 사용은, 인터커넥트 구조들에 대해 기계적으로 그리고 전기적으로 적합한 실질적으로 보텀 업(예컨대, 수퍼컨포멀) 금속 충전을 제공한다.
종래의 ECD 충전에서 사용되는 유기 첨가제들은 일반적으로, 알칼리성 ECD 시드 증착 프로세스들에서 사용되지 않는데, 이는, (보텀-업 충전이 아닌) 컨포멀 증착이 일반적으로, ECD 시드 증착 프로세스(도 1b 참조)에서 바람직하기 때문이다. 그러나, 본 개시의 실시예들에 따르면, 본 발명자들은, ECD 시드 전해질과 함께 그러한 첨가제들을 사용하는 것이, 순수 컨포멀 증착과 대조적으로, ("수퍼 컨포멀" 증착 또는 "수퍼 ECD"라고 알려져 있는) 보텀-업 충전을 촉진하는 유리한 효과를 갖는 것을 발견하였다.
도 7에서 도시된 바와 같이, 금속 오버버든(160)이 표준 방식으로 CMP에 의해 제거된다. 도 7은, CMP 단계가 하드 마스크(130)의 상단 표면에서 중단된 것을 도시한다. 그러나, 대안적으로, CMP 프로세스는 또한, 배리어 층(128)으로서 최상부 층을 남기면서 하드 마스크 층(130)을 제거하기 위해 사용될 수 있다. 도 7에서 도시된 바와 같이, CMP 프로세스 후에, 이제, 금속 라인들(186)이 정의된다.
다음으로, 도 8a 및 도 8b에서 도시된 바와 같이, 비아 패터닝 및 비아 에칭의 단계들이 수행된다. 먼저 도 8a를 참조하면, 포토레지스트 및 지원형(supported) 막들(190)이 워크피스 상에서 하드 금속 마스크(130) 위에 증착된다. 비아들(192)은 포토리소그래피를 사용하여 패터닝된다. 비아들(192)은, 금속 라인들(186)의 인접한 단부들과 정렬하여 그리고 그 인접한 단부들에 접하여 위치된다. 트렌치들에 대한 비아들의 정렬은, 트렌치들에 대해 수직인 방향에서 중요하지만, 트렌치들에 대해 평행한 방향에서는 그렇게 중요하지 않은데, 이는, 트렌치들이 트렌치들에 대해 평행한 방향에서 비아들을 정의하기 때문이다. 정렬 파라미터들은, 트렌치들의 방향에 대해 평행한 축에서 더 완화된(relaxed) 리소그래피 제어를 허용한다.
하드 마스크가 CMP에 의해 또는 에칭에서 제거되지 않은 것을 가정하여, 하드 마스크 시스템은, 트렌치들에 대해 비아들을 자기-정렬(self-aligning)시키는 것을 돕기 위해 채용될 수 있다. 위에서 기재된 바와 같이, 하드 마스크를 사용하는 리소그래피는 당업계에 잘 알려져 있다. 도 8a는 하드 마스크 에칭 단계에 후속되는 패터닝된 구조를 도시하는 워크피스의 상면도이다. 도시된 바와 같이, 비아들은, 금속 라인들에 대해 수직인 방향에서보다 금속 라인들(170)을 따르는 방향에서 더 넓을 수 있다.
다음으로, 유전체 층(126) 및 레지스트 스트립(124)을 통하는 비아 에칭이 수행된다. 도 8b는, 유전체 층(106) 내의 라인들(110)과 교차(intersect)하도록, 유전체 층(126) 및 레지스트 스트립(124)을 통해 아래로 연장되는 비아들(192)을 도시한다. 도 8b는 포토레지스트 스트립 에칭 후의 워크피스를 도시한다. 비아들(192)은 충전될 준비가 된다.
비아들(192)의 충전은 도 9a 및 도 9b에서 예시된다. 도 9a는, 배리어 층(196) 및 시드 층(198)의 증착 후의 비아들을 도시한다. 배리어 층 및 시드 층은, 위에서 설명된 바와 같은, 트렌치들(142)에 대한 배리어 및 시드 층들의 적용과 동일한 또는 유사한 프로세스들 및 절차들에서, 비아에 증착될 수 있다. 따라서, 이들 단계들은 여기에서 반복되지 않을 것이다.
무 공극 비아 충전을 제공하기 위해, 컨포멀 시드 막 상에 비아 금속이 도금된다. 충전 금속 또는 금속 합금은, 금속 라인들(186)을 형성하기 위해 사용된 프로세스들과 동일할 수 있거나 또는 유사할 수 있다. 금속 충전의 증착은, CVD에 의해, 또는 도 9b에서 도시된 바와 같은 오버버든 층(200)의 도금이 후속되는 CVD에 의해서와 같이, 다수의 기법들에 의해 이루어질 수 있다. 다른 대안으로서, 무전해 증착이 활용될 수 있다. 충전된 금속성 비아들(202)과 금속성 라인들(110) 사이의 접촉(contact)을 제공하도록, 배리어 층(124)을 "펀치 스루(punch through)"하기 위해, 스퍼터 에칭 단계가 사용될 수 있다. 무전해 증착에서, 비아들(192) 내의 시드 층(198)이 요구되지 않는다. 그보다는, 아래 놓인 금속을 시드로서 사용하여, 금속 전도체로 비아들을 충전하기 위해, 무전해 증착이 사용될 수 있다. 그러한 전도체들은, 예컨대, Cu, Al, Mn, Co, Au, Ag, W, Ti, Ni, 또는 이들의 합금들을 포함할 수 있다.
비아들(192)이 한정되고(confined), 금속 라인들(110)으로부터 배리어에 의해 분리되지 않기 때문에, 비아들의 완전한 무 공극 금속 충전은 필수적이지 않으며, 이는, 본 개시의 방법의 특징적인(distinguishing) 피쳐이다.
도 10a 및 도 10b는, 금속성 오버버든(200)을 제거하기 위한 CMP의 사용 후의 완성된 금속 층을 예시한다. 도 10a는 완성된 워크피스의 외관이고, 도 10b는 도 10a의 라인들(10B-10B)을 따라 취해진 단면도이다. 이들 도면들에서 도시된 바와 같이, 충전된 비아들(202)은 트렌치들(금속 라인들)(186)의 단부들 사이에서 하방으로 연장되고, 이는, 연결이 요구되는 하부 금속 라인들(110)과 비아들을 정확하게 정렬시킨다.
도 10c는, 도 10a 및 도 10b의 실시예와 매우 유사한, 본 개시의 대안적인 실시예를 예시한다. 따라서, 도 10 및 도 10b에서와 동일하지만 프라임 표시(')가 부가된 파트 번호들이 도 10c에서 활용된다. 금속 라인들의 단부들과 비아들(202')의 측면들 사이에서 배리어 층이 연장되지 않기 때문에, 도 10c의 실시예는 도 10a 및 도 10b의 실시예와 상이하다. 따라서, 트렌치들(186')의 단부들과 비아들(202') 사이에 하나의 배리어 층만이 개재된다(interposed). 이러한 위치들에서의 배리어 층은, 비아가 Cu로 충전되지 않고, 대신에, Co, Ni 또는 W와 같은 다른 금속들로 충전되거나, 또는 합금, 예컨대 NiSi 또는 CoSi, 나노 와이어들, 탄소 나노 튜브들, 또는 그래핀(graphene)으로 충전되는 경우에, 필요하지 않을 수 있다. 이는 하부 금속 라인들(110')의 상단 측과 비아들의 바닥 사이에서도 마찬가지이다. 도 10c에서, 배리어는 여전히, 하부 금속 라인들(110')을 캡슐화(encapsulate)하기 위해 사용될 수 있다. 이들 예외들 이외에, 도 10c에서 도시된 워크피스(100')는 도 10a 및 도 10b에서 도시된 워크피스(100)와 동일할 수 있거나 또는 유사할 수 있다.
본 개시의 바람직한 실시예가 예시되고 설명되었지만, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 다양한 변화들이 그 실시예에서 이루어질 수 있다.
예컨대, 비아들과 트렌치들/라인들 사이에 인터커넥트들을 형성하기 위해 본 개시의 개시내용을 활용하기보다는, 본 방법은, 인접한 트렌치들/라인들 전부 또는 그 중 임의의 것에 기능적으로 연결되지 않은 격리된 비아들을 위치시키고 형성하기 위해 활용될 수 있다. 비아들 및/또는 트렌치들의 배리어 층은, 원하는 대로, 트렌치들로부터 비아들을 격리시키기 위해 활용될 수 있다. 즉, 비아들이, 선택된 방식으로, 원하는 대로, 몇몇 라인들에 연결될 수 있지만, 다른 라인들에 연결되지 않을 수 있거나, 또는 라인에 전혀 연결되지 않을 수 있다. 비아들은 비아들 위 및 아래의 층들에서의 금속에 연결될 수 있다. 연결은, 비아들이 존재하는 층에서의 금속화를 우회하면서, 상부 층들을 하부 층들에 연결시키는 "익스프레스 비아들(express vias)"을 형성할 수 있다. 그럼에도 불구하고, 본 개시의 방법은, 반도체 워크피스들에 형성된 비아들을 위치시키고/배치하고/제한하기 위해, 인접한 트렌치들/라인들 사이의 갭들 또는 분리를 유리하게 활용한다.
도 3 내지 도 10c에서 도시된 비-구속적인 예들은 "트렌치 우선" 접근법이라고 지칭될 것이다. "비아 우선" 집적이 또한, 본 개시의 범위 내에 있다. "비아 우선" 집적은, 도 3 내지 도 7 중 하나 또는 그 초과를 참조하여 설명되고 도시된 프로세스들 전에, 도 8a 내지 도 10c 중 하나 또는 그 초과를 참조하여 설명되고 도시된 프로세스들을 수행함으로써 달성될 수 있다.

Claims (25)

  1. 워크피스(workpiece)에, 금속화된(metallized) 라인들 및 비아(via)들로 구성된 인터커넥트(interconnect)를 형성하는 방법으로서,
    (a) 워크피스에 금속 라인들을 형성하는 단계 ― 상기 금속 라인들은, 길이방향으로(longitudinally) 이격된 라인 세그먼트(segment)들로 배치되고, 상기 라인 세그먼트들은, 서로로부터 단부-대-단부(end-to-end)로 이격됨 ―; 및
    (b) 워크피스에 비아들을 형성하는 단계
    를 포함하며,
    제 1 형성된 금속 라인의 적어도 하나의 단부가, 제 2 형성된 비아의 하나의 단면 치수(cross-sectional dimension)를 제한(constrain)하거나, 또는 제 1 형성된 비아의 적어도 하나의 단부가, 제 2 형성된 금속 라인의 하나의 단면 치수를 제한하는,
    인터커넥트를 형성하는 방법.
  2. 워크피스에, 트렌치들 및 비아들을 포함하는 인터커텍트를 형성하는 방법으로서,
    상기 워크피스 상에 유전체 막 스택(stack)을 적용(applying)하는 단계;
    상기 유전체 막 스택 위에 하드 마스크를 적용하는 단계;
    상기 하드 마스크 위에 포토레지스트를 적용하는 단계;
    상기 포토레지스트에 트렌치들을 패터닝하는 단계 ― 상기 트렌치들은, 서로에 대해 단부-대-단부로 배치된 길이방향 세그먼트들로 패터닝되고, 상기 세그먼트들은, 비아들이 위치될 위치들에서 서로로부터 길이방향으로 이격됨 ―;
    상기 유전체 막 스택 내로 트렌치들을 에칭하는 단계;
    전도성 재료로 상기 트렌치들을 충전(filling)하는 단계;
    길이방향으로 관련된 충전된 트렌치들의 단부들을 분리시키는 갭들에 비아들을 패터닝하는 단계;
    상기 워크피스에, 패터닝된 비아들을 에칭하는 단계; 및
    상기 전도성 재료로, 에칭된 비아들을 충전하는 단계
    를 포함하는,
    인터커텍트를 형성하는 방법.
  3. 워크피스에, 트렌치들 및 비아들을 포함하는 인터커넥트를 형성하는 방법으로서,
    상기 워크피스 상에 유전체 막 스택을 적용하는 단계;
    상기 유전체 막 스택 위에 하드 마스크를 적용하는 단계;
    상기 하드 마스크 위에 포토레지스트를 적용하는 단계;
    상기 포토레지스트에 비아들을 패터닝하여, 비아들을 분리시키는 갭들을 정의하는 단계;
    상기 워크피스에, 패터닝된 비아들을 에칭하는 단계;
    상기 전도성 재료로, 에칭된 비아들을 충전하는 단계
    상기 포토레지스트에 트렌치들을 패터닝하는 단계 ― 상기 트렌치들은, 상기 비아들을 분리시키는 갭들에, 서로에 대해 단부-대-단부로 배치된 길이방향 세그먼트들로 패터닝되고, 상기 세그먼트들은, 상기 비아들의 위치들에서 서로로부터 길이방향으로 이격됨 ―;
    상기 유전체 막 스택 내로 트렌치들을 에칭하는 단계; 및
    전도성 재료로 상기 트렌치들을 충전하는 단계
    를 포함하는,
    인터커넥트를 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 워크피스 위에 포토레지스트를 적용하고, 포토리소그래피(photolithography)에 의해 상기 포토레지스트 상에 상기 금속 라인들을 위한 트렌치들을 패터닝하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 트렌치들은, 다중 패터닝(multiple patterning), 침지 리소그래피(immersion lithography), 극자외선 리소그래피(extreme ultraviolet lithography), 및 이들의 조합들로 구성된 그룹으로부터 선택되는 프로세스에 의해 패터닝되는,
    인터커넥트를 형성하는 방법.
  6. 제 4 항에 있어서,
    패턴 에칭에 의해 상기 워크피스에 상기 트렌치들을 에칭하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  7. 제 2 항, 제 3 항, 또는 제 5 항 중 어느 한 항에 있어서,
    상기 에칭된 트렌치들에 대한 손상을 보수(repairing)하고, 탄화수소 전구체로 상기 트렌치들을 밀봉(sealing)하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  8. 제 2 항, 제 3 항, 또는 제 6 항 중 어느 한 항에 있어서,
    상기 트렌치들의 표면들 위에 배리어 층을 증착(depositing)하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  9. 제 8 항에 있어서,
    상기 배리어 층 위에 시드 층을 증착하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 금속 라인들을 형성하기 위해, 상기 전도성 재료로 상기 트렌치를 충전하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  11. 제 2 항, 제 3 항, 또는 제 10 항 중 어느 한 항에 있어서,
    제 1 전도성 층을 생성하기 위해, 상기 트렌치 내로의 상기 전도성 재료의 재유동(reflow)을 유발하도록 상기 워크피스를 열적으로 처리하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  12. 제 11 항에 있어서,
    상기 제 1 전도성 층 후에, 적어도 하나의 부가적인 전도성 층을 증착하고, 각각의 부가적인 전도성 층의 재유동을 유발하도록 상기 워크피스를 열적으로 처리하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  13. 제 2 항, 제 3 항, 제 10 항, 제 11 항, 또는 제 12 항 중 어느 한 항에 있어서,
    상기 충전된 트렌치들에 금속 재료 오버버든(overburden)을 적용하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  14. 제 13 항에 있어서,
    상기 워크피스 및 상기 금속화된 라인들을 노출시키기 위해, 상기 워크피스의 높이를 감소시키고, 상기 오버버든을 제거하도록, CMP를 사용하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  15. 제 2 항, 제 3 항, 또는 제 14 항 중 어느 한 항에 있어서,
    상기 라인들 또는 트렌치들의 형성 후에, 상기 금속 라인들 위에 상기 포토레지스트를 적용하고, 그러한 포토레지스트 상에 비아들을 패터닝하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  16. 제 15 항에 있어서,
    상기 비아들을 에칭하고, 상기 전도성 재료로, 에칭된 비아들을 충전하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  17. 제 15 항에 있어서,
    상기 비아들을 에칭하고, 상기 비아 표면 위에 놓이도록 상기 비아 표면 위에 배리어 층을 적용하며, 상기 전도성 재료로 상기 비아들을 충전하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 비아 전도성 충전 재료의 금속 오버버든이 상기 워크피스에 적용되는,
    인터커넥트를 형성하는 방법.
  19. 제 18 항에 있어서,
    상기 워크피스 및 상기 금속화된 비아들 및 트렌치들을 노출시키기 위해, 상기 워크피스의 높이를 감소시키도록, 상기 오버버든을 제거하는 단계를 더 포함하는,
    인터커넥트를 형성하는 방법.
  20. 트렌치들 및 비아들을 포함하는 반도체 워크피스로서,
    상기 반도체 워크피스는,
    상기 워크피스 상에 유전체 조성물(composition)을 적용하는 것;
    상기 유전체 조성물 위에 하드 마스크를 적용하는 것;
    상기 하드 마스크 위에 포토레지스트를 적용하는 것;
    상기 포토레지스트에 트렌치들을 패터닝하는 것 ― 상기 트렌치들은, 서로에 대해 단부-대-단부로 배치된 길이방향으로 배열된 세그먼트들로 패터닝되고, 상기 길이방향 세그먼트들은, 비아들이 위치될 위치들에서 서로로부터 이격됨 ―;
    상기 유전체 조성물 내로 트렌치들을 에칭하는 것;
    전도성 재료로 상기 트렌치들을 충전하는 것;
    길이방향으로 관련된 트렌치들의 단부들을 분리시키는 갭들에 비아들을 패터닝하는 것;
    상기 유전체 조성물에, 패터닝된 비아들을 에칭하는 것; 및
    상기 전도성 재료로, 에칭된 비아들을 충전하는 것
    에 의해 생성되는,
    반도체 워크피스.
  21. 트렌치들 및 비아들을 포함하는 반도체 워크피스로서,
    상기 반도체 워크피스는,
    상기 워크피스 상에 유전체 막 스택을 적용하는 것;
    상기 유전체 막 스택 위에 하드 마스크를 적용하는 것;
    상기 하드 마스크 위에 포토레지스트를 적용하는 것;
    상기 포토레지스트에 비아들을 패터닝하여, 상기 비아들을 분리시키는 갭들을 정의하는 것;
    상기 워크피스에, 패터닝된 비아들을 에칭하는 것;
    상기 전도성 재료로, 에칭된 비아들을 충전하는 것;
    상기 포토레지스트에 트렌치들을 패터닝하는 것 ― 상기 트렌치들은, 상기 비아들을 분리시키는 갭들에, 서로에 대해 단부-대-단부로 배치된 길이방향 세그먼트들로 패터닝되고, 상기 세그먼트들은, 상기 비아들의 위치들에서 서로로부터 길이방향으로 이격됨 ―;
    상기 유전체 막 스택 내로 트렌치들을 에칭하는 것; 및
    전도성 재료로 상기 트렌치들을 충전하는 것
    에 의해 생성되는,
    반도체 워크피스.
  22. 제 20 항 또는 제 21 항에 있어서,
    상기 트렌치들 또는 상기 비아들의 형성 후에, 상기 트렌치들 또는 상기 비아들 위에 상기 포토레지스트가 적용되고, 그러한 포토레지스트 상에 상기 비아들 또는 상기 트렌치들이 패터닝되는,
    반도체 워크피스.
  23. 제 20 항 또는 제 21 항에 있어서,
    상기 비아들의 에칭 후에, 상기 비아 표면 위에 배리어 층이 증착되는,
    반도체 워크피스.
  24. 제 20 항 또는 제 21 항에 있어서,
    상기 비아 충전 재료의 금속 오버버든이 상기 워크피스에 적용되는,
    반도체 워크피스.
  25. 제 20 항 또는 제 24 항에 있어서,
    상기 금속화된 트렌치들 및 정렬된 비아들을 노출시키기 위해, 상기 워크피스의 높이를 감소시키도록, 상기 오버버든을 제거하는 것을 더 포함하는,
    반도체 워크피스.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180113200A (ko) * 2016-02-02 2018-10-15 도쿄엘렉트론가부시키가이샤 선택적 증착을 이용한 금속 및 비아의 자기 정렬

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102371295B1 (ko) 2015-02-16 2022-03-07 삼성전자주식회사 확산 방지층을 포함하는 층 구조물 및 그 제조방법
US9613862B2 (en) * 2015-09-02 2017-04-04 International Business Machines Corporation Chamferless via structures
US9735051B2 (en) * 2015-12-14 2017-08-15 International Business Machines Corporation Semiconductor device interconnect structures formed by metal reflow process
US9536780B1 (en) * 2016-04-15 2017-01-03 International Business Machines Corporation Method and apparatus for single chamber treatment
US10109582B2 (en) * 2016-04-19 2018-10-23 Taiwan Semiconductor Manufacturing Company Limited Advanced metal connection with metal cut
CN109075121B (zh) * 2016-05-27 2023-10-13 太浩研究有限公司 用于半导体结构的后端线金属化层及其制造方法
TWI729457B (zh) 2016-06-14 2021-06-01 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
US9818641B1 (en) * 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in mandrel and a non-mandrel lines of an array of metal lines
US9818640B1 (en) * 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in a non-mandrel line of an array of metal lines
US10134642B2 (en) * 2016-09-28 2018-11-20 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
JP2019530242A (ja) 2016-09-30 2019-10-17 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 自己整合ビアの形成方法
TWI719262B (zh) 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
WO2018089351A1 (en) 2016-11-08 2018-05-17 Applied Materials, Inc. Geometric control of bottom-up pillars for patterning applications
US10043753B2 (en) * 2016-12-13 2018-08-07 Globalfoundries Inc. Airgaps to isolate metallization features
US10347579B2 (en) * 2017-01-19 2019-07-09 Qualcomm Incorporated Reducing tip-to-tip distance between end portions of metal lines formed in an interconnect layer of an integrated circuit (IC)
WO2018156710A1 (en) 2017-02-22 2018-08-30 Applied Materials, Inc. Critical dimension control for self-aligned contact patterning
EP3367428A1 (en) * 2017-02-23 2018-08-29 IMEC vzw Method for blocking a trench portion during patterning of trenches in a dielectric material, and corresponding semiconductor structure
WO2018200212A1 (en) 2017-04-25 2018-11-01 Applied Materials, Inc. Selective deposition of tungsten for simplified process flow of tungsten oxide pillar formation
US10840186B2 (en) 2017-06-10 2020-11-17 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
TW201906035A (zh) * 2017-06-24 2019-02-01 美商微材料有限責任公司 生產完全自我對準的介層窗及觸點之方法
US10573555B2 (en) 2017-08-31 2020-02-25 Micromaterials Llc Methods of producing self-aligned grown via
US10510602B2 (en) 2017-08-31 2019-12-17 Mirocmaterials LLC Methods of producing self-aligned vias
US10515896B2 (en) 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
WO2019050735A1 (en) 2017-09-06 2019-03-14 Micromaterials Llc METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10559492B2 (en) * 2017-11-15 2020-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methods for semiconductor devices and structures resulting therefrom
US11881520B2 (en) 2017-11-30 2024-01-23 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
TW202401727A (zh) 2017-11-30 2024-01-01 美商英特爾股份有限公司 用於先進積體電路結構製造之異質金屬線組成
JP2019106538A (ja) 2017-12-07 2019-06-27 マイクロマテリアルズ エルエルシー 制御可能な金属およびバリアライナー凹部のための方法
EP3499557A1 (en) 2017-12-15 2019-06-19 Micromaterials LLC Selectively etched self-aligned via processes
US11502031B2 (en) 2017-12-27 2022-11-15 Intel Corporation Multiple layer metal-insulator-metal (MIM) structure
US11205586B2 (en) 2017-12-27 2021-12-21 Intel Corporation Integrated circuits with line breaks and line bridges within a single interconnect level
WO2019132899A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Integrated circuits (ics) with electromigration (em)-resistant segments in an interconnect level
US10971393B2 (en) 2017-12-27 2021-04-06 Intel Corporation Metal-insulator-metal (MIM) structure supporting high voltage applications and low voltage applications
TW201939628A (zh) 2018-03-02 2019-10-01 美商微材料有限責任公司 移除金屬氧化物的方法
CN110349909B (zh) * 2018-04-03 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10790191B2 (en) 2018-05-08 2020-09-29 Micromaterials Llc Selective removal process to create high aspect ratio fully self-aligned via
TW202011547A (zh) 2018-05-16 2020-03-16 美商微材料有限責任公司 用於產生完全自對準的通孔的方法
US10699953B2 (en) 2018-06-08 2020-06-30 Micromaterials Llc Method for creating a fully self-aligned via
US11889728B2 (en) * 2018-08-28 2024-01-30 Sharp Kabushiki Kaisha Display device
US11164938B2 (en) 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
TWI828985B (zh) * 2020-06-10 2024-01-11 美商應用材料股份有限公司 完全自對準減法蝕刻
US11948874B2 (en) * 2020-06-26 2024-04-02 Intel Corporation Vertically spaced intra-level interconnect line metallization for integrated circuit devices
US11728209B2 (en) 2020-09-22 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography method to reduce spacing between interconnect wires in interconnect structure
US11488864B2 (en) 2020-10-02 2022-11-01 Samsung Electronics Co., Ltd. Self-aligned supervia and metal direct etching process to manufacture self-aligned supervia
US11894259B2 (en) * 2022-02-07 2024-02-06 Nanya Technology Corporation Method for manufacturing the same having a profile modifier

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000006238A (ko) * 1998-06-17 2000-01-25 칼 하인쯔 호르닝어 반도체금속화시스템및방법
KR20000057720A (ko) * 1999-01-06 2000-09-25 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 접촉부 및 깊은 트렌치 패터닝 방법
US20120313251A1 (en) * 2011-06-10 2012-12-13 Toshiba America Electronic Components, Inc. Interconnect structure with improved alignment for semiconductor devices
US20140011351A1 (en) * 2010-07-28 2014-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Layer End-Cut Flow
US8668835B1 (en) * 2013-01-23 2014-03-11 Lam Research Corporation Method of etching self-aligned vias and trenches in a multi-layer film stack

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100184A (en) 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US6143155A (en) 1998-06-11 2000-11-07 Speedfam Ipec Corp. Method for simultaneous non-contact electrochemical plating and planarizing of semiconductor wafers using a bipiolar electrode assembly
US6399508B1 (en) 1999-01-12 2002-06-04 Applied Materials, Inc. Method for metal etch using a dielectric hard mask
US7351315B2 (en) 2003-12-05 2008-04-01 Semitool, Inc. Chambers, systems, and methods for electrochemically processing microfeature workpieces
US6268287B1 (en) 1999-10-15 2001-07-31 Taiwan Semiconductor Manufacturing Company Polymerless metal hard mask etching
US6617216B1 (en) * 2002-04-04 2003-09-09 Applied Materials, Inc Quasi-damascene gate, self-aligned source/drain methods for fabricating devices
US7119010B2 (en) * 2002-04-23 2006-10-10 Chartered Semiconductor Manfacturing Ltd. Integrated circuit with self-aligned line and via and manufacturing method therefor
KR100467020B1 (ko) * 2002-07-26 2005-01-24 삼성전자주식회사 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법
US6911389B2 (en) * 2002-09-18 2005-06-28 Texas Instruments Incorporated Self aligned vias in dual damascene interconnect, buried mask approach
US7135402B2 (en) 2005-02-01 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sealing pores of low-k dielectrics using CxHy
US8357599B2 (en) 2011-02-10 2013-01-22 Applied Materials, Inc. Seed layer passivation
JP6094023B2 (ja) * 2011-09-12 2017-03-15 富士通セミコンダクター株式会社 半導体装置の製造方法
US9245798B2 (en) 2012-04-26 2016-01-26 Applied Matrials, Inc. Semiconductor reflow processing for high aspect ratio fill
CN103426816B (zh) * 2012-04-26 2018-03-09 应用材料公司 用于高深宽比填充的半导体反流处理

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000006238A (ko) * 1998-06-17 2000-01-25 칼 하인쯔 호르닝어 반도체금속화시스템및방법
KR20000057720A (ko) * 1999-01-06 2000-09-25 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 접촉부 및 깊은 트렌치 패터닝 방법
US20140011351A1 (en) * 2010-07-28 2014-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Layer End-Cut Flow
US20120313251A1 (en) * 2011-06-10 2012-12-13 Toshiba America Electronic Components, Inc. Interconnect structure with improved alignment for semiconductor devices
US8668835B1 (en) * 2013-01-23 2014-03-11 Lam Research Corporation Method of etching self-aligned vias and trenches in a multi-layer film stack

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180113200A (ko) * 2016-02-02 2018-10-15 도쿄엘렉트론가부시키가이샤 선택적 증착을 이용한 금속 및 비아의 자기 정렬

Also Published As

Publication number Publication date
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