KR20050010165A - 반도체 소자의 확산 방지막 형성 방법 - Google Patents

반도체 소자의 확산 방지막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 확산 방지막 형성 방법에 관한 것으로, 층간 절연막에 형성된 듀얼 다마신 패턴이 매립되도록 전체 상부에 금속 배선용 전도성 물질층을 형성하고, 층간 절연막 상의 절연 물질층을 제거하는 공정에서 전도성 물질층을 층간 절연막의 높이보다 낮게 잔류시켜 금속 배선을 형성한 후, 금속 배선 상에만 금속 배선과의 접착 특성이 우수한 금속성 물질로 확산 방지막을 형성함으로써, 금속 배선과 확산 방지막의 접착 특성을 향상시키고 금속 배산과 확산 방지막의 계면이 보이드가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체 소자의 확산 방지막 형성 방법{Method of forming a diffusion barrier layer in a semiconductor device}
본 발명은 반도체 소자의 확산 방지막 형성 방법에 관한 것으로, 특히 금속 배선과의 접착 특성을 향상시킬 수 있는 반도체 소자의 확산 방지막 형성 방법에관한 것이다.
일반적으로, 반도체 기판에 형성된 접합부나 하부 금속 배선이 형성된 전체 구조 상에는 층간 절연막이 형성된다. 층간 절연막에는 다마신(Damascene) 공정이나 듀얼 다마신(Dual Damascene) 공정에 의해 콘택홀(또는, 비아홀)과 트렌치가 형성된다. 이후, 트렌치에는 상부 금속 배선이 형성되고, 콘택홀에는 상부 금속 배선을 하부 금속 배선(또는, 반도체 기판의 접합부)과 전기적으로 연결시키기 위한 콘택 플러그가 형성된다.
한편, 상부 금속 배선 상에는 또 다른 금속 배선 형성되는데, 상부 금속 배선과의 전기적인 절연을 위하여 층간 절연막이 다시 형성된다. 이때, 상부 금속 배선의 금속 성분이 층간 절연막으로 확산되어 소자의 전기적 특성이 저하될 수 있다. 금속 배선이 구리로 형성된 경우에는 더더욱 그러하다.
이러한 문제점을 해결하기 위하여 금속 배선과 절연막 사이에는 확산 방지막이 형성된다. 확산 방지막은 주로 SiC, SiCN 또는 SiN과 같은 물질로 형성되는데, 금속 배선과의 접착 특성이 좋지 않은 단점이 있다.
확산 방지막이 콘택홀이나 트렌치에 형성되는 경우에는, 확산 방지막이 먼저 형성되고, 그 후에 금속 배선이 형성되기 때문에 확산 방지막을 형성하는 공정이 접착 특성에 큰 영향을 받지 않는다. 하지만, 트렌치에 금속 배선을 형성한 후, 금속 배선 상에 확산 방지막을 형성하는 경우에는, 확산 방지막이 금속 배선으로부터 쉽게 떨어져 나가기 때문에, 금속 배선이 절연막과 직접 접촉될 수 있다. 이로 인해, 공정의 신뢰성이 저하되고 소자의 전기적 특성이 저하될 수 있다.
또한, 금속 배선 상에 확산 방지막이 형성되면서, 낮은 접착 특성으로 인하여 금속 배선과 확산 방지막 사이에 보이드(Void)가 발생될 수 있다. 기존의 SiC, SiN 또는 SiCN으로 이루어진 확산 방지막은 보이드 생성에 대한 활성화 에너지가 낮아 상대적으로 배선의 신뢰성에 대한 개선이 요구된다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 확산 방지막 형성 방법은 층간 절연막에 형성된 듀얼 다마신 패턴이 매립되도록 전체 상부에 금속 배선용 전도성 물질층을 형성하고, 층간 절연막 상의 절연 물질층을 제거하는 공정에서 전도성 물질층을 층간 절연막의 높이보다 낮게 잔류시켜 금속 배선을 형성한 후, 금속 배선 상에만 금속 배선과의 접착 특성이 우수한 금속성 물질로 확산 방지막을 형성함으로써, 금속 배선과 확산 방지막의 접착 특성을 향상시키고 금속 배산과 확산 방지막의 계면이 보이드가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 확산 방지막 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 층간 절연막
103 : 듀얼 다마신 패턴 104 : 제1 확산 방지막
105 : 금속 배선 105a : 금속 배선 손실 두께
106 : 금속 물질층 106a : 제2 확산 방지막
본 발명의 실시예에 따른 반도체 소자의 확산 방지막 형성 방법은 반도체 기판 상에 형성된 층간 절연막에 듀얼 다마신 패턴을 형성하는 단계와, 층간 절연막보다 낮은 깊이로 듀얼 다마신 패턴에 금속 배선을 형성하는 단계, 및 금속 배선상에 금속 배선과 접착 특성이 우수한 금속성 물질로 확산 방지막을 형성하는 단계를 포함한다.
상기에서, 금속 배선을 형성하기 전에, 듀얼 다마신 패턴의 내벽에 확산 방지막을 형성하는 단계를 더 포함할 수 있다.
금속 배선은 듀얼 다마신 패턴이 매립되도록 전체 상부에 전도성 물질층을 형성한 후, 화학적 기계적 연마 공정을 과도하게 실시하여 층간 절연막보다 낮은 깊이로 형성할 수 있으며, 층간 절연막의 높이보다 1000Å 내지 2000Å 정도 낮게 형성할 수 있다.
확산 방지막은 물리기상 증착법 또는 전기 도금법으로 형성할 수 있으며, Ta계 금속성 물질, W계 금속성 물질 또는 Co계 금속성 물질로 형성하는 것이 바람직하다. 이때, 확산 방지막은 100Å 내지 1000Å의 두께로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 확산 방지막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 트랜지스터, 플래시 메모리 셀 또는 금속 배선과 같이 반도체 소자를 형성하기 위한 여러 요소(도시되지 않음)가 형성된 반도체 기판(101) 상에 층간 절연막(102)을 형성한다.
이어서, 듀얼 다마신 공정으로 층간 절연막(102)에 콘택홀(또는, 비아홀)과 트렌치로 이루어진 듀얼 다마신 패턴(103)을 형성한다. 듀얼 다마신 패턴(103)을 통해 하부의 접합부(도시되지 않음)가 노출된다. 계속해서, 듀얼 다마신 패턴(103)의 내벽에 제1 확산 방지막(104)을 형성한다.
이후, 듀얼 다마신 패턴(103) 내부에 시드층(도시되지 않음)을 형성하고 듀얼 다마신 패턴(103)이 매립되도록 전체 상부에 금속 배선용 전도성 물질층을 형성한다. 이후, 층간 절연막(102) 상부의 전도성 물질층을 제거하여 듀얼 다마신 패턴(103) 내부에 금속 배선(105)을 형성한다. 이때, 전도성 물질층은 구리로 형성하는 것이 바람직하다.
한편, 층간 절연막(102) 상부의 전도성 물질층은 화학적 기계적 연마 공정으로 제거할 수 있으며, 약 100:1 정도의 높은 선택비로 전도성 물질층을 연마하여 금속 배선(105)에 1000Å 내지 2000Å 정도의 연마 손실(105a)을 발생시킨다. 이로인해, 금속 배선(105)과 층간 절연막(102) 사이에는 1000Å 내지 2000Å 정도의 단차가 발생된다. 이때, 층간 절연막(102) 상부에 형성된 제1 확산 방지막도 함께 제거할 수 있다.
도 1b를 참조하면, 금속 배선(105) 상부에 금속 배선(105)과의 접착 특성이 우수한 금속성 물질층(106a)을 형성한다. 금속성 물질층(106a)은 100Å 내지 1000Å의 두께로 형성할 수 있으며, Ta계 금속성 물질, W계 금속성 물질 또는 Co계 금속성 물질로 형성하는 것이 바람직하다. 이렇게, 금속성 물질층(106a)이 금속 배선(105)의 접착 특성이 우수한 금속성 물질로 형성되므로, 금속 배선(105)과 금속성 물질층(106a) 사이에는 보이드가 발생되지 않는다. 한편, 금속성 물질층(106a)은 물리기상 증착법(Physical Vapor Deposition)으로 형성할 수 있다.
도 1c를 참조하면, 층간 절연막(102) 상부의 금속성 물질층을 제거하고 금속 배선(105) 상부에만 잔류시켜, 금속성 물질층으로 이루어진 제2 확산 방지막(106)을 형성한다. 이때, 층간 절연막(102) 상부의 금속성 물질층을 층간 절연막(102)과의 낮은 선택비로 화학적 기계적 연마 공정을 실시하여 제거할 수 있다.
또한, 도면에는 도시되어 있지 않지만, 도 1b에서 금속성 물질층을 전기 도금법으로 금속 배선의 상부에만 형성할 수도 있다. 이 경우, 층간 절연막 상부에 형성된 금속성 물질층을 제거하기 위한 화학적 기계적 연마 공정을 생략할 수 있으며, 화학적 기계적 연마 공정을 실시하더라도 연마 목표 두께를 낮출 수 있기 때문에 소자의 전기적 특성이 저하되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명은 층간 절연막에 형성된 듀얼 다마신 패턴이 매립되도록 전체 상부에 금속 배선용 전도성 물질층을 형성하고, 층간 절연막 상의 절연 물질층을 제거하는 공정에서 전도성 물질층을 층간 절연막의 높이보다 낮게 잔류시켜 금속 배선을 형성한 후, 금속 배선 상에만 금속 배선과의 접착 특성이 우수한 금속성 물질로 확산 방지막을 형성함으로써, 금속 배선과 확산 방지막의 접착 특성을 향상시키고 금속 배산과 확산 방지막의 계면이 보이드가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Claims (7)

  1. 반도체 기판 상에 형성된 층간 절연막에 듀얼 다마신 패턴을 형성하는 단계;
    상기 층간 절연막보다 낮은 깊이로 상기 듀얼 다마신 패턴에 금속 배선을 형성하는 단계; 및
    상기 금속 배선 상에 상기 금속 배선과 접착 특성이 우수한 금속성 물질로 확산 방지막을 형성하는 단계를 포함하는 반도체 소자의 확산 방지막 형성 방법.
  2. 제 1 항에 있어서, 상기 금속 배선을 형성하기 전에,
    상기 듀얼 다마신 패턴의 내벽에 확산 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 확산 방지막 형성 방법.
  3. 제 1 항에 있어서,
    상기 금속 배선은 상기 듀얼 다마신 패턴이 매립되도록 전체 상부에 전도성 물질층을 형성한 후, 화학적 기계적 연마 공정을 과도하게 실시하여 상기 층간 절연막보다 낮은 깊이로 형성하는 반도체 소자의 확산 방지막 형성 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 금속 배선은 상기 층간 절연막의 높이보다 1000Å 내지 2000Å 정도 낮게 형성되는 반도체 소자의 확산 방지막 형성 방법.
  5. 제 1 항에 있어서,
    상기 확산 방지막은 물리기상 증착법 또는 전기 도금법으로 형성되는 반도체 소자의 확산 방지막 형성 방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 확산 방지막은 Ta계 금속성 물질, W계 금속성 물질 또는 Co계 금속성 물질로 형성되는 반도체 소자의 확산 방지막 형성 방법.
  7. 제 6 항에 있어서,
    상기 확산 방지막은 100Å 내지 1000Å의 두께로 형성되는 반도체 소자의 확산 방지막 형성 방법.
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WO2009026293A3 (en) * 2007-08-20 2009-04-30 Google Inc Electronic device with hinge mechanism

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Publication number Priority date Publication date Assignee Title
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