KR20070066298A - 반도체 소자의 금속배선 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 및 그의 제조방법에 관한 것으로서, 기판과, 상기 기판 상에 형성되어 있으며, 플러그를 가지는 제1 층간 절연막 및 상기 제1 층간 절연막 상에 형성되어 있으며, 상기 플러그와 연결되는 금속배선을 가지는 제2 층간 절연막을 포함하고, 상기 플러그와 금속배선은 각각 서로 다른 제1 금속과 제2 금속으로 이루어지며, 상기 플러그와 금속배선은 듀얼 다마신 구조로 형성된 것을 특징으로 하는 반도체 소자의 금속배선에 관한 것이다.
또한, 본 발명은, 상기 반도체 소자의 금속배선 제조방법을 제공한다.
듀얼 다마신, 금속배선, 비아홀, 트렌치, 플러그

Description

반도체 소자의 금속배선 및 그의 제조방법{Metalline of Semiconductor Device and Method of Manufacturing The Same}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속배선 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 금속배선의 구조를 나타낸 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 소자의 금속배선 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
200 : 반도체 기판 210 : 제1 층간 절연막
220 : 식각 정지막 230 : 제2 층간 절연막
240 : 비아홀 250 : 트렌치
260 : 제1 확산 방지막 270 : 제2 확산 방지막
280 : 제2 금속 결정핵층 285 : 도금막
290 : 금속배선
본 발명은 반도체 소자의 금속배선 및 그의 제조방법에 관한 것으로서, 보다상세하게는 듀얼 다마신(Dual Damascene)을 이용하여 금속배선을 형성하는 반도체 소자의 금속배선 및 그의 제조방법에 관한 것이다.
일반적으로, 구리를 이용한 듀얼 다마신 금속배선은 비아홀과 트렌치 상부 표면에 구리 확산 방지막 및 구리 시드층(Cu seed)을 순차 증착한 다음, 상기 구리 시드층을 결정핵층으로 도금하여 금속배선을 형성한다.
그런데, 최근 소자의 집적화 및 소형화 됨에 따라 듀얼 다마신의 하부에 형성되는 비아홀의 폭이 좁아지고 있으며, 이에 따라, 상기 비아홀의 좁은 폭 내에 형성되는 구리 확산 방지막의 두께 또한 점점 얇아지고 있다.
그러나, 상기와 같이, 상기 구리 확산 방지막의 두께가 얇아지면서 도금 공정시 구리가 기판 내로 확산되는 것을 막지 못하여 누설전류를 유발시킴으로써 소자를 파괴시키는 문제가 있다.
그러면, 이하 도 1a 내지 도 1d를 참조하여 종래 기술에 따른 금속배선의 제조방법을 설명한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속배선 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 1a에 도시한 바와 같이, 반도체 기판(100) 상에 제1 층간 절연막(110)과 식각 정지막(120) 및 제2 층간 절연막(130)을 순차적으로 형성한 다음, 상기 제2 층간 절연막(130)과 식각 정지막(120) 및 제1 층간절연막(110)을 순차 식각하여 비아홀(140) 및 트렌치(150)가 순차 적층된 듀얼 다마신 구조를 형성한다.
그 다음으로, 도 1b에 도시한 바와 같이, 상기 듀얼 다마신 구조가 형성된 반도체 기판(100) 상에 구리 확산 방지막(160)을 형성한 다음, 상기 구리 확산 방지막(160) 상에 구리 시드층(170a)을 형성한다.
그 다음, 도 1c에 도시한 바와 같이, 상기 구리 시드층(170a)을 결정핵층으로 도금하여 상기 비아홀(140)과 트렌치(150)를 완전히 매립하는 구리 도금막(170)을 형성한다.
그런 다음, 도 1d에 도시한 바와 같이, 상기 구리 도금막(170)을 상기 제2 층간 절연막(130)의 상부 표면이 드러나는 시점까지 화학기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 진행하여 상기 비아홀(140)이 매립된 플러그(미도시함)와 금속배선(180)을 동시에 형성한다.
그러나, 최근 반도체 소자의 집적화 및 소형화 됨에 따라 상기 비아홀(140)의 폭이 점점 좁아지면서 상기 비아홀(140) 내에 구리 확산 방지막(160) 및 구리 시드층(170a)의 증착 공정이 어려우며, 이에 따라, 보이드(void)와 같은 증착불량이 발생한다. 상기 비아홀(140) 내의 보이드와 같은 상기 구리 확산 방지막(160) 및 구리 시드층(170a)의 증착불량이 발생하면, 상기 보이드를 통해 상기 기판(100) 내로 구리가 확산되어 소자의 누설전류를 유발시키는 문제점이 있다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 우선, 비아홀을 스텝 커버리지 특성이 우수한 물질을 매립하여 플러그를 형성한 다음, 상기 플러그 상에 형성된 트렌치를 금속물질로 매립하여 금속배선을 형성하는 반도체 소자의 금속배선 및 그의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 기판과, 상기 기판 상에 형성되어 있으며, 플러그를 가지는 제1 층간 절연막 및 상기 제1 층간 절연막 상에 형성되어 있으며, 상기 플러그와 연결되는 금속배선을 가지는 제2 층간 절연막을 포함하고, 상기 플러그와 금속배선은 각각 서로 다른 제1 금속과 제2 금속으로 이루어지며, 상기 플러그와 금속배선은 듀얼 다마신 구조로 형성된 것을 특징으로 하는 반도체 소자의 금속배선을 제공한다.
또한, 본 발명에 따른 반도체 소자의 금속배선에서, 상기 제1 금속은, 스텝 커버리지 특성이 우수한 텅스텐으로 이루어진 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자의 금속배선에서, 상기 제1 금속과 접하는 결과물의 계면에 형성된 확산 방지막을 더 포함하는 것이 바람직하며, 상기 확산 방지막은, Ti과 TiN로 이루어진 단일막 또는 Ti과 TiN이 순차 적층되어 있는 이중 막으로 이루어진 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자의 금속배선에서, 상기 제2 금속은, 알루미늄 또는 구리로 이루어진 것이 바람직하며, 상기 제2 금속으로 이루어진 금속배선은, 전해 도금법 및 무전해 도금법으로 형성되는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자의 금속배선에서, 상기 제2 금속과 접하는 결과물의 계면에 형성된 확산 방지막을 더 포함하는 것이 바람직하며, 상기 확산 방지막은, Ta과 TaN로 이루어진 단일막 또는 Ta과 TaN이 순차 적층되어 있는 이중막이며, 100Å 내지 500Å 범위의 두께로 형성된 것이 바람직하다.
상기한 또 다른 목적을 달성하기 위해 본 발명은, 기판 상에 제1 층간 절연막과 식각 정지막 및 제2 층간 절연막을 순차적으로 증착하는 단계와, 상기 제2 층간 절연막과 식각 정지막 및 제1 층간 절연막을 선택적으로 식각하여 비아홀과 트렌치로 이루어진 듀얼 다마신 구조를 형성하는 단계와, 상기 듀얼 다마신 구조가 형성된 결과물 상에 제1 금속을 증착하여 상기 비아홀을 매립하는 단계와, 상기 제1 금속을 제1 층간 절연막 상부 표면이 드러나는 시점까지 식각하여 플러그를 형성하는 단계와, 상기 플러그가 형성된 결과물 상에 제2 금속을 증착하여 상기 트렌치를 매립하는 단계 및 상기 제2 금속을 제2 층간 절연막의 상부 표면이 드러나는 시점까지 CMP하여 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 제조방법을 제공한다.
또한, 본 발명에 따른 반도체 소자의 금속배선 제조방법에서, 상기 제1 금속은, 스텝 커버리지 특성이 우수한 텅스텐을 사용하여 형성하는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자의 금속배선 제조방법에서, 상기 제1 금속과 접하는 결과물의 계면에 확산 방지막을 형성하는 단계를 더 포함하는 것이 바람직하며, 상기 확산 방지막은, Ti과 TiN로 이루어진 단일막 또는 Ti과 TiN이 순차 적층되어 있는 이중막으로 이루어지는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자의 금속배선 제조방법에서, 상기 제2 금속은, 알루미늄 또는 구리를 사용하는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자의 금속배선 제조방법에서, 상기 플러그가 형성된 결과물 상에 제2 금속을 증착하여 상기 트렌치를 매립하는 단계는, 상기 플러그가 형성된 기판 상에 제2 금속 결정핵층을 형성하는 단계 및 상기 제2 금속 결정핵층을 도금하여 제2 금속을 형성하는 단계를 포함하여 이루어지는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자의 금속배선 제조방법에서, 상기 제2 금속 결정핵층은, 300Å 내지 2000Å 범위의 두께로 증착하는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자의 금속배선 제조방법에서, 상기 도금은, 전해 도금법 또는 무전해 도금법을 사용하는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자의 금속배선 제조방법에서, 상기 제2 금속과 접하는 결과물의 계면에 확산 방지막을 형성하는 단계를 포함하며, 상기 확산 방지막은, Ta과 TaN로 이루어진 단일막 또는 Ta과 TaN이 순차 적층되어 있는 이중막으로 이루어지며, 100Å 내지 500Å 범위의 두께로 증착하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기 하였다.
이제 본 발명에 따른 반도체 소자의 금속배선 및 그의 제조방법에 대하여 상세히 설명한다.
우선, 본 발명의 일 실시예에 따라 제조된 반도체 소자의 금속배선 구조에 대하여 도 2를 참조하여 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따라 제조된 반도체 소자의 금속배선 구조를 설명하기 위하여 나타낸 단면도이다.
도 2에 도시한 바와 같이, 본 발명에 따른 반도체 소자의 금속배선은, 반도체 기판(200) 상에 형성되어 있으며 제1 금속으로 이루어진 플러그(240a)를 가지는 제1 층간 절연막(210)과, 상기 제1 층간 절연막(210) 상에 형성되어 있으며 상기 플러그(240a)와 연결되는 제2 금속으로 이루어진 금속배선(290)을 가지는 제2 층간 절연막(230)을 포함하며, 이때, 상기 플러그(240a)와 금속배선(290)은 각각 서로 다른 제1 금속과 제2 금속으로 이루어진 듀얼 다마신 구조를 가진다.
특히, 본발명에 따른 상기 제1 금속은, 스텝 커버리지 특성이 우수한 텅스텐 으로 이루어지며, 상기 제2 금속은, 알루미늄 또는 구리 중 하나의 물질로 이루어진다.
또한, 상기 제1 층간 절연막(210)과 제2 층간 절연막(230) 사이에는 확산 방지막(220)이 삽입되어 있으며, 상기 확산 방지막은 Ti과 TiN로 이루어진 단일막 또는 Ti과 TiN이 순차 적층된 이중막이다.
또한, 상기 제2 금속으로 이루어진 금속배선(290)과 접하는 계면에 확산 방지막이 삽입되어 있으며, 상기 확산 방지막은 Ta과 TaN로 이루어진 단일막 또는 Ta과 TaN이 순차 적층된 이중막으로 100Å 내지 500Å 범위의 두께로 형성되는 것이 바람직하다.
이어서, 본 발명의 일 실시예에 따른 반도체 소자의 금속배선 제조방법에 대하여 도 3a 내지 도 3e 및 앞서 설명한 도 2를 참조하여 상세히 설명한다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 소자의 금속배선 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 3a에 도시한 바와 같이, 반도체 기판(200) 상에 제1 층간 절연막(210)과 식각 정지막(220) 및 제2 층간 절연막(230)을 순차적으로 증착한다.
그 다음으로, 상기 제2 층간 절연막(230) 상에 비아홀 형성 영역을 정의하는 제1 감광막 패턴(미도시함)을 형성한 다음, 상기 제1 감광막 패턴을 식각 마스크로 상기 제2 층간 절연막(230)과 식각 정지막(220) 및 제1 층간 절연막(210)을 순차 식각하여 상기 제1 층간 절연막(210)의 중심부에 비아홀(240)을 형성한다.
그런 다음, 상기 상기 제2 층간 절연막(230) 상에 트렌치 형성 영역을 정의하는 제2 감광막 패턴(미도시함)을 형성한 다음, 상기 제2 감광막 패턴을 식각 마스크로 제2 층간 절연막(230)을 식각하여 상기 비아홀(240) 상에 트렌치(230)을 형성함으로써, 상기 비아홀(240)과 트렌치(250)로 이루어진 듀얼 다마신 구조를 형성한다.
그 다음으로, 도 3b에 도시한 바와 같이, 상기 듀얼 다마신이 형성된 반도체 기판(200) 상에 제1 확산 방지막(260)을 증착한다. 이때, 상기 제1 확산 방지막(260)은, Ti과 TiN로 이루어진 단일막 또는 Ti과 TiN이 순차 적층되어 있는 이중막으로 이루어지며, 화학적 기상 증측법(Chemical Vapor Deposition: CVD)으로 상기 듀얼 다마신이 형성된 반도체 기판(200) 전면에 증착한다.
또한, 상기 제1 확산 방지막(260)은, 후술하는 제1 금속이 반도체 기판(200) 및 제1 층간 절연막(210)의 내부로 확산되는 것을 방지하며, 상기 트렌치를 매립하는 후속 제2 금속 도금 공정시 제2 금속이 제1 층간 절연막(210) 및 제2 층간 절연막(230)의 내부로 확산 되는 것을 방지하는 역할을 한다.
그런 다음, 상기 제1 확산 방지막(260) 상에 제1 금속(265)을 증착하여 상기 비아홀(240)을 완전히 매립한다. 특히, 최근 반도체 소자의 집적화 및 소형화 됨에따라 상기 비아홀(240)의 폭이 좁아지게 됨으로, 상기 좁은 폭의 비아홀(240)의 매립이 잘되는 즉, 스텝 커버리지(step coverage) 특성이 우수한 텅스텐(W)을 사용하는 것이 바람직하다.
이에 따라, 본 발명은 상기 폭이 좁은 비아홀(240)을 스텝 커버리지 특성이 우수한 텅스텐으로 매립함으로써, 종래에 구리 확산 방지막 및 구리 시드층의 증착 불량으로 인해 발생하던 보이드의 발생을 방지할 수 있다.
그 다음, 도 3c에 도시한 바와 같이, 상기 텅스텐으로 이루어진 제1 금속(265)을 상기 제1 확산 방지막(260)이 드러나는 시점까지 식각하여 상기 텅스텐으로 이루어진 플러그(240a)를 형성한다. 이때, 상기 확산 방지막(260)은 제거하지 않고 잔류시킨다.
그 다음으로, 도 3d에 도시한 바와 같이, 상기 플러그(240a)가 형성된 반도체 기판(200) 상에 제2 확산 방지막(270)을 증착한다.
이때, 상기 제2 확산 방지막(270)은, Ta과 TaN로 이루어진 단일막 또는 Ta과 TaN이 순차 적층되어 있는 이중막으로 이루지며, 상기 잔류된 제1 확산 방지막(260)과 이중의 구조로 이루어져 후속하는 상기 트렌치(250)를 매립하는 도금공정시 제2 금속 결정들이 상기 제1 층간 절연막(210) 및 제2 층간 절연막(230)의 내부로 확산되는 것을 더욱 효과적으로 방지하는 역할을 한다.
또한, 상기 제2 확산 방지막(270)은, 100Å 이하의 두께로 형성하게 되면 구리의 확산을 방지하기 어렵고, 500Å 이상의 두께로 형성하게 되면 후속하는 CMP 공정 시간이 길어지게 되므로, 100Å 내지 500Å 범위의 두께로 증착하는 것이 바람직하다.
그 다음으로, 상기 제2 확산 방지막(270)이 형성된 반도체 기판(200) 상에 제2 금속 결정핵층(280)을 증착한다.
이때, 상기 제2 금속 결정핵층(280)은, 구리 또는 알루미늄으로 이루어지며, 300Å 내지 2000Å 범위의 두께로 형성하는 것이 바람직하다. 왜냐하면, 300Å 이하의 두께로 형성하게 되면 후속하는 도금공정시 상기 트렌치(250)를 완전히 매립하기 어려우며, 2000Å 이상의 두께로 형성하게 되면 후속하는 CMP 공정 시간이 길어지게 된다.
그 다음으로, 도 3e에 도시한 바와 같이, 상기 제2 금속 결정핵층(280)을 결정핵층으로 상기 트렌치(250)를 완전히 매립시키는 시점까지 도금하여 도금막(285)을 형성한다. 이때, 상기 도금법은, 전해 도금법 및 무전해 도금법이 있으며, 이중 어느 하나를 선택하여 진행하여도 반도체 소자의 특성에 무관하다.
그런 다음, 상기 도금막(285)을 제2 층간 절연막(230)의 상부 표면이 드러나는 시점까지 CMP 공정을 진행하면, 도 2에 도시한 바와 같이, 상기 도금된 제2 금속 결정핵층(280)으로 이루어진 금속배선(290)이 형성된다.
즉, 본 발명은 상기 비아홀(240)을 스텝 커버리지 특성이 우수한 텅스텐으로 매립한 다음, 제2 금속을 이용하여 금속배선을 형성함으로써, 점차 폭이 좁아지는 상기 비아홀(240) 내에 상기 제1 확산 방지막(260)과 상기 제1 금속을 순차적으로 형성함으로써, 증착불량으로 인한 보이드의 발생을 방지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개 념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이, 본 발명은 소자의 집적화 및 소형화 됨에 따라, 폭이 점점 좁아지는 비아홀 내에 스텝 커버리지 특성이 우수한 물질을 매립하여 플러그를 형성한 다음, 상기 플러그 상에 형성된 트렌치를 금속물질로 매립하여 금속배선을 형성함으로써, 상기 플러그 내에 증착불량으로 인한 보이드의 발생을 방지하여 소자의 누설전류를 방지할 수 있다.
이에 따라, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.

Claims (20)

  1. 기판;
    상기 기판 상에 형성되어 있으며, 플러그를 가지는 제1 층간 절연막; 및
    상기 제1 층간 절연막 상에 형성되어 있으며, 상기 플러그와 연결되는 금속배선을 가지는 제2 층간 절연막;을 포함하고,
    상기 플러그와 금속배선은 각각 서로 다른 제1 금속과 제2 금속으로 이루어지며, 상기 플러그와 금속배선은 듀얼 다마신 구조로 형성된 것을 특징으로 하는 반도체 소자의 금속배선.
  2. 제1항에 있어서,
    상기 제1 금속은, 텅스텐으로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선.
  3. 제1항에 있어서,
    상기 제1 금속과 접하는 결과물의 계면에 형성된 확산 방지막을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  4. 제3항에 있어서,
    상기 확산 방지막은, Ti과 TiN로 이루어진 단일막 또는 Ti과 TiN이 순차 적층되어 있는 이중막으로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선.
  5. 제1항에 있어서,
    상기 제2 금속은, 알루미늄 또는 구리로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선.
  6. 제1항에 있어서,
    상기 금속배선은, 전해 도금법 또는 무전해 도금법으로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선.
  7. 제1항에 있어서,
    상기 제2 금속과 접하는 결과물의 계면에 형성된 확산 방지막을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  8. 제7항에 있어서,
    상기 확산 방지막은, Ta과 TaN로 이루어진 단일막 또는 Ta과 TaN이 순차 적층되어 있는 이중막으로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선.
  9. 제7항에 있어서,
    상기 확산 방지막은, 100Å 내지 500Å 범위의 두께로 형성된 것을 특징으로 하는 반도체 소자의 금속배선.
  10. 기판 상에 제1 층간 절연막과 식각 정지막 및 제2 층간 절연막을 순차적으로 증착하는 단계;
    상기 제2 층간 절연막과 식각 정지막 및 제1 층간 절연막을 선택적으로 식각하여 비아홀과 트렌치로 이루어진 듀얼 다마신 구조를 형성하는 단계;
    상기 듀얼 다마신 구조가 형성된 결과물 상에 제1 금속을 증착하여 상기 비아홀을 매립하는 단계;
    상기 제1 금속을 제1 층간 절연막 상부 표면이 드러나는 시점까지 식각하여 플러그를 형성하는 단계;
    상기 플러그가 형성된 결과물 상에 제2 금속을 증착하여 상기 트렌치를 매립 하는 단계; 및
    상기 제2 금속을 제2 층간 절연막의 상부 표면이 드러나는 시점까지 CMP하여 금속배선을 형성하는 단계;를 포함하는 반도체 소자의 금속배선 제조방법.
  11. 제10항에 있어서,
    상기 제1 금속은, 텅스텐을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  12. 제10항에 있어서,
    상기 제1 금속과 접하는 결과물 계면에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  13. 제12항에 있어서,
    상기 확산 방지막은, Ti과 TiN로 이루어진 단일막 또는 Ti과 TiN이 순차 적층되어 있는 이중막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  14. 제10항에 있어서,
    상기 제2 금속은, 알루미늄 또는 구리를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  15. 제10항에 있어서,
    상기 플러그가 형성된 결과물 상에 제2 금속을 증착하여 상기 트렌치를 매립하는 단계는,
    상기 플러그가 형성된 기판 상에 제2 금속 결정핵층을 형성하는 단계; 및
    상기 제2 금속 결정핵층을 도금하여 제2 금속을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  16. 제15항에 있어서,
    상기 제2 금속 결정핵층은, 300Å 내지 2000Å 범위의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  17. 제15항에 있어서,
    상기 도금은, 전해 도금법 또는 무전해 도금법을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  18. 제10항에 있어서,
    상기 제2 금속과 접하는 결과물의 계면에 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  19. 제18항에 있어서,
    상기 확산 방지막은, Ta과 TaN로 이루어진 단일막 또는 Ta과 TaN이 순차 적층되어 있는 이중막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  20. 제18항에 있어서,
    상기 확산 방지막은, 100Å 내지 500Å 범위의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
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