KR20090034037A - 반도체 소자의 금속배선 및 그의 형성방법 - Google Patents

반도체 소자의 금속배선 및 그의 형성방법 Download PDF

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Abstract

본 발명은 유효 배선의 선폭을 증가시켜 금속배선의 저항을 개선함과 아울러 공정을 단순화시켜 반도체 소자의 제조 수율을 향상시킬 수 있는 반도체 소자의 금속배선 및 그의 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 금속배선은, 다마신(Damascene) 패턴을 갖는 절연막; 상기 다마신 패턴을 포함한 절연막 상에 상기 절연막의 표면을 따라 형성된 베리어용 WNx막; 및 상기 WNx막 상에 형성된 W막;을 포함한다.

Description

반도체 소자의 금속배선 및 그의 형성방법{METAL LAYER OF SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자의 금속배선 및 그의 형성방법에 관한 것으로, 보다 상세하게는, 금속배선의 저항을 개선함과 아울러 제조 수율을 향상시킬 수 있는 반도체 소자의 금속배선 및 그의 형성방법에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다.
상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다. 그런데, 상기 구리의 경우 배선 형태로 건식 식각되는 것이 용이하지 않기 때문에, 구리로 금속배선을 형성하기 위해서는 다마신(Damascene)이라는 새로운 공정 기술이 이용된다.
상기 다마신 금속배선 공정은 반도체 기판 상에 형성된 층간절연막을 식각해서 다마신 패턴을 형성하고, 상기 다마신 패턴을 도전막으로 매립하여 금속배선을 형성하는 기술이며, 싱글-다마신 공정과 듀얼-다마신 공정으로 나눌 수 있다.
한편, 상기 금속배선 물질로 구리막을 적용하는 경우에는 층간절연막을 통해 반도체 기판으로 구리 성분이 확산된다. 상기 확산된 구리 성분은 실리콘으로 이루어진 반도체 기판 내에서 딥 레벨(Deep Level) 불순물로서 작용하여 누설 전류를 유발하므로, 상기 구리막과 층간절연막의 접촉 계면에 베리어막(Barrier Layer)을 형성해주어야 한다. 상기 베리어막은 통상 PVD(Physical Vapor Deposition) 방식을 통해 Ta막과 TaN막의 단일막, 또는, 이중막 구조로 형성한다.
그리고, 반도체 소자의 디자인 룰(Design Rule)이 감소되면서, 상기 Ta막이나 TaN막 상에 씨드막으로서 Cu 박막을 형성한 후, 상기 Cu막 상에 전기도금 방식으로 구리막을 형성하는 방법을 적용하고 있다.
그러나, 전술한 종래 기술의 경우에는 상기 구리막과 층간절연막 사이에 베리어막인 Ta막과 TaN막 및 씨드막인 Cu 박막으로 구성되는 다층막이 형성되기 때문에 이들 다층막의 두께가 증가되어 다마신 패턴 내에 형성되는 구리막의 유효 선폭이 감소되며, 이 때문에, 금속배선의 저항이 증가한다.
또한, 종래 기술의 경우에는 상기 다층막을 형성하기 위해 여러 공정을 진행해야 하므로 공정이 복잡해져 반도체 소자의 제조 수율이 저하된다. 게다가, 종래 기술의 경우에는, 상기 Ta막과 TaN막이 알루미늄막과 구리막 간의 확산을 충분히 방지할 수 없다는 한계가 있다.
본 발명은 유효 배선의 선폭을 증가시켜 금속배선의 저항을 개선할 수 있는 반도체 소자의 금속배선 및 그의 형성방법을 제공한다.
또한, 본 발명은 공정을 단순화시켜 반도체 소자의 제조 수율을 향상시킬 수 있는 반도체 소자의 금속배선 및 그의 형성방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 금속배선은, 다마신(Damascene) 패턴을 갖는 절연막; 상기 다마신 패턴을 포함한 절연막 상에 상기 절연막의 표면을 따라 형성된 베리어용 WNx막; 및 상기 WNx막 상에 형성된 W막;을 포함한다.
여기서, 상기 다마신 패턴은 싱글(Single) 구조로 이루어진다.
상기 다마신 패턴은 듀얼(Dual) 구조로 이루어진다.
상기 WNx막은 20∼500Å의 두께를 갖는다.
상기 WNx막은 0.2≤x≤3.0인 WNx막이다.
상기 W막은 상기 WNx막의 표면을 따라 형성된다.
상기 W막은 20∼500Å의 두께를 갖는다.
상기 W막 상에 다마신 패턴을 매립하도록 형성된 금속막;을 더 포함한다.
상기 금속막은 구리막, 텅스텐막 및 알루미늄막 중 어느 하나의 막이다.
또한, 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판 상에 다마신 패턴을 갖는 절연막을 형성하는 단계; 상기 다마신 패턴을 포함한 절연막 상에 절연막의 표면을 따라 베리어용 WNx막을 형성하는 단계; 및 상기 WNx막 상에 W막을 형성하는 단계;를 포함한다.
여기서, 상기 다마신 패턴은 싱글 구조로 형성한다.
상기 다마신 패턴은 듀얼 구조로 형성한다.
상기 WNx막은 CVD(Chemical Vapor Deposition) 방식과 ALD(Atomic Layer Deposition) 방식 중 선택된 적어도 하나 이상의 방식을 통해 형성한다.
상기 WNx막은 WF6 가스와 NH3 가스를 사용하여 100∼500℃의 온도 조건에서 형성한다.
상기 WNx막은 20∼500Å의 두께로 형성한다.
상기 WNx막은 0.2≤x≤3.0인 WNx막으로 형성한다.
상기 W막은 WF6 가스를 사용하여 형성한다.
상기 W막은 상기 WNx막의 표면을 따라 형성한다.
상기 W막은 20∼500Å의 두께로 형성한다.
상기 WNx막과 W막은 동일 챔버 내에서 형성하거나, 또는, 서로 다른 챔버 내에서 형성한다.
상기 W막 상에 상기 다마신 패턴을 매립하도록 금속막을 형성하는 단계;를 더 포함한다.
상기 금속막은 구리막, 텅스텐막 및 알루미늄막 중 어느 하나의 막으로 형성한다.
이상에서와 같이, 본 발명은 다마신 공정을 이용한 금속배선의 형성시 베리어막으로서 WNx막을 형성하고 씨드막으로서 W막을 형성함으로써, 종래의 경우보다 유효 배선의 선폭을 증가시킬 수 있으며, 이를 통해, 금속배선의 저항을 개선할 수 있다.
또한, 본 발명은 금속배선의 형성시 베리어막의 형성 공정을 단순화시켜 반도체 소자의 제조 수율을 향상시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 금속배선을 설명하기 위한 단면도이다.
도시된 바와 같이, 소정의 하부 구조물(도시안됨)들이 구비된 반도체 기판(100) 상에 상기 하부 구조물들을 덮도록 절연막(102)이 증착되며, 상기 절연막(102)이 식각되어 다마신 패턴(D)이 형성된다. 상기 다마신 패턴(D)은 싱글 구조, 또는, 듀얼 구조로 이루어진다.
이어서, 상기 다마신 패턴(D)을 포함한 절연막(102) 상에 절연막(102)의 표면을 따라 WNx막(104)과 W막(106)이 차례로 형성된 다음, 상기 W막(106) 상에 다마신 패턴(D)을 매립하도록 금속막(108)이 형성되어 금속배선(110)이 형성된다. 상기 WNx막(104)은 0.2≤x≤3.0인 WNx막이고 20∼500Å 정도의 두께로 형성되며, 상기 W막(106)은 20∼500Å 정도의 두께로 형성된다. 그리고, 상기 금속막(108)은 구리막, 또는, 텅스텐막, 바람직하게는, 구리막으로 형성되며, 알루미늄막으로 형성되는 것도 가능하다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소정의 하부 구조물(도시안됨)들이 구비된 반도체 기판(100) 상에 상기 하부 구조물들을 덮도록 절연막(102)을 증착한 후, 상기 절연막을 식각하여 다마신 패턴(D)을 형성한다. 상기 다마신 패턴(D)은 싱글 구조, 또는, 듀얼 구조로 형성한다.
도 2b를 참조하면, 상기 다마신 패턴(D)을 포함한 절연막(102) 상에 절연막(102)의 표면을 따라 베리어용 WNx막(104)을 형성한다. 상기 WNx막(104)은 CVD(Chemical Vapor Deposition) 방식, 또는, ALD(Atomic Layer Deposition) 방식으로 형성하며, CVD 방식과 ALD를 조합한 방식으로 형성하는 것도 가능하다.
또한, 상기 WNx막(104)은 WF6 가스, SiH4 가스, B2H6 가스, H2 가스 및 NH3 가스를 사용하여 100∼500℃ 정도의 온도 조건에서 20∼500Å 정도의 두께로 형성한 다. 이때, 상기 WNx막(104)은 0.2≤x≤3.0인 WNx막(104)으로 형성함이 바람직하다.
여기서, 상기 WNx막(104)은 종래의 Ta/TaN막보다 베리어 특성이 더 우수하므로, 종래보다 낮은 두께의 막으로도 충분히 베리어막의 역할을 할 수 있다. 또한, 상기 WNx막(104)은 구리막과의 베리어 특성뿐 아니라 알루미늄막과의 베리어 특성도 우수하다는 장점이 있다.
도 2c를 참조하면, 상기 WNx막(104) 상에 WNx막(104)의 표면을 따라 W막(106)을 형성한다. 상기 W막(106)은 상기 WNx막(104)이 형성된 챔버와 동일한 챔버 내에서 NH3 가스만을 오프(Off)시켜, 예컨데, WF6 가스를 사용하여 연속적으로 형성함이 바람직하며, WNx막(104)이 형성된 챔버와 다른 챔버 내에서 형성하는 것도 가능하다.
여기서, 상기 W막(106)은 후속으로 증착되는 금속막의 형성시 전기를 통하게 하는 씨드막의 역할을 한다. 다시 말해, 상기 금속막을 전기도금(Electroplating) 방식으로 형성하는데, WNx막(104)만으로는 그 자체의 저항이 높기 때문에 금속막을 제대로 증착할 수 없으므로, 전극 역할을 하는 박막의 W막(106), 바람직하게는, 20∼500Å 정도 두께의 W막(106)을 형성한다.
도 2d를 참조하면, 상기 W막(106) 상에 상기 다마신 패턴(D)을 매립하도록 금속막(108)을 증착한다. 상기 금속막(108)은 전기도금 방식을 통해 구리막, 또는, 텅스텐막, 바람직하게는, 구리막으로 증착한다. 또한, 상기 금속막(108)은 PVD(Physical Vapor Deposition), 또는, CVD(Chemical Vapor Deposition) 방식을 통해 알루미늄막으로 형성할 수도 있다. 이때, 상기 알루미늄막은 상온 내지 500℃ 정도의 고온에서 증착 가능하다.
도 2e를 참조하면, 상기 금속막(108)과 W막(106) 및 WNx막(104)을 상기 절연막(102)이 노출되도록 평탄화, 예컨데, CMP(Chemical Mechanical Polishing)하여 상기 다마신 패턴(D)을 매립하는 형태의 금속배선(110)을 형성한다.
여기서, 본 발명은 종래의 Ta막/Ta막으로 이루어진 베리어막 대신에 WNx막(104)으로 이루어진 베리어막을 형성함으로써, 종래보다 베리어막의 두께를 감소시킬 수 있으므로 다마신 패턴 내에서의 유효 배선의 폭을 증가시킬 수 있으며, 이를 통해, 금속배선(110)의 저항을 개선할 수 있다. 또한, 본 발명은 상기 베리어막의 형성 공정을 종래보다 단순화시킬 수 있으므로 반도체 소자의 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 금속배선을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 절연막
D : 다마신 패턴 104 : WNx막
106 : W막 108 : 금속막
110 : 금속배선

Claims (22)

  1. 다마신(Damascene) 패턴을 갖는 절연막;
    상기 다마신 패턴을 포함한 절연막 상에 상기 절연막의 표면을 따라 형성된 베리어용 WNx막; 및
    상기 WNx막 상에 형성된 W막;
    을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  2. 제 1 항에 있어서,
    상기 다마신 패턴은 싱글(Single) 구조로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선.
  3. 제 1 항에 있어서,
    상기 다마신 패턴은 듀얼(Dual) 구조로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선.
  4. 제 1 항에 있어서,
    상기 WNx막은 20∼500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 금속배선.
  5. 제 1 항에 있어서,
    상기 WNx막은 0.2≤x≤3.0인 WNx막인 것을 특징으로 하는 반도체 소자의 금속배선.
  6. 제 1 항에 있어서,
    상기 W막은 상기 WNx막의 표면을 따라 형성된 것을 특징으로 하는 반도체 소자의 금속배선.
  7. 제 6 항에 있어서,
    상기 W막은 20∼500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 금속배선.
  8. 제 1 항에 있어서,
    상기 W막 상에 다마신 패턴을 매립하도록 형성된 금속막;
    을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  9. 제 8 항에 있어서,
    상기 금속막은 구리막, 텅스텐막 및 알루미늄막 중 어느 하나의 막인 것을 특징으로 하는 반도체 소자의 금속배선.
  10. 반도체 기판 상에 다마신 패턴을 갖는 절연막을 형성하는 단계;
    상기 다마신 패턴을 포함한 절연막 상에 절연막의 표면을 따라 베리어용 WNx막을 형성하는 단계; 및
    상기 WNx막 상에 W막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 제 10 항에 있어서,
    상기 다마신 패턴은 싱글 구조로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 제 10 항에 있어서,
    상기 다마신 패턴은 듀얼 구조로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  13. 제 10 항에 있어서,
    상기 WNx막은 CVD(Chemical Vapor Deposition) 방식과 ALD(Atomic Layer Deposition) 방식 중 선택된 적어도 하나 이상의 방식을 통해 형성하는 것을 특징 으로 하는 반도체 소자의 금속배선 형성방법.
  14. 제 10 항, 또는, 제 13 항에 있어서,
    상기 WNx막은 WF6 가스와 NH3 가스를 사용하여 100∼500℃의 온도 조건에서 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  15. 제 10 항에 있어서,
    상기 WNx막은 20∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  16. 제 10 항에 있어서,
    상기 WNx막은 0.2≤x≤3.0인 WNx막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  17. 제 10 항에 있어서,
    상기 W막은 WF6 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  18. 제 10 항에 있어서,
    상기 W막은 상기 WNx막의 표면을 따라 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  19. 제 18 항에 있어서,
    상기 W막은 20∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  20. 제 10 항에 있어서,
    상기 WNx막과 W막은 동일 챔버 내에서 형성하거나, 또는, 서로 다른 챔버 내에서 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  21. 제 10 항에 있어서,
    상기 W막 상에 상기 다마신 패턴을 매립하도록 금속막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  22. 제 21 항에 있어서,
    상기 금속막은 구리막, 텅스텐막 및 알루미늄막 중 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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