KR20190064400A - 상호연결 구조물들 및 그 형성 방법들 - Google Patents

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KR20190064400A
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숭-리 왕
야스토시 오쿠노
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본원에서 설명되는 실시예들은 일반적으로, 도전성 라인 및 도전성 비아, 및 이들에 의해 형성되는 구조물들을 포함하는 이중 다마신 상호연결 구조물과 같은 상호연결 구조물을 형성하기 위한 하나 이상의 방법에 관한 것이다. 일부 실시예들에서, 반도체 기판 위의 하나 이상의 유전체층을 관통하여 상호연결 개구부가 형성된다. 상호연결 개구부는 비아 개구부 및 비아 개구부 위의 트렌치를 갖는다. 비아 개구부 내에 도전성 비아가 형성된다. 트렌치의 하나 이상의 노출된 유전체 표면에 대하여 핵생성 향상 처리가 수행된다. 트렌치의 하나 이상의 노출된 유전체 표면 상의 그리고 도전성 비아 상의 트렌치 내에 도전성 라인이 형성된다.

Description

상호연결 구조물들 및 그 형성 방법들{INTERCONNECT STRUCTURES AND METHODS OF FORMING THE SAME}
본 출원은 그 전체가 참조로서 본원에 포함되는, 2017년 11월 30일에 출원되고 “상호연결 구조물들 및 그 형성 방법들”로 명칭된 미국 특허 가출원 제 62/592,646 호의 이익을 주장하며 이 가출원을 우선권으로 주장한다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험해왔다. IC 재료들 및 설계에서의 기술적 진보들은, 각 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 갖는 IC 세대들을 양산해왔다. IC 진화의 과정에서, 기능적 밀도(예를 들어, 칩 면적당 상호연결된 디바이스들의 개수)는 일반적으로 증가되어 온 반면에, 기하학적 사이즈[예를 들어, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인)]는 감소되어 왔다. 이러한 스케일링 다운 프로세스는 일반적으로, 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이익들을 제공한다. 그러나, 스케일링 다운은 또한, 더 큰 기하구조들에서 이전 세대들에 의해 제시되지 않았을 수 있었던 도전과제들을 야기해오고 있다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 10은 일부 실시예들에 따른 상호연결 구조물을 형성하기 위한 예시적인 방법 동안의 각각의 중간 구조물들의 단면도들이다.
도 11은 일부 실시예들에 따른 상호연결 구조물을 형성하기 위한 예시적인 방법의 흐름도이다.
도 12는 일부 실시예들에 따른 예시적인 원자 층 에칭(Atomic Layer Etch; ALE)의 흐름도이다.
도 13 내지 도 18은 일부 실시예들에 따른 도 6의 중간 구조물의 일부분에 대한 다양한 상세사항들 및/또는 변형예들의 단면도들이다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
본원에서 설명되는 실시예들은 일반적으로, 반도체 프로세싱에서, 도전성 라인 및 도전성 비아를 포함하는 이중 다마신(dual damascene) 상호연결 구조물과 같은 상호연결 구조물을 형성하기 위한 하나 이상의 방법에 관한 것이다. 일반적으로, 도전성 비아는 상호연결 구조물에 대해 비아 개구부 내에 선택적으로 퇴적될 수 있고, 이어서 핵생성(nucleation) 향상 처리가 수행될 수 있으며, 후속하여 도전성 충전 재료가 상호연결 구조물에 대해 트렌치 내에 퇴적될 수 있다. 핵생성 향상 처리는, 도전성 충전 재료의 퇴적이, 가령 유전체 표면들을 핵생성 처리하고 유전체 표면들 상에 퇴적되게 함으로써 상향식(bottom-up)이고/이거나 컨포멀(conformal)하도록 할 수 있다. 일부 실시예들은 도전성 충전 재료를 퇴적하기 위한 시드층을 사용하는 것을 배제시킬 수 있고, 또한 상호연결 구조물 내에 고저항 금속 함유 배리어(barrier)층을 사용하는 것을 배제시킬 수 있다. 따라서, 상호연결 구조물을 형성하기 위한 일부 프로세스 윈도우들이 증가될 수 있고, 상호연결 구조물의 저항이 감소될 수 있다. 다른 장점들 또는 이점들이 또한 달성될 수 있다.
본원에서 설명되는 일부 실시예들은 BEOL(Back End Of the Line) 프로세싱의 컨텍스트 내에 있다. 다른 실시예들의 범위 내에 있는 다른 프로세스들 및 구조물들이 다른 컨텍스트들 내에서, 가령 MEOL(Middle End Of the Line) 프로세싱 및 다른 컨텍스트들 내에서 수행될 수 있다. 개시되는 실시예들에 대해 다양한 변형예들이 논의되지만, 개시되는 실시예들에 대해 다른 변형예들이 본 발명내용의 범위 내에서 이루어질 수 있다. 당업자는, 행해질 수 있는 다른 변형예들이 다른 실시예들의 범위 내에서 고려될 수 있다는 점을 쉽게 이해할 것이다. 방법 실시예들이 특정한 순서로 설명될 수 있지만, 다양한 다른 방법 실시예들이 임의의 논리적 순서로 수행될 수 있고 본원에서 설명되는 단계들보다 적거나 많은 단계들을 포함할 수 있다.
도 1 내지 도 10은 일부 실시예들에 따른 상호연결 구조물을 형성하기 위한 예시적인 방법 동안의 각각의 중간 구조물들의 단면도들을 예시한다. 도 11은 일부 실시예들에 따른 상호연결 구조물을 형성하기 위한 예시적인 방법(200)의 흐름도이다.
도 1 및 방법(200)의 동작(202)은 반도체 기판(20) 위의 유전체층들의 형성을 예시한다. 도 1은 반도체 기판(20) 위의 제 1 유전체층(22)을 예시한다. 반도체 기판(20)은 [예를 들어, p형(p-type) 또는 n형(n-type) 도펀트로] 도핑될 수 있거나 또는 도핑되지 않을 수 있는 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, 반도체 기판(20)의 반도체 재료는 실리콘(silicon; Si), 게르마늄(germanium; Ge)과 같은 원소(elemental) 반도체; 화합물(compound) 반도체; 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
반도체 기판(20) 상에 다양한 디바이스들이 있을 수 있다. 예를 들어, 반도체 기판(20)은 Fin FET(Fin Field Effect Transistor; FinFET)들, 평면형 FET들, 수직 게이트 올 어라운드 FET(vertical gate all around FET; VGAA FET) 등과 같은 전계 효과 트랜지스터(FET)들; 다이오드들; 캐패시터들; 인덕터들; 및 다른 디바이스들을 포함할 수 있다. 디바이스들은 예를 들어, 반도체 기판(20) 내에 전체적으로, 반도체 기판(20)의 일부분 및 하나 이상의 그 위에 있는 층의 일부분 내에, 그리고/또는 하나 이상의 그 위에 있는 층 내에 전체적으로 형성될 수 있다. 본원에서 설명되는 프로세싱은 집적 회로를 형성하기 위해 디바이스들을 형성하고/하거나 상호연결하는데 사용될 수 있다. 집적 회로는 가령 주문형 집적 회로(Application Specific Integrated Circuit; ASIC), 프로세서, 메모리, 또는 다른 회로를 위한 임의의 회로일 수 있다.
반도체 기판(20) 위에 제 1 유전체층(22)이 있다. 제 1 유전체층(22)은 반도체 기판(20) 바로 위에 있을 수 있거나, 또는 임의의 개수의 다른 층들이 제 1 유전체층(22)과 반도체 기판(20) 사이에 배치될 수 있다. 예를 들어, 제 1 유전체층(22)은 금속간 유전체(Inter-Metal Dielectric; IMD) 또는 층간 유전체(Inter-Layer Dielectric; ILD)일 수 있거나 이들을 포함할 수 있다. 제 1 유전체층(22)은 예를 들어, 약 2.0 또는 그 이하와 같이 약 4.0보다 작은 k 값(k-value)을 갖는 로우 k(low-k) 유전체일 수 있거나 이를 포함할 수 있다. 일부 예시들에서, 제 1 유전체층(22)은 실리콘 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorosilicate glass), SiOxCy, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 또는 이들의 조합을 포함한다.
제 1 유전체층(22) 내에 그리고/또는 제 1 유전체층(22)을 관통하여 도전성 피처(24)가 있다. 도전성 피처(24)는 도전성 라인 및/또는 도전성 비아, 트랜지스터의 게이트 구조물, 또는 트랜지스터의 게이트 구조물에의 그리고/또는 트랜지스터의 소스/드레인 영역에의 접촉 플러그일 수 있거나 이들을 포함할 수 있다. 일부 예시들에서, 제 1 유전체층(22)은 IMD이고, 도전성 피처(24)는 도전성 라인 및/또는 도전성 비아(집합적으로 또는 개별적으로, “상호연결 구조물”)를 포함할 수 있다. 상호연결 구조물은, 예를 들어 다마신 프로세스를 사용하여 IMD를 관통하여 그리고/또는 IMD 내에 개구부 및/또는 리세스를 형성함으로써 형성될 수 있다. 상호연결 구조물을 형성하는 일부 예시들이 아래에서 더 설명되지만, 다른 프로세스들 및 상호연결 구조물들이 구현될 수 있다. 다른 예시들에서, 제 1 유전체층(22)은 ILD를 포함할 수 있고, 도전성 피처(24)는 예를 들어 대체 게이트 프로세스를 사용하여 형성되는 ILD 내의 게이트 전극(예를 들어, 텅스텐, 코발트 등)을 포함할 수 있다. 다른 예시에서, 제 1 유전체층(22)은 ILD일 수 있고, 도전성 피처(24)는 접촉 플러그를 포함할 수 있다. 접촉 플러그는, 예를 들어 반도체 기판(20) 상에 형성되는 트랜지스터의 게이트 전극 및/또는 소스/드레인 영역까지 ILD를 관통하는 개구부를 형성함으로써 형성될 수 있다. 접촉 플러그는 접착층(예를 들어, Ti 등), 접착층 상의 배리어층(예를 들어, TiN 등), 및 배리어층 상의 도전성 충전 재료(예를 들어, 텅스텐, 코발트 등)를 포함할 수 있다. 접촉 플러그는 또한, 배리어층 없이 텅스텐, Mo, 또는 Ru와 같은 확산성이 적은 금속으로 제조될 수 있다.
제 1 유전체층(22) 및 도전성 피처(24) 위에 제 1 에칭 저지층(etch stop layer; ESL)(26)이 있다. 일반적으로, ESL은 예를 들어 접촉부들 또는 도전성 비아들을 형성할 때 에칭 프로세스를 저지하기 위한 메커니즘을 제공할 수 있다. ESL은 인접한 층들 또는 컴포넌트들과는 상이한 에칭 선택비(selectivity)를 갖는 유전체 재료로 형성될 수 있다. 제 1 ESL(26)은 제 1 유전체층(22) 및 도전성 피처(24)의 최상면들 상에 퇴적된다. 제 1 ESL(26)은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, 화학적 기상 증착(Chemical Vapor Deposition; CVD), 플라즈마 강화 CVD(Plasma Enhanced CVD; PECVD), 원자 층 증착(Atomic Layer Deposition; ALD), 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 제 1 ESL(26)의 두께는, 일부 예시들에서 약 3 nm 내지 약 10 nm 범위 내에 있다.
제 1 ESL(26) 위에 제 2 유전체층(28)이 있다. 예를 들어, 제 2 유전체층(28)은 IMD일 수 있거나 이를 포함할 수 있다. 제 2 유전체층(28)은 제 1 ESL(26)의 최상면 상에 퇴적된다. 제 2 유전체층(28)은 예를 들어, 약 2.0 또는 그 이하와 같이 약 4.0보다 작은 k 값을 갖는 로우 k 유전체일 수 있거나 이를 포함할 수 있다. 일부 예시들에서, 제 2 유전체층(28)은 실리콘 산화물, PSG, BPSG, FSG, SiOxCy, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 또는 이들의 조합을 포함한다. 제 2 유전체층(28)은 PECVD 또는 유동가능 CVD(Flowable CVD; FCVD)와 같은 CVD; 스핀 온 코팅(spin-on coating); 또는 다른 퇴적 기술을 사용하여 퇴적될 수 있다. 일부 예시들에서, 제 2 유전체층(28)의 최상면을 평탄화하기 위해 화학적 기계적 평탄화(Chemical Mechanical Planarization; CMP) 또는 다른 평탄화 프로세스가 수행될 수 있다. 제 2 유전체층(28)의 두께는, 일부 예시들에서 약 4 nm 내지 약 30 nm 범위 내에 있다.
제 2 유전체층(28) 위에 제 2 ESL(30)이 있다. 제 2 ESL(30)은 제 2 유전체층(28)의 최상면 상에 퇴적된다. 제 2 ESL(30)은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, CVD, PECVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 제 2 ESL(30)의 두께는, 일부 예시들에서 약 3 nm 내지 약 10 nm 범위 내에 있다.
제 2 ESL(30) 위에 제 3 유전체층(32)이 있다. 예를 들어, 제 3 유전체층(32)은 IMD일 수 있거나 이를 포함할 수 있다. 제 3 유전체층(32)은 제 2 ESL(30)의 최상면 상에 퇴적된다. 제 3 유전체층(32)은 예를 들어, 약 2.0 또는 그 이하와 같이 약 4.0보다 작은 k 값을 갖는 로우 k 유전체일 수 있거나 이를 포함할 수 있다. 일부 예시들에서, 제 3 유전체층(32)은 실리콘 산화물, PSG, BPSG, FSG, SiOxCy, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 또는 이들의 조합을 포함한다. 제 3 유전체층(32)은 PECVD 또는 FCVD와 같은 CVD; 스핀 온 코팅; 또는 다른 퇴적 기술을 사용하여 퇴적될 수 있다. 일부 예시들에서, 제 3 유전체층(32)의 최상면을 평탄화하기 위해 CMP 또는 다른 평탄화 프로세스가 수행될 수 있다. 제 3 유전체층(32)의 두께는, 일부 예시들에서 약 45 nm와 같이 약 20 nm 내지 약 50 nm 범위 내에 있다.
도 1의 제 2 유전체층(28), 제 2 ESL(30), 및 제 3 유전체층(32)의 구성은 예시이다. 다른 예시에서, 제 2 유전체층(28)과 제 3 유전체층(32) 사이에 제 2 ESL(30)이 생략될 수 있다. 또한, 일부 예시들에서, 제 2 유전체층(28), 제 2 ESL(30), 및 제 3 유전체층(32) 대신에 단일 유전체층이 형성될 수 있다. 당업자는, 제조될 수 있는 이들 및 다른 변형예들을 쉽게 이해할 것이다.
도 2 및 방법(200)의 동작(204)은, 제 1 ESL(26), 제 2 유전체층(28), 제 2 ESL(30), 및 제 3 유전체층(32) 내의 그리고/또는 이들을 관통하는 비아 개구부(42) 및 트렌치(40)의 형성을 예시한다. 비아 개구부(42) 및 트렌치(40)는, 가령 이중 다마신 프로세스에서 포토리소그래피 및 에칭 프로세스들을 사용하여 형성될 수 있다. 예를 들어, 가령 스핀 온 코팅을 사용함으로써 제 3 유전체층(32) 상에 포토 레지스트가 형성될 수 있고, 포토 레지스트를 적절한 포토마스크를 사용하여 광에 노출시킴으로써 트렌치(40)에 대응하는 패턴으로 패터닝된다. 이어서 포지티브 또는 네거티브 레지스트가 사용되었는지의 여부에 따라 포토 레지스트의 노광된 또는 노광되지 않은 부분들이 제거될 수 있다. 이어서 가령 적절한 에칭 프로세스를 사용함으로써 포토 레지스트의 패턴이 제 3 유전체층(32)에 전사될 수 있고, 이는 제 3 유전체층(32) 내에 트렌치(40)를 형성한다. 에칭 프로세스는 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE), 유도 결합 플라즈마(inductive coupled plasma; ICP) 에칭 등, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 이방성일 수 있다. 제 2 ESL(30)은 에칭 프로세스에 대한 에칭 저지를 위해 사용될 수 있다. 후속하여, 예를 들어 애싱(ashing) 또는 습식 스트립 프로세스에서 포토 레지스트가 제거된다. 이어서, 가령 스핀 온 코팅을 사용함으로써 제 3 유전체층(32) 상에 그리고 트렌치(40) 내에 다른 포토 레지스트가 형성될 수 있고, 포토 레지스트를 적절한 포토마스크를 사용하여 광에 노출시킴으로써 비아 개구부(42)에 대응하는 패턴으로 패터닝된다. 이어서 가령 하나 이상의 적절한 에칭 프로세스를 사용함으로써 제 2 ESL(30), 제 2 유전체층(28), 및 제 1 ESL(26)을 관통하여 포토 레지스트의 패턴이 전사될 수 있고, 이는 제 2 ESL(30), 제 2 유전체층(28), 및 제 1 ESL(26)을 관통하는 비아 개구부(42)를 형성한다. 에칭 프로세스는 RIE, NBE, ICP 에칭 등, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 이방성일 수 있다. 후속하여, 예를 들어 애싱 또는 습식 스트립 프로세스에서 포토 레지스트가 제거된다.
트렌치(40) 및 비아 개구부(42)의 측벽들은 실질적으로 수직이고 코너부들에서 라운드형을 갖는 것으로서 예시된다. 예를 들어, 측벽들의 선형 부분들은, 약 85° 내지 약 89°, 더 구체적으로 약 87°와 같이 약 85° 내지 약 90° 범위 내에 있는, 각각의 제 2 유전체층(28) 또는 제 3 유전체층(32)에 대해 내부에서 측정된 각도를 형성한다. 다른 예시들에서, 트렌치(40) 및 비아 개구부(42) 중 하나 또는 둘 다의 측벽들은 수직일 수 있거나 또는 비아 개구부(42)의 바닥부를 향하는 방향으로 또는 비아 개구부(42)의 바닥부로부터 멀어지는 방향으로 함께 테이퍼링(tapering)될 수 있다. 예를 들어, 비아 개구부(42)는 포지티브 테이퍼 프로파일 또는 리엔트런트(reentrant) 프로파일을 가질 수 있다. 비아 개구부(42)에 대한 구성들의 다양한 예시들, 및 그 상세사항들은 도 13 내지 도 18에 예시되고 도 13 내지 도 18과 관련하여 설명된다.
도 2의 예시적인 구성에서, 트렌치(40)는 제 3 유전체층(32)의 최상면의 평면에서 제 1 폭(W1)을 갖고 트렌치(40)의 바닥면을 따라 제 2 폭(W2)을 갖는다. 제 1 폭(W1)은, 일부 예시들에서 약 20 nm 내지 약 40 nm 범위 내에 있고, 제 2 폭(W2)은, 일부 예시들에서 약 18 nm 내지 약 36 nm 범위 내에 있다. 트렌치는 이 예시에서 제 3 유전체층(32)의 제 1 두께(T1)와 동일한 깊이를 갖는다. 제 1 두께(T1)는, 일부 예시들에서, 이전에 언급된 바와 같이 약 20 nm 내지 약 50 nm 범위 내에 있다. 제 1 폭(W1)에 대한 제 1 두께(T1)의 제 1 애스펙트비(aspect ratio)는 약 0.5 내지 약 2.5 범위 내에 있을 수 있고, 제 2 폭(W2)에 대한 제 1 두께(T1)의 제 2 애스펙트비는 약 0.56 내지 약 2.78 범위 내에 있을 수 있다.
트렌치의 측벽들이 수직인 예시적인 구성에서, 도 2 내의 제 1 폭(W1) 및 제 2 폭(W2)에 대응하는 폭들은 동일하며, 각각 약 20 nm 내지 약 40 nm 범위 내에 있을 수 있다. 트렌치(40)의 폭에 대한 제 1 두께(T1)의 애스펙트비는, 이 예시에서 약 0.5 내지 약 2.5 범위 내에 있을 수 있다. 트렌치의 측벽들이 테이퍼링된(예를 들어, 포지티브 테이퍼 프로파일) 예시적인 구성에서, 도 2 내의 제 1 폭(W1)에 대응하는 폭은 도 2 내의 제 2 폭(W2)에 대응하는 폭(Wlower)과 제 3 유전체층(32)에 대해 내부에서 측정된 측벽의 각도(θ)의 함수일 수 있다(예를 들어, Wupper = Wlower + [2T1(tanθ)-1]). 도 2 내의 제 2 폭(W2)에 대응하는 폭은 약 18 nm 내지 약 36 nm 범위 내에 있을 수 있고, 각도는 약 85° 내지 약 89° 범위 내에 있을 수 있거나, 또는 85°보다 작을 수 있다. 도 2의 제 2 폭(W2)에 대응하는 폭에 대한 제 1 두께(T1)의 애스펙트비는, 약 0.56 내지 약 2.78 범위 내에 있을 수 있다.
당업자는, 본원에서 설명되는 치수들, 비율들, 및 각도들이 단지 예시들이라는 점을 쉽게 이해할 것이다. 치수들, 비율들, 및 각도들은, 다양한 양태들이 구현되는 기술 세대 노드들에 기반하여 그리고/또는 사용되는 다양한 프로세스들에 기반하여 변경될 수 있다. 그러한 변경들은 본 개시의 범위 내에 있다.
도 3 및 방법(200)의 동작(206)은, 비아 개구부(42) 및 트렌치(40)의 측벽들을 따라, 비아 개구부(42) 및 트렌치(40)의 각각의 바닥면들을 따라, 그리고 제 3 유전체층(32)의 최상면을 따라 컨포멀하게(conformally) 라이너(liner)층(50)을 형성하는 것을 예시한다. 라이너층(50)은 컨포멀 퇴적에 의해 형성될 수 있다. 라이너층(50)은 실리콘 질화물(silicon nitride; SiN), 실리콘 산화탄화물(oxycarbide; SiOC), 실리콘 탄소 질화물(silicon carbon nitride; SiCN), 실리콘 산소 탄소 질화물(silicon oxygen carbon nitride; SiOCN), 실리콘 함유 로우 k 유전체, 탄소 함유 로우 k 유전체 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, CVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 라이너층(50)의 두께는, 일부 예시들에서 약 1 nm 내지 약 4 nm, 더 구체적으로 약 2 nm 내지 약 3 nm 범위 내에 있다.
도 4 및 방법(200)의 동작(208)은 비아 개구부(42)의 측벽들을 따라 그리고 트렌치(40)의 측벽들을 따라 라이너층(50)으로부터 각각의 라이너들(52)을 형성하는 것을 예시한다. 라이너들(52)은 라이너층(50)을 이방성으로 에칭함으로써 형성될 수 있다. 라이너층(50)을 이방성으로 에칭하기 위한 에칭 프로세스는 RIE, NBE, ICP 에칭 등, 또는 이들의 조합을 포함할 수 있다. 라이너들(52), 및 구현되었다면 제 2 ESL(30)은, 트렌치(40) 및 비아 개구부(42) 내에 후속하여 퇴적되는 도전성 충전 재료의, 예를 들어 제 2 유전체층(28) 및 제 3 유전체층(32)에의 외부 확산(out-diffusion)을 감소시키거나 또는 방지할 수 있는 확산 배리어들일 수 있다. 라이너들(52) 및 제 2 ESL(30)은 유전체 확산 배리어를 형성할 수 있다.
라이너들(52)의 프로파일들은, 다른 것들 중에서도 트렌치(40) 및 비아 개구부(42)의 측벽들의 프로파일들에 의존하여 변경될 수 있다. 도 4의 예시에서, 코너부의 경사가 대략 45°인 측벽들에 있는 라운드형 코너부들에서, 제 2 두께(T2)는 라이너층(50)의 제 1 두께(T1)에서, 이방성 에칭에 의해 수직 방향으로 제거된 두께(tetched)에 2의 제곱근을 2로 나눈값을 곱한값을 뺀값(예를 들어, T1 - [tetched x 2-(1/2)])과 실질적으로 동일할 수 있다. 또한, 트렌치(40) 또는 비아 개구부(42)의 바닥부에 있는 각각의 측벽의 실질적으로 수직인 부분을 따르는 제 3 두께(T3)는 라이너층(50)의 제 1 두께(T1)와 동일할 수 있다. 일부 예시들에서, 제 2 폭(W2)은 약 0.3 nm 내지 약 1.2 nm 범위 내에 있고, 제 3 폭(W3)은 약 1 nm 내지 약 4 nm 범위 내에 있다. 당업자는, 라이너들(52)의 두께들이 측벽들의 근원적(underlying) 경사 각도들과 가질 수 있는 관계를 쉽게 이해할 것이다.
트렌치의 측벽들이 수직인 예시적인 구성에서, 도 4 내의 제 2 두께(T2) 및 제 3 두께(T3)에 대응하는 두께들은 동일하고[또한 라이너층(50)의 제 1 두께(T1)와 실질적으로 동일할 수 있음], 각각 약 1 nm 내지 약 4 nm 범위 내에 있을 수 있다. 트렌치의 측벽들이 일정한 경사 각도로 테이퍼링된(예를 들어, 포지티브 테이퍼 프로파일) 예시적인 구성에서, 도 4 내의 제 2 두께(T2) 및 제 3 두께(T3)에 대응하는 두께들은 동일하다. 두께들은 당업자가 이해할 바와 같이, 위에서 설명된 바와 유사하게 라이너층(50)의 제 1 두께(T1)와 측벽의 각도의 함수일 수 있다. 도 2 내의 제 2 폭(W2)에 대응하는 폭은 약 1 nm 내지 약 4 nm 범위 내에 있을 수 있다.
라이너들(52)의 프로파일들은 또한, 라이너층(50)을 퇴적하는데 사용되는 퇴적 프로세스의 단계 커버리지(coverage)에 의존하여 변경될 수 있다. 예를 들어, 비아 개구부(42)의 측벽들을 따르는 라이너(52)의 두께는, 단계 커버리지 변경으로 인한 트렌치(40)의 측벽들을 따르는 라이너(52)의 두께로부터 변경될 수 있다.
방법(200)의 동작(210)에서, 라이너들(52)을 형성한 후, 예를 들어 트렌치(40) 및 비아 개구부(42)의 노출된 표면들을 세정하기 위해 선택적으로 세정 프로세스가 수행될 수 있다. 세정 프로세스는 플라즈마 처리, 에칭 프로세스, 다른 세정 프로세스, 또는 이들의 조합을 포함할 수 있다. 예시에서, 세정 프로세스는 플라즈마 처리[동작(212)]에 이은 원자 층 에칭(ALE)[동작(214)]을 포함한다. 동작(212)에서의 플라즈마 처리는 수소(H2) 가스를 아르곤(Ar)과 같은 캐리어 가스와 함께 사용하는 것을 포함할 수 있다. 플라즈마 처리는, 일부 예시들에서, 비아 개구부(42)를 통해 노출되는 도전성 피처(24)의 표면 상에 형성될 수 있는 산화물을 감소시킬 수 있고, 다양한 표면들 상에 형성될 수 있는 유기 재료를 제거할 수 있다. 플라즈마 처리에서의 수소 가스의 유량(flow rate)은 약 5 sccm 내지 1,000 sccm 범위 내에 있을 수 있고, 플라즈마 처리에서의 캐리어 가스의 유량은 약 0 sccm 내지 1,000 sccm 범위 내에 있을 수 있다. 플라즈마 처리의 압력은 약 10 mTorr 내지 약 200 mTorr 범위 내에 있을 수 있다. 플라즈마 처리의 온도는 약 -20 °C 내지 약 100 °C 범위 내에 있을 수 있다. 플라즈마 처리의 플라즈마 생성기의 전력은 약 20 W 내지 약 400 W 범위 내에 있을 수 있고, 플라즈마 생성기의 주파수는 약 13.56 MHz 또는 그 이상일 수 있다. 기판은 플라즈마 처리 동안 약 20 V 내지 약 100 V 범위 내로 바이어싱될 수 있다. 플라즈마 처리의 지속시간(duration)은 약 5 초 내지 약 120 초 범위 내에 있을 수 있다.
동작(214)에서의 ALE가 도 12에 더 상세히 예시된다. 동작(214)에서의 ALE는 가령 2 사이클 내지 25 사이클 범위 내에 있는 다수의 사이클들을 수행하는 것을 포함할 수 있다. ALE의 사이클은 캐리어 가스[예를 들어, 아르곤(Ar)]로 BCl3(boron trichloride) 가스와 같은 반응 가스를 연속적으로 흐르게 하는 것[동작(250)]; 반응 가스를 퍼징(purging)하는 것[동작(252)]; 캐리어 가스[예를 들어, 아르곤(Ar)]로 수소(H2) 가스와 같은 에천트 가스를 흐르게 하는 것(그리고 가능하면 플라즈마 강화)[동작(254)]; 및 에천트 가스를 퍼징하는 것[동작(256)]을 포함할 수 있다. 일부 예시들에서, 반응 가스, 예를 들어 BCl3(boron trichloride) 가스는 유전체 표면들 상에 흡착되어 단분자층(monolayer)을 형성하고 금속 표면들 상에 많이 흡착되지 않으며, 단분자층은 에천트 가스, 예를 들어 수소(H2) 가스의 흐름에 의해 에칭된다. 본원에서 제공되는 예시는 BCl3(boron trichloride) 가스를 반응 가스로서, 수소(H2) 가스를 에천트 가스로서 구현하며; 다른 가스들이 사용될 수 있다. BCl3(boron trichloride) 가스의 흐름 동안, BCl3(boron trichloride) 가스의 유량은 약 20 sccm 내지 약 180 sccm 범위 내에 있을 수 있고, 캐리어 가스의 유량은 약 200 sccm 내지 약 800 sccm 범위 내에 있을 수 있다. 또한, BCl3(boron trichloride) 가스의 흐름 동안, ALE의 압력은 약 15 mTorr 내지 약 100 mTorr 범위 내에 있을 수 있고, ALE의 온도는 약 -20 °C 내지 약 60 °C 범위 내에 있을 수 있다. BCl3가 퍼징된 후, 수소(H2) 가스가 흐르기 시작하고 플라즈마가 점화된다. 수소(H2) 가스의 흐름 동안, 수소(H2) 가스의 유량은 약 5 sccm 내지 약 1,000 sccm 범위 내에 있을 수 있고, 캐리어 가스의 유량은 약 50 sccm 내지 약 400 sccm 범위 내에 있을 수 있다. 또한, 수소(H2) 가스의 흐름 동안, ALE의 압력은 약 10 mTorr 내지 약 200 mTorr 범위 내에 있을 수 있고, ALE의 온도는 약 -20 °C 내지 약 20 °C 범위 내에 있을 수 있다. ALE의 플라즈마 생성기의 전력은 약 10 W 내지 약 800 W 범위 내에 있을 수 있고, 플라즈마 생성기의 주파수는 약 13.56 MHz 또는 그 이상일 수 있다. 기판은 ALE의 플라즈마 동안 약 50 V 내지 약 300 V 범위 내로 바이어싱될 수 있다.
방법(200)의 동작(216)에서, 동작(210)에서의 세정 프로세스가 선택적으로 수행되고, 예를 들어 트렌치(40) 및 비아 개구부(42)의 노출된 유전체 표면들 상에 선택적으로 선택비 향상 처리가 수행될 수 있다. 선택비 향상 처리는, 예를 들어 유전체 표면들을 처리 및/또는 패시베이팅하여(passivate), 금속의 후속 퇴적이, 그러한 처리를 하지 않은 경우와 비교하여 금속을 유전체 표면들보다 금속성 표면 상에 더 큰 비율로 퇴적하는 더 높은 선택비를 갖는다. 예를 들어, 선택비 향상 처리는 유전체 표면들이 소수성이 되도록 할 수 있고, 이는 금속의 후속 퇴적 동안 선택비를 향상시킬 수 있다. 선택비 향상 처리는 유전체 표면들 위에 실리콘 함유 탄화수소 가스를 흐르게 하는 것을 포함할 수 있다. 선택비 향상 처리는 TMS(tri-methylsiloxy) 처리, DMS(di-methylsiloxy) 처리 등, 또는 이들의 조합일 수 있다. 예시적인 실리콘 함유 탄화수소 가스들은 1,1,1,3,3,3-hexamethyldisilazane(HDMS), chlorotrimethylsilane (TMCS), N, O-bis(trimethylsilyl)acetamide(BSA), N-(trimethylsilyl)dimethylamine(TMS-DMA), TMS-imidazole(SIM, N-trimethylsilylimidazole), 1,1,3,3-tetramethyldisilazane(TMDS), chlorodimethylsilane(DMCS) 등, 또는 이들의 조합을 포함한다. 선택비 향상 처리는, 유전체 표면에서 종단화된 원자 또는 원자들의 그룹이 실리콘 함유 탄화수소의 종(species)에 의해 치환될 수 있는 실릴화(silylation) 프로세스를 유발할 수 있고, 이는 유전체 표면이 소수성이 되도록 할 수 있다. 실리콘 함유 탄화수소의 유량은 약 5 sccm 내지 약 100 sccm 범위 내에 있을 수 있고, 실리콘 함유 탄화수소와 함께 흐르는 캐리어 가스의 유량은 약 0 sccm 내지 약 400 sccm 범위 내에 있을 수 있다. 실리콘 함유 탄화수소의 흐름 동안의 압력은 약 1 mTorr 내지 약 100 mTorr 범위 내에 있을 수 있고, 온도는 약 20 °C 내지 약 300 °C 범위 내에 있을 수 있다. 선택도 향상 처리는 라이너들(52), 제 2 ESL(30), 및 제 3 유전체층(32)의 노출된 유전체 표면들을 처리하거나 또는 패시베이팅할 수 있어서 도전성 피처(24) 상의 후속 선택적 퇴적의 선택비를 향상시킨다.
도 5 및 방법(200)의 동작(218)은 비아 개구부(42) 내의 도전성 비아(60)의 형성을 예시한다. 도전성 비아(60)의 형성은 선택적 퇴적을 포함할 수 있다. 선택적 퇴적은, 예를 들어 비아 개구부(42)를 통해 노출된 도전성 피처(24)를 시드로서 사용할 수 있다. 선택적 퇴적은 무전해(electroless) 퇴적 또는 도금, 선택적 CVD, 또는 다른 기술을 포함할 수 있다. 도전성 비아(60)는 코발트(Co), 루테늄(Ru) 등, 또는 이들의 조합과 같은 금속일 수 있거나 이들을 포함할 수 있다. 예시에서, 도전성 비아(60)는 무전해 퇴적 또는 도금을 사용하여 퇴적된 코발트이다. 코발트(Co)의 무전해 퇴적 또는 도금은, 가령 실온(예를 들어, 약 23 °C) 내지 약 200 °C 범위 내에 있는 약 200 °C 이하 범위 내에 있는 온도에서 수행될 수 있다. 선택적 CVD는 Ru3(CO)12, C10H10Ru, C7H9RuC7H9, Ru(C5(CH3)5)2 등, 또는 이들의 조합을 포함하는 프리커서 가스, 및 아르곤(Ar)과 같은 캐리어 가스를 사용하는 것을 포함할 수 있다. 프리커서 가스의 유량은 약 5 sccm 내지 100 sccm 범위 내에 있을 수 있고, 캐리어 가스의 유량은 약 10 sccm 내지 400 sccm 범위 내에 있을 수 있다. 선택적 CVD의 압력은 약 0.2 mTorr 내지 약 20 mTorr 범위 내에 있을 수 있다. 선택적 CVD의 온도는 가령 실온(예를 들어, 약 23 °C) 내지 약 200 °C 범위 내에 있는 약 200 °C 이하일 수 있다.
도 5에 예시된 바와 같이, 도전성 비아(60)의 상면은 볼록형이다. 다른 예시들에서, 도전성 비아(60)의 상면은 오목형 또는 평면형일 수 있다. 비아 개구부(42) 내에 형성되는 도전성 비아(60)에 대한 구성들의 다양한 예시들, 및 그 상세사항들은 도 13 내지 도 18에 예시되고 도 13 내지 도 18과 관련하여 설명된다.
도 5에 예시된 바와 같이, 도전성 비아(60)를 형성하는데 사용되는 선택적 퇴적 동안 일부 잔여 퇴적 사이트(site)들(62)이 형성될 수 있다. 잔여 퇴적 사이트들(62)은 트렌치(40) 내의 제 2 ESL(30) 및 라이너(52)의 표면들과 같은 다양한 표면들 상에 형성될 수 있다.
도 6 및 방법(200)의 동작(220)은 잔여 퇴적 사이트들(62)을 제거하는 선택적 에치백(etch back)의 수행을 예시한다. 에치백은 건식(예를 들어, 플라즈마) 에칭 프로세스, 습식 에칭 프로세스, 또는 이들의 조합일 수 있다. 플라즈마 에칭 프로세스는 CxFy(fluorocarbon) 가스, CxClyFz(chlorofluorocarbon) 가스, CxCly(carbon chloride) 가스 등 또는 이들의 조합을 사용하는 것을 포함할 수 있다. 습식 에칭 프로세스는 SC1(standard clean-1), SC2(standard clean-2), SPM(sulfuric acid-hydrogen peroxide mixture), dHF(diluted hydrofluoric)산, H2O2(hydrogen peroxide), BOE(buffered oxide etch) 용액, HCl(hydrochloric)산 등, 또는 이들의 조합 중 하나 이상의 용액을 사용하는 것을 포함할 수 있다. 용액의 온도는 약 20 °C 내지 약 90 °C 범위 내에 있을 수 있고, 용액 내의 기판의 담금(immersion)의 지속시간은 약 10 초 내지 약 120 초 범위 내에 있을 수 있다.
도 7 및 방법(200)의 동작(222)은 도전성 비아(60)의 상면을 포함하여, 예를 들어 트렌치(40) 내의 노출된 표면들을 따라 핵생성 향상 처리를 수행하여, 처리된 표면들(70)을 형성하는 것을 예시한다. 일반적으로, 핵생성 향상 처리는, 예를 들어 트렌치(40) 내의 노출된 표면들을 따라 결합들을 파괴하여 후속 퇴적 프로세스에서의 재료의 흡착 능력을 향상시킨다. 일부 예시들에서, 핵생성 향상 처리는 스퍼터링[동작(224)], 주입[동작(226)], 플라즈마 처리[동작(228)], 자외선(ultra-violet; UV) 처리[동작(230)], 플라즈마 도핑[동작(232)] 등, 또는 이들의 조합을 포함한다. 핵생성 향상 처리는 방향성(예를 들어, 이방성)일 수 있거나 또는 컨포멀(예를 들어, 등방성)할 수 있다. 일부 예시들에서, 핵생성 향상 처리는, 예를 들어 수평 표면들보다는 작은 정도이지만, 예를 들어 수직 표면들을 처리할 수 있다. 핵생성 향상 처리가 수행되는 정도(예를 들어, 표면들을 따라 결합들이 파괴되는 정도)는, 후속하여 설명될 바와 같이, 핵생성 사이트들의 개수, 따라서 적어도 이후에 퇴적되는 도전성 충전 재료(80)에 대한 초기 퇴적율에 영향을 줄 수 있다. 일반적으로, 파괴된 더 많은 결합들 및 생성된 더 많은 단글링(dangling) 결합들, 더 많은 핵생성 사이트들은 퇴적에서 적어도 초기에, 증가된 퇴적율을 위해 도전성 충전 재료(80)의 흡착 및 핵생성에 이용가능할 수 있다. 일부 예시들에서, 핵생성 향상 처리는 실질적으로 수평 표면들[예를 들어, 트렌치(40)에 의해 노출된 제 2 ESL(30)의 최상면 및 도전성 비아(60)의 상면]만을 처리하기 위한 방향성일 수 있고, 이는 트렌치(40) 내의 도전성 충전 재료의 상향식 퇴적을 가능하게 하고 트렌치(40) 내의 도전성 충전 재료 내에 형성되는 심(seam)들 및 보이드(void)들을 감소시킬 수 있다.
예시에서, 핵생성 향상 처리는 아르곤(Ar) 가스를 사용하여 스퍼터링하는 것이다[동작(224)]. 아르곤 가스의 유량은 약 10 sccm 내지 약 2,000 sccm 범위 내에 있을 수 있다. 스퍼터링의 압력은 약 0.5 mTorr 내지 약 50 mTorr 범위 내에 있을 수 있고, 스퍼터링의 온도는 약 -20 °C 내지 약 120 °C 범위 내에 있을 수 있다. 스퍼터링의 플라즈마 생성기의 전력은 약 100 W 내지 약 2,000 W 범위 내에 있을 수 있고, 플라즈마 생성기의 주파수는 약 13.56 MHz 또는 그 이상일 수 있다. 기판은 스퍼터링 동안 약 50 V 내지 약 300 V 범위 내로 바이어싱될 수 있다. 일부 예시들에서 스퍼터링이 컨포멀할 수 있지만, 스퍼터링은 방향성일 수 있다(예를 들어, 수평 표면들을 처리함). 스퍼터링은 처리된 표면들(70) 상에 아르곤이 퇴적되도록 할 수 있고/있거나 처리된 표면들(70) 아래의 깊이까지 각각의 재료들 내에 임베딩되도록 할 수 있다. 예를 들어, 스퍼터링용으로 사용되는 종(예를 들어, 아르곤)은 처리된 표면(70)을 형성하는 재료들 내로[예를 들어, 트렌치(40) 내의 도전성 비아(60), 제 2 ESL(30), 라이너들(52), 및 제 3 유전체층(32)], 약 2 nm 이하의 처리된 표면들(70)로부터의 각각의 재료들의 깊이까지 약 1x1018 cm-3 내지 약 1x1019 cm-3 범위 내에 있는 농도로 임베딩될 수 있다. 종의 농도는 각각의 처리된 표면들(70)에 근접한 피크(peak)로부터 재료 내의 깊이까지 감소할 수 있다. 스퍼터링은 노출된 재료[예를 들어, 처리된 표면들(70)]의 원자들과 충돌하는 종에 의해 결합들을 파괴할 수 있다.
다른 예시에서, 핵생성 향상 처리는 빔 라인 주입[동작(226)]이다. 빔 라인 주입을 위해 주입되는 종은 실리콘(Si), 게르마늄(Ge), 탄소(C), 질소(N), 아르곤(Ar) 등, 또는 이들의 조합을 포함할 수 있다. 주입 에너지는 약 2 keV 내지 약 10 keV 범위 내에 있을 수 있다. 주입의 투여량(dosage)은 약 1013 cm-2 내지 약 2x1015 cm-2 범위 내에 있을 수 있다. 주입은, 약 1 nm 내지 약 4 nm 범위 내의 각각의 노출된 표면으로부터의 깊이까지, 약 5x1018 cm-3 내지 약 5x1021 cm-3 범위 내의 주입되는 종의 농도로 될 것이다. 종의 농도는 각각의 처리된 표면들(70)에 근접한 피크로부터 재료 내의 깊이까지 감소할 수 있다. 빔 라인 주입은 방향성일 수 있지만, 일부 예시들에서 더 많은 컨포멀한 처리를 달성하기 위해 다수의 주입들이 수행될 수 있다. 빔 라인 주입은 노출된 재료[예를 들어, 처리된 표면들(70)]의 원자들과 충돌하는 주입된 종에 의해 결합들을 파괴할 수 있다.
다른 예시에서, 핵생성 향상 처리는 플라즈마 처리[동작(228)]이다. 플라즈마 처리는 제논(Xe), 아르곤(Ar), 수소(H2), 질소(N2) 등 또는 이들의 조합을 포함하는 가스를 사용하는 것을 포함할 수 있다. 가스의 유량은 약 10 sccm 내지 약 2,000 sccm 범위 내에 있을 수 있다. 플라즈마 처리의 압력은 약 10 mTorr 내지 약 100 mTorr 범위 내에 있을 수 있고, 플라즈마 처리의 온도는 약 -20 °C 내지 약 60 °C 범위 내에 있을 수 있다. 플라즈마 처리의 플라즈마 생성기의 전력은 약 20 W 내지 약 200 W 범위 내에 있을 수 있고, 플라즈마 생성기의 주파수는 약 13.56 MHz 또는 그 이상일 수 있다. 기판은 플라즈마 처리 동안 약 50 V 내지 약 300 V 범위 내로 바이어싱될 수 있다. 플라즈마의 종은 노출된 표면들에 데미지를 줄 수 있고 노출된 표면들 내로 확산될 수 있다. 플라즈마 처리는 컨포멀하거나 또는 방향성일 수 있다. 플라즈마 처리는 처리된 표면들(70) 상에 플라즈마의 종이 임베딩되도록 할 수 있고/있거나 처리된 표면들(70) 아래의 깊이까지 각각의 재료들 내에 확산되도록 할 수 있다. 예를 들어, 플라즈마용으로 사용되는 종(예를 들어, 제논, 아르곤, 수소 등)은 처리된 표면(70)을 형성하는 재료들 내로[예를 들어, 트렌치(40) 내의 도전성 비아(60), 제 2 ESL(30), 라이너들(52), 및 제 3 유전체층(32)], 약 5 nm 이하의 처리된 표면(70)으로부터의 각각의 재료들의 깊이까지 약 1x1018 cm-3 내지 약 1x1020 cm-3 범위 내에 있는 농도로 확산될 수 있다. 종의 농도는 각각의 처리된 표면들(70)에 근접한 피크로부터 재료 내의 깊이까지 감소할 수 있다.
또 다른 예시에서, 핵생성 향상 처리는 UV 처리[동작(230)]이다. UV 처리는 기판을 분위기(ambient) 내에서 UV 광에 노출시키는 것을 포함할 수 있다. 분위기는 아르곤(Ar), 네온(Ne), 제논(Xe) 등, 또는 이들의 조합을 포함하는 가스를 포함할 수 있다. UV 광 노출의 에너지는 3.4 eV 내지 약 10 eV 범위 내에 있을 수 있다. UV 광 노출의 지속시간은 약 15 초 내지 약 300 초 범위 내와 같이, 약 300 초 이하일 수 있다. UV 처리는 노출된 표면들 상의 결합들이 파괴되게 할 수 있고 이에 의해 노출된 표면들에 데미지를 준다. UV 처리 동안 분위기의 종은 노출된 표면들 내로 확산될 수 있다. 예를 들어, 분위기의 종(예를 들어, 제논, 아르곤, 네온 등)은 처리된 표면(70)을 형성하는 재료들 내로[예를 들어, 트렌치(40) 내의 도전성 비아(60), 제 2 ESL(30), 라이너들(52), 및 제 3 유전체층(32)], 약 5 nm 이하의 처리된 표면(70)으로부터의 각각의 재료들의 깊이까지 확산될 수 있다. 종의 농도는 각각의 처리된 표면들(70)에 근접한 피크로부터 재료 내의 깊이까지 감소할 수 있다. UV 처리는 방향성일 수 있지만, 일부 예시들에서 더 많은 컨포멀한 처리를 달성하기 위해 다수의 UV 처리가 수행될 수 있다.
또 다른 예시에서, 핵생성 향상 처리는 플라즈마 도핑[동작(232)]이다. 플라즈마 도핑을 위해 주입되는 종은 붕소(B), 아르곤(Ar) 등, 또는 이들의 조합을 포함할 수 있다. 도핑은, 약 1 nm 내지 약 5 nm 범위 내의 각각의 노출된 표면으로부터의 깊이까지, 약 1x1019 cm-3 내지 약 1x1020 cm-3 범위 내의 농도로 될 것이다. 종의 농도는 각각의 처리된 표면들(70)에 근접한 피크로부터 재료 내의 깊이까지 감소할 수 있다. 플라즈마 도핑은 노출된 재료[예를 들어, 처리된 표면들(70)]의 원자들과 충돌하는 주입된 종에 의해 결합들을 파괴할 수 있다.
도 8 및 방법(200)의 동작(234)은, 예를 들어 트렌치(40)를 충전하는, 처리된 표면(70) 상의 도전성 충전 재료(80)의 형성을 예시한다. 도전성 충전 재료(80)의 형성은 금속성 표면들뿐만 아니라 유전체 표면들 상에 도전성 충전 재료(80)를 퇴적하는 퇴적 프로세스에 의할 수 있다. 도 7과 관련하여 설명된 핵생성 향상 처리는, 퇴적 동안 그 위에 도전성 충전 재료(80)가 흡착될 수 있는 유전체 표면들 상에[예를 들어, 처리된 표면들(70) 상에] 핵생성 사이트들을 생성할 수 있다. 따라서, 도전성 충전 재료(80)의 퇴적은, 가령 핵생성 향상 처리의 방향성에 따라, 상향식 퇴적 및/또는 컨포멀 퇴적일 수 있다. 상향식 퇴적에서, 트렌치(40) 내에 수직으로 퍼지는(propagate) 도전성 충전 재료(80)의 단일 성장 전면부(front)를 가짐으로써 심들이 회피될 수 있다.
컨포멀 퇴적의 결과로서, 트렌치(40) 내의 도전성 충전 재료(80) 내에 심들(82)이 형성될 수 있다. 심들(82)은, 컨포멀 퇴적 동안의 도전성 충전 재료(80)의 상이한 성장 전면부들의 병합(merging) 또는 융합(coalescing)으로부터 기인할 수 있다. 예를 들어, 제 3 유전체층(32)의 측벽을 따라 라이너(52)의 측벽 표면으로부터 비롯되는 성장 전면부가 제 2 ESL(30)의 최상면으로부터 비롯되는 성장 전면부와 융합되거나 또는 병합되어 심(82)의 적어도 일부분을 형성한다. 심들(82)은, 예를 들어 하나 이상의 보이드, 도전성 충전 재료(80)의 입계(grain boundary)들, 및/또는 성장 전면부들의 융합 또는 병합의 다른 표시(indication)들을 각각 포함할 수 있다. 심(82)은 수직[예를 들어, 제 2 ESL(30)의 최상면에 수직] 방향에 대한 각도(86)를 가질 수 있다. 각도(86)는 약 25° 내지 약 75°, 더 구체적으로 약 30° 내지 약 60° 범위 내에 있을 수 있다. 각도(86)는 도전성 비아(60)에 대한 라이너(52)의 측벽 표면의 근접도(proximity)에 의해 영향받을 수 있다. 일부 예시들에서, 도전성 충전 재료(80)의 성장율은 라이너(52)의 측벽과 같은 유전체 표면들로부터보다 도전성 비아(60)로부터 가령 약 2배 내지 3배만큼 크다. 따라서, 그러한 예시들에서, 라이너(52)의 측벽이 도전성 비아(60)에 가까울수록, 각도(86)가 더 작을 수 있다.
일부 예시들에서, 도전성 충전 재료(80)의 퇴적은 CVD, 무전해 도금 또는 퇴적, 또는 다른 퇴적 프로세스를 사용하는 것을 포함한다. 도전성 충전 재료(80)는 루테늄(Ru), 니켈(Ni), 몰리브데늄(Mo), 코발트(Co), 텅스텐(W), 구리(Cu) 등, 또는 이들의 조합과 같은 금속일 수 있거나 이들을 포함할 수 있다. 일부 예시들에서, 도전성 충전 재료(80)는 CVD에 의해 퇴적되는 루테늄(Ru), 몰리브데늄(Mo), 코발트(Co), 또는 텅스텐(W)이거나 이들을 포함한다. 루테늄에 대한 예시적인 프리커서들은 Ru3(CO)12(triruthenium dodecacarbonyl), CHORUS 등, 또는 이들의 조합을 포함한다. 몰리브데늄에 대한 예시적인 프리커서들은 MoCl5[molybdenum(Mo) chloride], Mo(CO)5 등, 또는 이들의 조합을 포함한다. 코발트에 대한 예시적인 프리커서들은 CCTBA(dicobalt hexacarbonyl tert-butylacetylene) 등, 또는 이들의 조합을 포함한다. 텅스텐에 대한 예시적인 프리커서들은 WF6(tungsten hexafluoride), WCl5[tungsten(V) chloride] 등, 또는 이들의 조합을 포함한다. CVD 동안의 프리커서 가스의 유량은 약 10 sccm 내지 200 sccm 범위 내에 있을 수 있고, 캐리어 가스[예를 들어, 아르곤(Ar)]의 유량은 약 100 sccm 내지 800 sccm 범위 내에 있을 수 있다. CVD의 압력은 약 0.2 mTorr 내지 약 20 mTorr 범위 내에 있을 수 있다. CVD의 온도는 (특히, 예를 들어 루테늄 퇴적에 대해) 120 °C 내지 170 °C 범위 내와 같이, 약 175 °C 이하일 수 있다. 다른 예시들에서, 무전해 도금 또는 퇴적을 사용하여 니켈이 퇴적될 수 있다. 도전성 충전 재료(80)가 퇴적된 후, 어닐링 또는 리플로우(reflow)가 수행될 수 있다.
일부 예시들에서, 유전체 재료의 처리된 표면들(70)을 따라 각각 실리콘 및/또는 탄소를 포함하는 규화물 및/또는 탄화물이 형성될 수 있다. 예를 들어, 라이너(52) 및 제 2 ESL(30)이 실리콘을 포함한다고 가정하면, 핵생성 향상 처리는 처리된 표면들(70)에서 실리콘이 단글링 결합을 갖도록 할 수 있고, 도전성 충전 재료(80)의 금속이 단글링 결합에 부착되고/되거나 처리된 표면들(70)의 실리콘과 반응하여 도전성 충전 재료(80)와 라이너(52) 또는 제 2 ESL(30) 사이의 계면에 규화물을 형성할 수 있다. 도전성 충전 재료(80)의 금속은 도전성 충전 재료(80)의 퇴적 동안[예를 들어, 처리된 표면들(70) 상에 프리커서가 흐를 때] 및/또는 도전성 충전 재료(80)의 퇴적에 후속하여 단글링 결합에 부착될 수 있고/있거나 처리된 표면들(70)의 실리콘과 반응할 수 있다. 유사하게, 예를 들어, 라이너(52) 및 제 2 ESL(30)이 탄소를 포함한다고 가정하면, 핵생성 향상 처리는 처리된 표면들(70)에서 탄소가 단글링 결합을 갖도록 할 수 있고, 도전성 충전 재료(80)의 금속이 단글링 결합에 부착되고/되거나 처리된 표면들(70)의 탄소와 반응하여 도전성 충전 재료(80)와 라이너(52) 또는 제 2 ESL(30) 사이의 계면에 탄화물(예를 들어, 금속 탄화물)을 형성할 수 있다. 도전성 충전 재료(80)의 금속은 도전성 충전 재료(80)의 퇴적 동안[예를 들어, 처리된 표면들(70) 상에 프리커서가 흐를 때] 및/또는 도전성 충전 재료(80)의 퇴적에 후속하여 단글링 결합에 부착될 수 있고/있거나 처리된 표면들(70)의 탄소와 반응할 수 있다. 처리된 표면들(70)의 실리콘 및/또는 탄소의 단글링 및/또는 파괴된 결합들로 인해, 규화물 및/또는 탄화물이 처리된 표면들(70)에 형성되어 도전성 충전 재료(80)의 핵생성을 향상시키고, 라이너(52) 및 제 2 ESL(30)과 같은 유전체층들에의 도전성 충전 재료(80)의 부착을 촉진할 수 있다.
일부 예시들에서, 도전성 비아(60)의 금속은, 도전성 비아(60)의 처리된 표면(70)에 도전성 충전 재료(80)의 금속과의 금속 합금 또는 화합물을 형성할 수 있다. 핵생성 향상 처리는, 도전성 비아(60)의 처리된 표면(70)에서의 결합들을 파괴하여 도전성 비아(60)의 처리된 표면(70)에서의 도전성 비아(60) 및 도전성 충전 재료(80)의 금속들의 혼합 및/또는 반응을 허용할 수 있다. 도전성 충전 재료(80)의 금속은 도전성 충전 재료(80)의 퇴적 동안[예를 들어, 처리된 표면들(70) 상에 프리커서가 흐를 때] 및/또는 도전성 충전 재료(80)의 퇴적에 후속하여, 처리된 표면들(70)에서 도전성 비아(60)의 금속과 혼합되고/되거나 반응할 수 있다. 도전성 비아(60) 및 도전성 충전 재료(80)는 처리된 표면(70)을 형성하기 위한 핵생성 향상 처리에서 사용되는 종에 의해 유발되는 큰 저항없이 전기적으로 연결될 수 있다.
또한, 일부 예시들에서, 핵생성 향상 처리에서 사용되는 종은 처리되는 표면들(70) 내에 또는 처리되는 표면들(70) 상에 가령 흡착, 확산, 및/또는 주입에 의해 임베딩될 수 있고, 이 종은 도전성 충전 재료(80)와 반응할 수 있다. 예를 들어, 처리된 표면들(70) 내에 주입되는 실리콘 또는 게르마늄이 도전성 충전 재료(80)의 금속과 반응하여 금속 반도체 화합물[예를 들어, 각각 규화물 또는 게르마늄 금속 화합물(germanocide)]을 형성할 수 있다. 다른 예시로서, 처리된 표면들(70) 내에 주입되는 탄소가 도전성 충전 재료(80)의 금속과 반응하여 금속 탄화물을 형성할 수 있고, 처리된 표면들(70) 내에 주입된 질소가 도전성 충전 재료(80)의 금속과 반응하여 금속 질화물을 형성할 수 있다. 다른 예시들에서 다른 화합물들이 형성될 수 있다.
일부 예시들에서, 핵생성 향상 처리에서 사용되는 종은 처리되는 표면들(70) 내에 또는 처리되는 표면들(70) 상에 임베딩될 수 있고 다른 재료와 반응하지 않은채로 남아있을 수 있다. 예를 들어, 아르곤과 같은 불활성 종이 처리된 표면들(70)에 또는 처리된 표면들(70) 근방에 반응하지 않은채로 남아있을 수 있다. 반응하지 않은 종은 각각의 유전체층들 내로 확산될 수 있다. 핵생성 향상 처리에 따라, 반응하지 않은 종의 최고 농도는 [예를 들어, 유전체층 또는 도전성 비아(60)의] 처리된 표면들(70)에서일 수 있고, 처리된 표면들(70)로부터 각각의 유전체층 또는 도전성 비아(60)로의 방향으로 감소할 수 있거나, 가령 빔 라인 주입, 플라즈마 도핑, 또는 유사한 기술에 의해 종이 주입되었을 때 처리된 표면(70)으로부터 각각의 유전체층 또는 도전성 비아(60)로의 방향으로 이 방향을 따라 감소하기 전에 피크 농도까지 증가할 수 있다.
핵생성 향상 처리에서 사용되는 종이 상이한 처리된 표면들(70) 내에 또는 상이한 처리된 표면들(70) 상에 임베딩될 수 있는 정도는, 핵생성 향상 처리의 방향성에 따를 수 있다. 예를 들어, 빔 라인 주입과 같은 높은 방향성 핵생성 향상 처리는, 일부 표면들이 다른 표면들보다 내부에 또는 그 위에 임베딩되는 더 많은 종을 갖도록 할 수 있다. 구체적으로, 일부 예시들에서, 수평 표면들[예를 들어, 제 2 ESL(30)의 최상면]은, 수직 표면들[예를 들어, 라이너(52)의 측벽들]보다 내부에 또는 그 위에 임베딩되는 더 많은 종을 가질 수 있다. 일부 예시들에서, 상이한 주입 각도들의 다수의 빔 라인 주입들과 같이 상이한 표면들 간의 더 균일한 처리를 획득하기 위해 다수의 방향성 핵생성 향상 처리들이 상이한 방향들로 수행될 수 있다.
도 9는 과잉 도전성 충전 재료(80)를 제거하여 제 3 유전체층(32) 내에 도전성 라인(84)을 형성하는 것을 예시한다. 과잉 도전성 충전 재료(80) 및 제 3 유전체층(32)의 처리된 표면(70)은 CMP와 같은 평탄화 프로세스를 사용하여 제거될 수 있다. 제 3 유전체층(32)은 또한, 일부 예시들에서 트렌치(40)의 라운드형 코너부들을 제거할 수 있는 평탄화 프로세스에 의해 시닝(thinning)될 수 있다. 제 3 유전체층(32)은, 일부 예시들에서 약 10 nm 내지 약 30 nm 범위 내에 있는 두께로 시닝된다. 과잉 도전성 충전 재료(80) 및 제 3 유전체층(32)의 처리된 표면(70)의 제거는, 도전성 충전 재료(80) 및 제 3 유전체층(32)의 최상면들을 동일 평면 상에 있도록 형성할 수 있다. 위에서 설명된 바와 같은 심들(82)이 도전성 라인(84) 내에 남아있을 수 있다. 일부 예시들에서, 심들(82)은 프로세싱 동안 사용되는 어닐링 또는 다른 열 프로세스에 의해 큐어링(curing)되거나 제거될 수 있다. 도 9에 예시된 바와 같이, 도전성 비아(60) 및 도전성 라인(84)을 포함하는, 이중 다마신 상호연결 구조물과 같은 상호연결 구조물이 형성될 수 있다.
도 10은, 제 3 유전체층(32), 도전성 라인(84), 및 트렌치(40)의 측벽들을 따르는 라이너(52) 위의 제 3 ESL(90) 및 제 4 유전체층(92)의 형성을 예시하고, 도전성 피처(94)가 제 3 ESL(90) 및 제 4 유전체층(92)을 관통하여 도전성 라인(84)과 접촉한다. 제 3 ESL(90)은 제 3 유전체층(32), 도전성 라인(84), 및 라이너(52) 상에 퇴적될 수 있다. 제 3 ESL(90)은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, CVD, PECVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 제 3 ESL(90) 위에 제 4 유전체층(92)이 퇴적된다. 예를 들어, 제 4 유전체층(92)은 IMD일 수 있거나 이를 포함할 수 있다. 제 4 유전체층(92)은 예를 들어, 약 2.0 또는 그 이하와 같이 약 4.0보다 작은 k 값을 갖는 로우 k 유전체일 수 있거나 이를 포함할 수 있다. 일부 예시들에서, 제 4 유전체층(92)은 실리콘 산화물, PSG, BPSG, FSG, SiOxCy, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 또는 이들의 조합을 포함한다. 제 4 유전체층(92)은 PECVD 또는 FCVD와 같은 CVD; 스핀 온 코팅; 또는 다른 퇴적 기술을 사용하여 퇴적될 수 있다. 일부 예시들에서, 제 4 유전체층(92)의 최상면을 평탄화하기 위해 CMP 또는 다른 평탄화 프로세스가 수행될 수 있다.
도전성 라인(84)과 접촉하는 도전성 피처(94)는, 예를 들어 도전성 비아 또는 다른 도전성 피처일 수 있거나 이들을 포함할 수 있다. 도전성 피처(94)는 이중 다마신 프로세스와 같은 다마신 프로세스를 사용하여 형성될 수 있다. 예를 들어, 도전성 피처(94)는 도 2 내지 도 9와 관련하여 위에서 설명되고 도 2 내지 도 9에 예시된 프로세스를 사용하거나 또는 유사한 프로세스를 사용하여 형성될 수 있다.
위로부터 명백한 바와 같이, 도전성 비아(60) 및 도전성 라인(84)을 형성하기 위한 설명된 예시들에서 시드층 및 금속 함유 배리어층이 퇴적되지 않는다. 예시되고 설명된 예시들에서, (i) 도전성 라인(84)과, 도전성 라인(84)이 위에 또는 내부에 퇴적되는 임의의 유전체층[예를 들어, 제 3 유전체층(32) 또는 제 2 ESL(30)] 사이에, (ii) 도전성 비아(60)와, 도전성 비아(60)가 내부에 퇴적되는 임의의 유전체층[예를 들어, 제 2 ESL(30), 제 2 유전체층(28), 또는 제 1 ESL(26)] 사이에, 또는 (iii) 도전성 비아(60)와 도전성 라인(84) 사이에 시드층 및 금속 함유 배리어층이 퇴적되지 않는다. 일부 실시예들은 시드층 및/또는 금속 함유 배리어층을 구현할 수 있다. 또한, 핵생성 향상 처리의 종이 도전성 라인(84)[예를 들어, 도전성 충전 재료(80)] 및/또는 도전성 비아(60)의 금속과 가령 도전성 비아(60)의 처리된 표면(70)[예를 들어, 도전성 비아(60)와 도전성 라인(84) 사이의 계면]에서 반응할 수 있지만, 결과적인 재료가 시닝되고/되거나, 퇴적된 배리어층보다 낮은 농도의 종을 가질 수 있어서, 일부 경우들에서 확산 배리어가 될 수 없다. 예를 들어, 핵생성 향상 처리를 구현하는 일부 예시들에서, 종은, 각각의 처리된 표면들에서 도전성 라인(84)[예를 들어, 도전성 충전 재료(80)] 및/또는 도전성 비아(60) 내에서, 약 0.1 원자 퍼센트(atomic percent; at.%) 내지 약 5 at.% 범위 내와 같이 약 5 at.% 이하의 농도를 가질 수 있다. 도전성 라인(84)[예를 들어, 도전성 충전 재료(80)] 및/또는 도전성 비아(60) 내의 종의 농도는, 내부의 종의 낮은 농도 때문에 불연속적일 수 있다. 또한, 도전성 라인(84) 및/또는 도전성 비아(60)의 종 및 도전성 재료는, 재료들의 대응하는 화합물(예를 들어, 금속 화합물)의 안정 상태에 있지 않을 수 있다.
도 13 내지 도 18은 일부 실시예들에 따른 도 6의 중간 구조물의 단면도의 일부분에 대한 다양한 상세사항들 및/또는 변형예들을 예시한다. 도 13 내지 도 18은 도 2에서 형성된 비아 개구부(42) 및 도 5 및 도 6 내의 비아 개구부(42) 내에 형성된 대응하는 도전성 비아(60)에 대한 추가적인 상세사항들 및/또는 변형예들을 예시한다. 도 13 내지 도 18은 도전성 피처(24) 위의 제 1 ESL(26), 제 1 ESL(26) 위의 제 2 유전체층(28), 및 제 2 유전체층(28) 위의 제 2 ESL(30)을 각각 예시한다. 도 13 내지 도 18에서 비아 개구부(42)가 구체적으로 식별되지 않지만, 당업자는 도면들을 보면, 그 사이에 도전성 비아(60)가 배치되는, 제 1 ESL(26), 제 2 유전체층(28), 및 제 2 ESL(30)의 측벽들이 도 2에서 형성된 비아 개구부(42)의 측벽들이라는 점을 쉽게 이해할 것이다. 도 13 내지 도 18 내의 비아 개구부(42)는, 비아 개구부(42)에 의해 노출되는 도전성 피처(24)의 최상면으로부터 제 2 ESL(30)의 최상면까지의 제 1 치수(D1)(예를 들어, 깊이)를 갖는다. 제 1 치수(D1)는 제 1 ESL(26), 제 2 유전체층(28), 및 제 2 ESL(30)의 조합된 두께에 대응할 수 있다. 제 1 두께(D1)는 약 8 nm 내지 약 40 nm, 더 구체적으로 약 25 nm와 같이 약 10 nm 내지 약 30 nm 범위 내에 있을 수 있다.
도 13 및 도 14에서, 비아 개구부(42)는, 실질적으로 수직이고 상부 코너부들에서 라운드형을 갖는 측벽들[예를 들어, 그 위에 라이너(52)가 형성되는 제 1 ESL(26), 제 2 유전체층(28), 및 제 2 ESL(30)의 측벽들]을 갖는다. 비아 개구부(42)는, 도 13 및 도 14에서 비아 개구부(42)의 바닥부에서[예를 들어, 도전성 피처(24)의 최상면에서] 제 2 치수(D2)(예를 들어, 폭)를 갖고, 제 2 ESL(30)의 최상면의 평면에서 제 3 치수(D3)(예를 들어, 폭)를 갖는다. 제 2 치수(D2)는, 일부 예시들에서 약 8 nm 내지 약 14 nm 범위 내에 있고, 제 3 치수(D3)는, 일부 예시들에서 약 13 nm 내지 약 19 nm 범위 내에 있다. 제 2 치수(D2)에 대한 제 1 치수(D1)의 제 1 애스펙트비는 약 0.7 내지 약 3.75 범위 내에 있을 수 있고, 제 3 치수(D3)에 대한 제 1 치수(D1)의 제 2 애스펙트비는 약 0.53 내지 약 2.31 범위 내에 있을 수 있다.
도 15 및 도 16에서, 비아 개구부(42)는 수직 측벽들을 갖는다[예를 들어, 그 위에 라이너(52)가 형성되는 제 1 ESL(26), 제 2 유전체층(28), 및 제 2 ESL(30)의 측벽들은 수직임]. 따라서, 비아 개구부(42)의 단면은 직사각형이다. 비아 개구부(42)는, 도 15 및 도 16에서 비아 개구부(42)의 바닥부에서[예를 들어, 도전성 피처(24)의 최상면에서] 제 6 치수(D6)(예를 들어, 폭)를 갖는다. 제 2 ESL(30)의 최상면의 평면에서의 비아 개구부(42)의 치수(예를 들어, 폭)는 수직 측벽들로 인해 제 6 치수(D6)와 동일하다. 제 6 치수(D6)는, 일부 예시들에서 약 8 nm 내지 약 14 nm 범위 내에 있다. 제 6 치수(D6)에 대한 제 1 치수(D1)의 애스펙트비는 약 0.7 내지 약 3.75 범위 내에 있을 수 있다.
도 17 및 도 18에서, 비아 개구부(42)는 비수직 또는 경사진 측벽들을 갖는다[예를 들어, 그 위에 라이너(52)가 형성되는 제 1 ESL(26), 제 2 유전체층(28), 및 제 2 ESL(30)의 측벽들은 비수직이거나 또는 경사짐]. 따라서, 비아 개구부(42)의 단면은 예시된 바와 같이 포지티브 테이퍼 프로파일을 가질 수 있고, 다른 예시들에서 비아 개구부(42)의 단면은 리엔트런트 프로파일일 수 있다. 비아 개구부(42)는, 도 17 및 도 18에서 비아 개구부(42)의 바닥부에서[예를 들어, 도전성 피처(24)의 최상면에서] 제 9 치수(D9)(예를 들어, 폭)를 갖고, 제 2 ESL(30)의 최상면의 평면에서 제 10 치수(D10)(예를 들어, 폭)를 갖는다. 제 9 치수(D9)는, 일부 예시들에서 약 8 nm 내지 약 14 nm 범위 내에 있고, 제 10 치수(D10)는, 일부 예시들에서 약 13 nm 내지 약 19 nm 범위 내에 있다. 제 9 치수(D9)에 대한 제 1 치수(D1)의 제 1 애스펙트비는 약 0.7 내지 약 3.75 범위 내에 있을 수 있고, 제 10 치수(D10)에 대한 제 1 치수(D1)의 제 2 애스펙트비는 약 0.53 내지 약 2.31 범위 내에 있을 수 있다.
도 13, 도 15, 도 17에서, 도전성 비아(60)는 제 2 ESL(30)의 최상면 위로 돌출된 볼록형 상면(100, 104, 및 108)[예를 들어, 볼록형 메니스커스(meniscus)]을 갖는다. 볼록형 상면(100, 104, 및 108)의 단면은 부분적 원형(예를 들어, 반원형), 부분적 타원형(예를 들어, 반타원형), 또는 다른 형상일 수 있다. 볼록형 상면(100, 104, 및 108)은 예를 들어 제 2 ESL(30)의 최상면 위의 레벨에서 최상 포인트를 가질 수 있고, 볼록형 최상면의 바닥 부분은 제 2 ESL(30)의 최상면의 위의 레벨, 제 2 ESL(30)의 최상면의 레벨, 또는 제 2 ESL(30)의 최상면 아래의 레벨에 있을 수 있다. 예시된 바와 같이, 볼록형 상면(100, 104, 및 108)의 최상 포인트는 각각 제 4 치수(D4), 제 7 치수(D7), 및 제 11 치수(D11)만큼 제 2 ESL(30)의 최상면 위로 돌출된다. 제 4 치수(D4), 제 7 치수(D7), 및 제 11 치수(D11)는 약 0 nm 내지 대략 각각의 제 2 치수(D2), 제 6 치수(D6), 및 제 9 치수(D9) 범위 내에 있을 수 있다. 다른 예시들에서, 볼록형 상면(100, 104, 및 108)의 최상 포인트는 제 2 ESL(30)의 최상면의 레벨 또는 제 2 ESL(30)의 최상면 아래의 레벨에 있을 수 있다.
도 14, 도 16, 도 18에서, 도전성 비아(60)는 제 2 ESL(30)의 최상면 아래에 있는 오목형 상면(102, 106, 및 110)[예를 들어, 오목형 메니스커스]을 갖는다. 오목형 상면(102, 106, 및 110)의 단면은 부분적 원형(예를 들어, 반원형), 부분적 타원형(예를 들어, 반타원형), 또는 다른 형상일 수 있다. 오목형 상면(102, 106, 및 110)은 제 2 ESL(30)의 최상면 아래의 레벨에서 최저 포인트를 가질 수 있다. 오목형 상면(102, 106, 및 110)의 상부 부분들은 제 2 ESL(30)의 최상면 위의 레벨, 제 2 ESL(30)의 최상면의 레벨, 또는 제 2 ESL(30)의 최상면 아래의 레벨에 있을 수 있다. 일부 예시들에서, 오목형 상면(102, 106, 및 110)의 최저 포인트는 제 2 ESL(30)의 최상면의 위의 레벨 또는 제 2 ESL(30)의 최상면의 레벨에 있다. 예시된 바와 같이, 오목형 상면(102, 106, 및 110)의 최저 포인트는 각각 제 5 치수(D5), 제 8 치수(D8), 및 제 12 치수(D12)만큼 제 2 ESL(30)의 최상면 아래에 있다. 제 5 치수(D5), 제 8 치수(D8), 및 제 12 치수(D12)는 약 0 nm 내지 제 1 치수(D1)의 약 2/3[예를 들어, (2/3) x D1] 범위 내에 각각 있을 수 있다. 다른 예시들에서, 최상면은 평면형과 같은 다른 형상들을 가질 수 있고, 제 2 ESL(30) 및/또는 다른 유전체층의 최상면에 대해 임의의 레벨에 있을 수 있다.
일부 실시예들이 장점들이 달성할 수 있다. 이전에 설명된 바와 같이, 시드층 및/또는 배리어층이 다른 실시예들에 의해 배제될 수 있다. 시드층 및/또는 배리어층없이, 상호연결 구조물의 저항이 감소될 수 있고, 이에 의해 저항 캐패시턴스(resistance-capacitance; RC) 딜레이를 감소시키고 다비아스 속도를 증가시킨다. 또한, 상호연결 구조물을 형성하는데 있어서의 도전성 충전 재료의 퇴적은, 핵생성 향상 처리의 결과로서 상향식 퇴적 및/또는 컨포멀 퇴적에 의할 수 있다. 상향식 퇴적 및/또는 컨포멀 퇴적은 트렌치를 충전하는 시간량을 감소시킬 수 있고, 이는 프로세싱 동안의 스루풋을 증가시키고 비용을 감소시킬 수 있다. 예시적인 실시예들은 임의의 기술 노드에 적용될 수 있고, 특히 20 nm 또는 그 이하와 같이 진보된 기술 노드들에 적용가능할 수 있다.
실시예는 방법이다. 반도체 기판 위의 하나 이상의 유전체층을 관통하여 상호연결 개구부가 형성된다. 상호연결 개구부는 비아 개구부 및 비아 개구부 위의 트렌치를 갖는다. 비아 개구부 내에 도전성 비아가 형성된다. 트렌치의 하나 이상의 노출된 유전체 표면에 대하여 핵생성 향상 처리가 수행된다. 트렌치의 하나 이상의 노출된 유전체 표면 상의 그리고 도전성 비아 상의 트렌치 내에 도전성 라인이 형성된다.
다른 실시예는 구조물이다. 구조물은 반도체 기판, 반도체 기판 위의 하나 이상의 유전체층, 및 하나 이상의 유전체층 내에 배치되는 상호연결 구조물을 포함한다. 상호연결 구조물은 도전성 비아 및 도전성 비아 위의 도전성 라인을 포함한다. 도전성 라인은 하나 이상의 유전체층의 수평 표면 위에 배치된다. 하나 이상의 유전체층의 수평 표면, 및 도전성 라인의 도전성 충전 재료와 도전성 비아 사이의 계면에 있는 도전성 비아의 표면에 동일한 종이 배치된다.
추가적인 실시예는 방법이다. 반도체 기판 위의 하나 이상의 유전체층을 관통하여 이중 다마신 개구부가 형성된다. 이중 다마신 개구부는 트렌치 및 비아 개구부를 포함한다. 비아 개구부 내에 도전성 비아가 형성된다. 트렌치 내에서 노출된 유전체 표면들 상의 핵생성 사이트들의 개수가, 트렌치 내에서 노출된 유전체 표면들의 화학적 결합들을 파괴함으로써 증가된다. 증가된 개수의 핵생성 사이트들 상에 도전성 충전 재료를 흡착함으로써 트렌치 내에 도전성 충전 재료가 퇴적된다. 도전성 충전 재료를 퇴적하는 것은 시드층을 사용하는 것을 포함하지 않는다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
1. 방법에 있어서,
반도체 기판 위의 하나 이상의 유전체층을 관통하는 상호연결 개구부 - 상기 상호연결 개구부는 비아 개구부, 및 상기 비아 개구부 위의 트렌치를 가짐 - 를 형성하는 단계;
상기 비아 개구부 내에 도전성 비아를 형성하는 단계;
상기 트렌치의 하나 이상의 노출된 유전체 표면에 대하여 핵생성 향상 처리(nucleation enhancement treatment)를 수행하는 단계; 및
상기 트렌치의 하나 이상의 노출된 유전체 표면 상의 그리고 상기 도전성 비아 상의 상기 트렌치 내에 도전성 라인을 형성하는 단계를 포함하는, 방법.
2. 제 1 항에 있어서, 상기 도전성 라인을 형성하는 단계는, 상기 하나 이상의 노출된 유전체 표면 상의 상기 트렌치 내에 상기 도전성 라인의 재료를 컨포멀하게(conformally) 퇴적하는 단계를 포함하는 것인, 방법.
3. 제 1 항에 있어서, 상기 도전성 라인을 형성하는 단계는, 상기 도전성 라인의 재료를 퇴적하기 위한 시드층을 퇴적하는 것을 포함하지 않는 것인, 방법.
4. 제 1 항에 있어서, 상기 도전성 라인이 형성되기 전에, 상기 상호연결 개구부 내에 금속 함유 배리어(barrier)층이 퇴적되지 않는 것인, 방법.
5. 제 1 항에 있어서, 상기 비아 개구부의 제 1 측벽 상에 제 1 유전체 라이너(liner)를, 상기 트렌치의 제 2 측벽 상에 제 2 유전체 라이너를 형성하는 단계를 더 포함하고,
상기 하나 이상의 유전체층은 에칭 저지층을 포함하고,
상기 하나 이상의 노출된 유전체 표면은 상기 에칭 저지층의 표면을 포함하고,
상기 비아 개구부는 상기 에칭 저지층을 관통하며,
상기 에칭 저지층, 상기 제 1 유전체 라이너, 및 상기 제 2 유전체 라이너는 유전체 확산 배리어를 형성하는 것인, 방법.
6. 제 1 항에 있어서, 상기 핵생성 향상 처리는 스퍼터링을 포함하는 것인, 방법.
7. 제 1 항에 있어서, 상기 핵생성 향상 처리는 빔 라인 주입을 포함하는 것인, 방법.
8. 제 1 항에 있어서, 상기 핵생성 향상 처리는 플라즈마 처리를 포함하는 것인, 방법.
9. 제 1 항에 있어서, 상기 핵생성 향상 처리는 자외선(ultra-violet; UV) 처리를 포함하는 것인, 방법.
10. 제 1 항에 있어서, 상기 핵생성 향상 처리는 플라즈마 도핑을 포함하는 것인, 방법.
11. 구조물에 있어서,
반도체 기판;
상기 반도체 기판 위의 하나 이상의 유전체층; 및
상기 하나 이상의 유전체층 내에 배치되는 상호연결 구조물을 포함하고, 상기 상호연결 구조물은,
도전성 비아; 및
상기 도전성 비아 위의 도전성 라인 - 상기 도전성 라인은 상기 하나 이상의 유전체층의 수평 표면 위에 배치되고, 상기 하나 이상의 유전체층의 수평 표면, 및 상기 도전성 라인의 도전성 충전 재료와 상기 도전성 비아 사이의 계면에 있는 상기 도전성 비아의 상면에 동일한 종(species)이 배치됨 - 을 포함하는 것인, 구조물.
12. 제 11 항에 있어서, 상기 도전성 라인의 도전성 충전 재료와 상기 도전성 비아 사이의 계면에 있는 상기 도전성 비아의 상면은 볼록형인 것인, 구조물.
13. 제 11 항에 있어서, 상기 도전성 라인의 도전성 충전 재료와 상기 도전성 비아 사이의 계면에 있는 상기 도전성 비아의 상면은 오목형인 것인, 구조물.
14. 제 11 항에 있어서, 상기 도전성 라인의 도전성 충전 재료 내에 심(seam)이 있는 것인, 구조물.
15. 제 11 항에 있어서, 상기 도전성 라인의 도전성 충전 재료와 상기 하나 이상의 유전체층의 표면 사이의 계면에 있는 금속 반도체 화합물(metal-semiconductor compound)을 더 포함하고, 상기 금속 반도체 화합물의 금속은 상기 도전성 충전 재료의 금속과 동일한 금속인 것인, 구조물.
16. 제 11 항에 있어서, 상기 도전성 라인의 도전성 충전 재료와 상기 하나 이상의 유전체층의 표면 사이의 계면에 있는 금속 탄화물을 더 포함하고, 상기 금속 탄화물의 금속은 상기 도전성 충전 재료의 금속과 동일한 금속인 것인, 구조물.
17. 제 11 항에 있어서, 상기 도전성 라인의 도전성 충전 재료와 상기 도전성 비아 사이의 계면에 있는 금속 합금 또는 화합물을 더 포함하는, 구조물.
18. 제 11 항에 있어서,
상기 하나 이상의 유전체층의 유전체 표면들은 상기 도전성 라인과 인접하며,
상기 종의 각각의 농도들은, 상기 유전체 표면들로부터 상기 하나 이상의 유전체층으로의 각각의 방향들로 감소하는 것인, 구조물.
19. 제 11 항에 있어서,
상기 도전성 라인의 측벽을 따르는 제 1 유전체 확산 배리어 라이너; 및
상기 도전성 비아의 측벽을 따르는 제 2 유전체 확산 배리어 라이너를 더 포함하는, 구조물.
20. 방법에 있어서,
반도체 기판 위의 하나 이상의 유전체층을 관통하는 이중 다마신(dual damascene) 개구부 - 상기 이중 다마신 개구부는 트렌치 및 비아 개구부를 포함함 - 를 형성하는 단계;
상기 비아 개구부 내에 도전성 비아를 형성하는 단계;
상기 트렌치 내에서 노출된 유전체 표면들의 화학적 결합(bond)들을 파괴함으로써 상기 트렌치 내에서 노출된 상기 유전체 표면들 상의 핵생성 사이트(site)들의 개수를 증가시키는 단계; 및
상기 증가된 개수의 핵생성 사이트들 상에 도전성 충전 재료를 흡착함으로써 상기 트렌치 내에 상기 도전성 충전 재료를 퇴적하는 단계 - 상기 도전성 충전 재료를 퇴적하는 단계는 시드층을 사용하는 것을 포함하지 않음 - 를 포함하는, 방법.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 위의 하나 이상의 유전체층을 관통하는 상호연결 개구부 - 상기 상호연결 개구부는 비아 개구부, 및 상기 비아 개구부 위의 트렌치를 가짐 - 를 형성하는 단계;
    상기 비아 개구부 내에 도전성 비아를 형성하는 단계;
    상기 트렌치의 하나 이상의 노출된 유전체 표면에 대하여 핵생성 향상 처리(nucleation enhancement treatment)를 수행하는 단계; 및
    상기 트렌치의 하나 이상의 노출된 유전체 표면 상의 그리고 상기 도전성 비아 상의 상기 트렌치 내에 도전성 라인을 형성하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 핵생성 향상 처리는 스퍼터링, 빔 라인 주입, 플라즈마 처리, 자외선(ultra-violet; UV) 처리, 또는 플라즈마 도핑 중 적어도 하나를 포함하는 것인, 방법.
  3. 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 하나 이상의 유전체층; 및
    상기 하나 이상의 유전체층 내에 배치되는 상호연결 구조물을 포함하고, 상기 상호연결 구조물은,
    도전성 비아; 및
    상기 도전성 비아 위의 도전성 라인 - 상기 도전성 라인은 상기 하나 이상의 유전체층의 수평 표면 위에 배치되고, 상기 하나 이상의 유전체층의 수평 표면, 및 상기 도전성 라인의 도전성 충전 재료와 상기 도전성 비아 사이의 계면에 있는 상기 도전성 비아의 상면에 동일한 종(species)이 배치됨 - 을 포함하는 것인, 구조물.
  4. 제 3 항에 있어서, 상기 도전성 라인의 도전성 충전 재료와 상기 도전성 비아 사이의 계면에 있는 상기 도전성 비아의 상면은 볼록형 또는 오목형인 것인, 구조물.
  5. 제 3 항에 있어서, 상기 도전성 라인의 도전성 충전 재료 내에 심(seam)이 있는 것인, 구조물.
  6. 제 3 항에 있어서, 상기 도전성 라인의 도전성 충전 재료와 상기 하나 이상의 유전체층의 표면 사이의 계면에 있는 금속 반도체 화합물(metal-semiconductor compound) 또는 금속 탄화물 중 적어도 하나를 더 포함하고, 상기 금속 반도체 화합물 또는 상기 금속 탄화물 중 적어도 하나의 금속은 상기 도전성 충전 재료의 금속과 동일한 금속인 것인, 구조물.
  7. 제 3 항에 있어서, 상기 도전성 라인의 도전성 충전 재료와 상기 도전성 비아 사이의 계면에 있는 금속 합금 또는 화합물을 더 포함하는, 구조물.
  8. 제 3 항에 있어서,
    상기 하나 이상의 유전체층의 유전체 표면들은 상기 도전성 라인과 인접하며,
    상기 종의 각각의 농도들은, 상기 유전체 표면들로부터 상기 하나 이상의 유전체층으로의 각각의 방향들로 감소하는 것인, 구조물.
  9. 제 3 항에 있어서,
    상기 도전성 라인의 측벽을 따르는 제 1 유전체 확산 배리어 라이너; 및
    상기 도전성 비아의 측벽을 따르는 제 2 유전체 확산 배리어 라이너를 더 포함하는, 구조물.
  10. 방법에 있어서,
    반도체 기판 위의 하나 이상의 유전체층을 관통하는 이중 다마신(dual damascene) 개구부 - 상기 이중 다마신 개구부는 트렌치 및 비아 개구부를 포함함 - 를 형성하는 단계;
    상기 비아 개구부 내에 도전성 비아를 형성하는 단계;
    상기 트렌치 내에서 노출된 유전체 표면들의 화학적 결합(bond)들을 파괴함으로써 상기 트렌치 내에서 노출된 상기 유전체 표면들 상의 핵생성 사이트(site)들의 개수를 증가시키는 단계; 및
    상기 증가된 개수의 핵생성 사이트들 상에 도전성 충전 재료를 흡착함으로써 상기 트렌치 내에 상기 도전성 충전 재료를 퇴적하는 단계 - 상기 도전성 충전 재료를 퇴적하는 단계는 시드층을 사용하는 것을 포함하지 않음 - 를 포함하는, 방법.
KR1020180102633A 2017-11-30 2018-08-30 상호연결 구조물들 및 그 형성 방법들 KR102281051B1 (ko)

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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019094228A1 (en) * 2017-11-07 2019-05-16 Everspin Technologies, Inc. Angled surface removal process and structure relating thereto
US11011413B2 (en) * 2017-11-30 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming the same
US10381263B1 (en) * 2018-05-04 2019-08-13 International Business Machines Corporation Method of forming via contact with resistance control
US10373866B1 (en) 2018-05-04 2019-08-06 International Business Machines Corporation Method of forming metal insulator metal capacitor with extended capacitor plates
US10672652B2 (en) 2018-06-29 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gradient atomic layer deposition
US20200035612A1 (en) * 2018-07-27 2020-01-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US11120997B2 (en) * 2018-08-31 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Surface treatment for etch tuning
KR102661847B1 (ko) 2018-09-11 2024-04-30 삼성전자주식회사 반도체 소자
US10804199B2 (en) * 2018-09-25 2020-10-13 Globalfoundries Inc. Self-aligned chamferless interconnect structures of semiconductor devices
JP7406684B2 (ja) 2018-10-10 2023-12-28 東京エレクトロン株式会社 半導体デバイス内の凹状特徴部を低抵抗率金属で充填する方法
US11355391B2 (en) * 2019-03-18 2022-06-07 Applied Materials, Inc. Method for forming a metal gapfill
US11239164B2 (en) * 2020-02-26 2022-02-01 Nanya Technology Corporation Semiconductor device with metal plug having rounded top surface
US11217524B1 (en) 2020-06-12 2022-01-04 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method for the same
US11574841B2 (en) * 2020-08-27 2023-02-07 Nanya Technology Corporation Semiconductor device with intervening layer and method for fabricating the same
KR20220091660A (ko) 2020-12-23 2022-07-01 삼성전자주식회사 반도체 소자
TWI742991B (zh) * 2021-01-20 2021-10-11 啟耀光電股份有限公司 基板結構與電子裝置
KR20220108246A (ko) 2021-01-25 2022-08-03 삼성전자주식회사 반도체 장치
KR20220108864A (ko) 2021-01-27 2022-08-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11742290B2 (en) 2021-03-10 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of forming thereof
JP2024511023A (ja) * 2021-03-16 2024-03-12 東京エレクトロン株式会社 半導体デバイス内の凹状特徴部を低抵抗率金属で充填する方法
US11705363B2 (en) 2021-03-19 2023-07-18 Samsung Electronics Co., Ltd Fully aligned via integration with selective catalyzed vapor phase grown materials
TW202303708A (zh) * 2021-06-01 2023-01-16 美商應用材料股份有限公司 降低沉積速率的方法
US11848264B2 (en) * 2021-06-03 2023-12-19 International Business Machines Corporation Semiconductor structure with stacked vias having dome-shaped tips
US11967523B2 (en) 2021-10-11 2024-04-23 Applied Materials, Inc. Self-assembled monolayer for selective deposition
US20230132200A1 (en) 2021-10-27 2023-04-27 Applied Materials, Inc. Selective blocking of metal surfaces using bifunctional self-assembled monolayers

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6245655B1 (en) * 1999-04-01 2001-06-12 Cvc Products, Inc. Method for planarized deposition of a material
US20020029958A1 (en) * 1997-11-26 2002-03-14 Applied Materials, Inc. Damage-free sculptured coating deposition
US20030155657A1 (en) * 2002-02-14 2003-08-21 Nec Electronics Corporation Manufacturing method of semiconductor device
KR20040072791A (ko) * 2003-02-11 2004-08-19 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR100640407B1 (ko) * 2004-12-29 2006-10-31 동부일렉트로닉스 주식회사 반도체 소자의 다마신 구조 형성 방법
US20070077755A1 (en) * 2005-10-04 2007-04-05 Hong Ji H Method of forming metal wiring in a semiconductor device
KR20070066298A (ko) * 2005-12-21 2007-06-27 매그나칩 반도체 유한회사 반도체 소자의 금속배선 및 그의 제조방법
KR100827498B1 (ko) * 2006-11-24 2008-05-06 동부일렉트로닉스 주식회사 다마신을 이용한 금속 배선의 제조 방법
US20100227473A1 (en) * 2009-03-03 2010-09-09 Tsukasa Matsuda Methods of Forming Metal Patterns in Openings in Semiconductor Devices
US7902064B1 (en) * 2007-05-16 2011-03-08 Intermolecular, Inc. Method of forming a layer to enhance ALD nucleation on a substrate
KR101098275B1 (ko) * 2004-12-21 2011-12-26 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
US20130200525A1 (en) * 2012-02-02 2013-08-08 Ho-Jin Lee Via connection structures, semiconductor devices having the same, and methods of fabricating the structures and devices
US20140019716A1 (en) * 2012-07-10 2014-01-16 Christopher J. Jezewski Plateable diffusion barrier techniques
US8679972B1 (en) * 2001-03-13 2014-03-25 Novellus Systems, Inc. Method of depositing a diffusion barrier for copper interconnect applications
US20150270215A1 (en) * 2014-03-21 2015-09-24 Taiwan Semiconductor Manufacturing Co., Ltd. Via pre-fill on back-end-of-the-line interconnect layer
US20150380302A1 (en) * 2014-06-30 2015-12-31 Lam Research Corporation Selective formation of dielectric barriers for metal interconnects in semiconductor devices
KR20160066899A (ko) * 2014-12-03 2016-06-13 삼성전자주식회사 비아 구조체 및 배선 구조체를 갖는 반도체 소자 제조 방법
US9536780B1 (en) * 2016-04-15 2017-01-03 International Business Machines Corporation Method and apparatus for single chamber treatment

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5654233A (en) 1996-04-08 1997-08-05 Taiwan Semiconductor Manufacturing Company Ltd Step coverage enhancement process for sub half micron contact/via
US6731007B1 (en) * 1997-08-29 2004-05-04 Hitachi, Ltd. Semiconductor integrated circuit device with vertically stacked conductor interconnections
US7589017B2 (en) * 2001-05-22 2009-09-15 Novellus Systems, Inc. Methods for growing low-resistivity tungsten film
KR100465063B1 (ko) 2002-04-01 2005-01-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US20030203615A1 (en) 2002-04-25 2003-10-30 Denning Dean J. Method for depositing barrier layers in an opening
JP2004063556A (ja) 2002-07-25 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7435674B2 (en) 2006-03-27 2008-10-14 International Business Machines Corporation Dielectric interconnect structures and methods for forming the same
US20070298607A1 (en) 2006-06-23 2007-12-27 Andryushchenko Tatyana N Method for copper damascence fill for forming an interconnect
TWI531672B (zh) 2008-12-12 2016-05-01 Tokyo Electron Ltd Film forming method and film forming device
US9548228B2 (en) 2009-08-04 2017-01-17 Lam Research Corporation Void free tungsten fill in different sized features
WO2012039932A2 (en) 2010-09-21 2012-03-29 Applied Materials, Inc. Methods for forming layers on a substrate
US8487425B2 (en) * 2011-06-23 2013-07-16 International Business Machines Corporation Optimized annular copper TSV
US8659813B2 (en) 2012-03-12 2014-02-25 Microvision, Inc. Nanoscale integrated beam scanner
US20140264872A1 (en) 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Capping Layer for Interconnect Applications
US9218980B2 (en) 2013-09-13 2015-12-22 Applied Materials, Inc. Surface treatment to improve CCTBA based CVD co nucleation on dielectric substrate
US9396992B2 (en) 2014-03-04 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method of using a barrier-seed tool for forming fine-pitched metal interconnects
US20150348840A1 (en) 2014-05-31 2015-12-03 Lam Research Corporation Methods of filling high aspect ratio features with fluorine free tungsten
US9595466B2 (en) 2015-03-20 2017-03-14 Applied Materials, Inc. Methods for etching via atomic layer deposition (ALD) cycles
US9837309B2 (en) 2015-11-19 2017-12-05 International Business Machines Corporation Semiconductor via structure with lower electrical resistance
US9859156B2 (en) 2015-12-30 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with sidewall dielectric protection layer
US9659813B1 (en) 2016-02-05 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection and manufacturing method thereof
KR102652854B1 (ko) 2016-08-17 2024-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10319632B2 (en) * 2016-12-14 2019-06-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor interconnect structure having a graphene barrier layer
US11569169B2 (en) * 2017-03-24 2023-01-31 Mitsubishi Electric Corporation Semiconductor device comprising electronic components electrically joined to each other via metal nanoparticle sintered layer and method of manufacturing the same
US10566232B2 (en) 2017-05-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post-etch treatment of an electrically conductive feature
US10164018B1 (en) * 2017-05-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor interconnect structure having graphene-capped metal interconnects

Patent Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020029958A1 (en) * 1997-11-26 2002-03-14 Applied Materials, Inc. Damage-free sculptured coating deposition
US6245655B1 (en) * 1999-04-01 2001-06-12 Cvc Products, Inc. Method for planarized deposition of a material
US8679972B1 (en) * 2001-03-13 2014-03-25 Novellus Systems, Inc. Method of depositing a diffusion barrier for copper interconnect applications
US20030155657A1 (en) * 2002-02-14 2003-08-21 Nec Electronics Corporation Manufacturing method of semiconductor device
KR20030068478A (ko) * 2002-02-14 2003-08-21 엔이씨 일렉트로닉스 코포레이션 반도체 디바이스 및 그 제조 방법
KR20040072791A (ko) * 2003-02-11 2004-08-19 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR101098275B1 (ko) * 2004-12-21 2011-12-26 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
KR100640407B1 (ko) * 2004-12-29 2006-10-31 동부일렉트로닉스 주식회사 반도체 소자의 다마신 구조 형성 방법
US20070077755A1 (en) * 2005-10-04 2007-04-05 Hong Ji H Method of forming metal wiring in a semiconductor device
KR20070066298A (ko) * 2005-12-21 2007-06-27 매그나칩 반도체 유한회사 반도체 소자의 금속배선 및 그의 제조방법
KR100827498B1 (ko) * 2006-11-24 2008-05-06 동부일렉트로닉스 주식회사 다마신을 이용한 금속 배선의 제조 방법
US7902064B1 (en) * 2007-05-16 2011-03-08 Intermolecular, Inc. Method of forming a layer to enhance ALD nucleation on a substrate
US20100227473A1 (en) * 2009-03-03 2010-09-09 Tsukasa Matsuda Methods of Forming Metal Patterns in Openings in Semiconductor Devices
US20130200525A1 (en) * 2012-02-02 2013-08-08 Ho-Jin Lee Via connection structures, semiconductor devices having the same, and methods of fabricating the structures and devices
KR20130089544A (ko) * 2012-02-02 2013-08-12 삼성전자주식회사 비아 연결 구조체, 그것을 갖는 반도체 소자 및 그 제조 방법들
US20140019716A1 (en) * 2012-07-10 2014-01-16 Christopher J. Jezewski Plateable diffusion barrier techniques
US20150270215A1 (en) * 2014-03-21 2015-09-24 Taiwan Semiconductor Manufacturing Co., Ltd. Via pre-fill on back-end-of-the-line interconnect layer
US20150380302A1 (en) * 2014-06-30 2015-12-31 Lam Research Corporation Selective formation of dielectric barriers for metal interconnects in semiconductor devices
KR20160066899A (ko) * 2014-12-03 2016-06-13 삼성전자주식회사 비아 구조체 및 배선 구조체를 갖는 반도체 소자 제조 방법
US9536780B1 (en) * 2016-04-15 2017-01-03 International Business Machines Corporation Method and apparatus for single chamber treatment

Also Published As

Publication number Publication date
CN109860102A (zh) 2019-06-07
US11545429B2 (en) 2023-01-03
US11177208B2 (en) 2021-11-16
TWI706508B (zh) 2020-10-01
TW201926550A (zh) 2019-07-01
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KR102281051B1 (ko) 2021-07-26
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US20190164887A1 (en) 2019-05-30
US20210013146A1 (en) 2021-01-14

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