KR20160066899A - 비아 구조체 및 배선 구조체를 갖는 반도체 소자 제조 방법 - Google Patents

비아 구조체 및 배선 구조체를 갖는 반도체 소자 제조 방법 Download PDF

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Abstract

하부 층간 절연 층, 및 상기 하부 층간 절연 층과 공면을 갖는 전도성 베이스 구조체를 형성하고, 상기 하부 층간 절연 층 및 상기 베이스 구조체를 덮는 중간 층간 절연 층을 형성하고, 상기 중간 층간 절연 층을 수직으로 관통하여 상기 베이스 구조체의 상면을 노출시키는 비아 홀 및 상기 비아 홀과 수직으로 정렬하는 배선 트렌치를 형성하고, 상기 비아 홀의 측벽 상의 비아 배리어 층, 및 상기 배선 트렌치의 바닥 면 및 측벽 상의 배선 배리어 층을 형성하되, 상기 비아 배리어 층은 상기 베이스 구조체의 상기 상면 상에 형성되지 않고, 상기 비아 배리어 층 상에 상기 비아 홀을 채우는 비아 플러그를 형성하고, 상기 배선 트렌치의 바닥 면 및 측벽 상의 상기 배선 배리어 층 및 상기 비아 플러그의 상면 상에 씨드 층을 형성하고, 상기 씨드 층 상에 배선 전극을 형성하고, 및 상기 배선 전극 상에 배선 캡핑 층을 형성하는 것을 포함하는 반도체 소자 제조 방법이 설명된다.

Description

비아 구조체 및 배선 구조체를 갖는 반도체 소자 제조 방법{Method of Fabricating Semiconductor Devices Having Via Structures and Interconnection Structures}
본 발명은 비아 구조체 및 배선 구조체를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명은 비아 구조체 및 배선 구조체를 갖는 반도체 소자를 제조하는 설비 및 그 설비를 이용하여 상기 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 소자가 고집적화되면서, 비아 구조체와 배선 구조체를 동시에 형성하는 듀얼 다마신 공정이 널리 이용되고 있다. 그러나, 듀얼 다마신 공정도 종횡비(AR, aspect ratio)가 커지면서 깊은 비아 홀 내에 전도체를 채우는 공정이 매우 어렵게 되었다.
이에, 비아 홀을 채우는 공정의 일부와 배선 트렌치를 채우는 공정의 일부를 분리하여 진행하는 것을 제안한다. 예를 들어, 비아 홀을 채우는 공정은 필링 특성이 좋은 CVD 공정을 이용하고, 배선 트렌치를 채우는 공정은 도금 공정을 이용함으로써, 보이드(void)나 씸(seam) 없이 잘 채워진 비아 플러그 및 배선 전극을 형성하는 방법을 제안한다.
본 발명이 해결하고자 하는 과제는 비아 구조체 및 배선 구조체를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 비아 구조체 및 배선 구조체를 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 비아 구조체 및 배선 구조체를 갖는 반도체 소자를 제조하는데 적합한 설비를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 하부 층간 절연 층, 및 상기 하부 층간 절연 층과 공면을 갖는 전도성 베이스 구조체를 형성하고, 상기 하부 층간 절연 층 및 상기 베이스 구조체를 덮는 중간 층간 절연 층을 형성하고, 상기 중간 층간 절연 층을 수직으로 관통하여 상기 베이스 구조체의 상면을 노출시키는 비아 홀 및 상기 비아 홀과 수직으로 정렬하는 배선 트렌치를 형성하고, 상기 비아 홀의 측벽 상의 비아 배리어 층, 및 상기 배선 트렌치의 바닥 면 및 측벽 상의 배선 배리어 층을 형성하되, 상기 비아 배리어 층은 상기 베이스 구조체의 상기 상면 상에 형성되지 않고, 상기 비아 배리어 층 상에 상기 비아 홀을 채우는 비아 플러그를 형성하고, 상기 배선 트렌치의 바닥 면 및 측벽 상의 상기 배선 배리어 층 및 상기 비아 플러그의 상면 상에 씨드 층을 형성하고, 상기 씨드 층 상에 배선 전극을 형성하고, 및 상기 배선 전극 상에 배선 캡핑 층을 형성하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 하부 층간 절연 층, 및 상기 하부 층간 절연 층과 공면을 갖는 베이스 구조체를 형성하고, 상기 하부 층간 절연 층 및 상기 베이스 구조체를 덮는 하부 스토퍼 층을 형성하고, 상기 하부 스토퍼 층 상에 중간 층간 절연 층을 형성하고, 상기 중간 층간 절연 층 및 상기 하부 스토퍼 층을 수직으로 관통하여 상기 베이스 구조체의 표면을 노출시키는 비아 홀 및 상기 비아 홀과 수직으로 정렬하는 배선 트렌치를 형성하고, 상기 비아 홀을 채우는 비아 플러그를 형성하고, 상기 비아 플러그의 상면, 및 상기 배선 트렌치의 바닥 면 및 측벽 상에 배선 배리어 층을 형성하고, 상기 배선 배리어 층 상에 라이너 층을 형성하고, 상기 라이너 층 상에 씨드 층을 형성하고, 상기 씨드 층 상에 배선 전극을 형성하고, 및 상기 배선 전극 상에 배선 캡핑 층을 형성하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 전도성 베이스 구조체, 상기 베이스 구조체의 측면들을 감싸는 하부 층간 절연 층, 상기 하부 층간 절연 층 상의 중간 층간 절연 층, 상기 중간 층간 절연 층을 수직으로 관통하여 상기 베이스 구조체와 연결되는 비아 구조체, 및 상기 비아 구조체와 수직으로 정렬하도록 상기 중간 층간 절연 층 내에 형성된 배선 구조체를 포함한다.
상기 비아 구조체는 상기 중간 층간 절연 층을 수직으로 관통하여 상기 베이스 구조체의 상면을 노출시키는 비아 홀, 상기 비아 홀의 내벽 상의 비아 배리어 층, 상기 비아 배리어 층은 상기 베이스 구조체의 상기 상면 상에 형성되지 않고, 및 상기 비아 배리어 층 상의 상기 비아 홀을 채우는 비아 플러그를 포함한다.
상기 배선 구조체는 상기 비아 홀과 수직으로 정렬하는 배선 트렌치, 상기 배선 트렌치의 측벽 및 바닥 면 상의 배선 배리어 층, 및 상기 배선 배리어 층 상의 상기 배선 트렌치를 채우는 배선 전극을 포함한다.
상기 비아 배리어 층과 상기 배선 배리어 층은 물질적으로 연속한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 베이스 구조체, 상기 베이스 구조체 상의 하부 스토퍼 층 및 층간 절연 층, 상기 층간 절연 층 및 상기 하부 스토퍼 층을 수직으로 관통하여 상기 베이스 구조체와 연결되는 비아 구조체, 및 상기 비아 구조체와 수직으로 정렬하도록 상기 층간 절연 층 내에 형성된 배선 구조체를 포함한다.
상기 비아 구조체는 상기 층간 절연 층을 수직으로 관통하여 상기 베이스 구조체의 상면을 노출시키는 비아 홀, 상기 비아 홀을 채우는 비아 플러그를 포함한다.
상기 배선 구조체는 상기 비아 홀과 수직으로 정렬하는 배선 트렌치, 상기 배선 트렌치의 측벽 및 바닥 면 상의 배선 배리어 층, 상기 배선 배리어 층 및 상기 비아 플러그의 상면 상의 라이너 층, 상기 라이너 층 상의 씨드 층, 및 상기 씨드 층 상에 상기 배선 트렌치를 채우는 배선 전극을 포함한다.
본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 디가스 챔버, 배리어 증착 챔버, 플라즈마 챔버, CVD 챔버, 라이너 증착 챔버, 및 씨드 증착 챔버를 가진 설비를 준비하고, 비아 홀 및 상기 비아 홀과 수직으로 정렬하는 배선 트렌치를 갖는 웨이퍼를 상기 디가스 챔버 내부로 이송하여 가열하고, 상기 가열된 웨이퍼를 상기 배리어 증착 챔버 내부로 이송하여 상기 비아 홀의 측벽 및 상기 트렌치의 바닥 면 및 측벽 상에 배리어 층을 형성하고, 상기 배리어 층이 형성된 상기 웨이퍼를 상기 플라즈마 챔버 내부로 이송하여 상기 배리어 층을 플라즈마 처리하고, 상기 플라즈마 처리된 상기 웨이퍼를 상기 CVD 챔버 내부로 이송하여 상기 비아 홀을 채우는 비아 플러그를 형성하고, 상기 비아 플러그가 형성된 상기 웨이퍼를 상기 라이너 증착 챔버 내부로 이송하여 라이너 층을 형성하고, 및 상기 라이너 층이 형성된 상기 웨이퍼를 상기 씨드 증착 챔버로 이송하여 상기 라이너 상에 씨드 층을 형성하는 것을 포함한다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 보이드(void)나 씸(seam) 없이 우수하게 형성된 비아 구조체 및 배선 구조체를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 배리어 층이 생략된 비아 플러그를 가지므로 비아 플러그의 저항이 낮아질 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 전도성 배선 캡핑 층을 포함하므로, 배선의 저항이 낮아질 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자를 제조하는 방법에 의하면 고 종횡비(high aspect ratio)를 가진 비아 플러그 및 배선 전극을 우수하게 형성될 수 있다.
본 발명의 기술적 사상에 의한 설비는 일련의 공정들을 수행하는 다수의 챔버들을 포함하므로, 일련의 공정들이 진공 브레이크(vacuum brake) 없이 연속적으로 수행될 수 있다. 따라서, 공정 수행 시간이 축소되어 생산성이 높아진다.
본 발명의 기술적 사상에 의한 다양한 효과들은 본문 내에서 언급될 것이다.
도 1은 본 발명의 일 실시예에 의한 반도체 소자의 개략적인 레이아웃이다.
도 2a 및 2b 내지 5a 및 5b는 본 발명의 일 실시예에 의한 반도체 소자를 도 1의 I-I' 및 II-II'를 따라 절단한 종단면도들이다.
도 6a 및 6b 내지 20a 및 20b는 본 발명의 다양한 실시예들에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 21은 본 발명의 일 실시예에 의한 반도체 소자를 가공하는 설비를 개략적으로 도시한 다이어그램이다.
도 22a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 자기 저항 메모리 소자를 포함하는 메모리 모듈을 개념적으로 도시한 도면이다.
도 22b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 22c 및 22d는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 소자의 개략적인 레이아웃이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100)는 전도성 베이스(2)(conductive bases)들, 비아(3)들(vias), 및 배선(40)(interconnections)을 포함할 수 있다. 예를 들어, 상기 베이스(2)들은 서로 평행하게 세로 방향으로 연장하는 라인 형태(line type)일 수 있다. 상기 배선(4)은 상기 베이스(2)들과 수직으로 교차하도록 가로 방향으로 연장할 수 있다. 상기 비아(3)들은 상기 베이스(2)들과 상기 배선(4)이 교차하는 영역에 배치될 수 있다. 다른 실시예에서, 상기 베이스(2)들은 섬형(island type)의 패드 모양을(pas shape) 가질 수도 있다.
도 2a 및 2b는 본 발명의 일 실시예에 의한 반도체 소자의 종단면도들이다. 예를 들어, 도 2a는 도 1의 I-I'를 따라 절단한 종단면도이고, 및 도 2b는 도 1의 II-II'를 따라 절단한 종단면도이다.
도 2a 및 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100A)는 베이스 구조체(20) 및 비아-배선 구조체(50)를 포함할 수 있다.
상기 반도체 소자(100A)는 상기 베이스 구조체(20)의 측면들을 감싸는 하부 층간 절연 층(11)을 더 포함할 수 있다. 상기 하부 층간 절연 층(11)은 SiO2, SiCO, 또는 SiCOH 등의 실리콘 산화물을 포함할 수 있다.
상기 베이스 구조체(20)는 베이스 배리어 층(21) 및 베이스 전극(25)을 포함할 수 있다. 상기 베이스 배리어 층(21)은 상기 베이스 전극(25)의 측면들을 감싸도록 컨포멀하게 형성될 수 있다. 따라서, 상기 하부 층간 절연 층(11)은 상기 베이스 배리어 층(21)의 측면들을 감쌀 수 있다. 상기 베이스 배리어 층(21)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN) 등의 금속 화합물을 포함할 수 있다. 상기 베이스 전극(25)은 텅스텐(W), 구리(Cu), 또는 기타 다른 금속을 포함할 수 있다. 상기 베이스 전극(25)은 상면도에서(in a top view) 라인 형태(line type) 또는 패드 형태(pad type) 중 어느 하나, 및/또는 종단면에서(in a side view) 담벽 형태(dam type) 또는 기둥 형태(pillar type) 중 어느 하나를 가질 수 있다.
상기 반도체 소자(100A)는 상기 하부 층간 절연 층(11) 상의 하부 스토퍼 층(12) 및 중간 층간 절연 층(13)을 더 포함할 수 있다. 상기 하부 스토퍼 층(12)은 SiN 또는 SiCN 등의 실리콘 질화물을 포함할 수 있다. 상기 하부 스토퍼 층(12)은 상기 베이스 구조체(20)와 접촉할 수 있다. 상기 중간 층간 절연 층(13)은 SiO2, SiCO, 또는 SiCOH 등의 실리콘 산화물을 포함할 수 있다.
상기 비아-배선 구조체(50)는 비아 구조체(30) 및 배선 구조체(40)를 포함할 수 있다.
상기 비아 구조체(30)는 상기 중간 층간 절연 층(13) 및 상기 하부 스토퍼 층(12)을 수직으로 관통하여 상기 베이스 구조체(20)와 연결될 수 있다. 예를 들어, 상기 비아 구조체(30)는 상기 베이스 전극(25)과 접촉할 수 있다.
상기 비아 구조체(30)는 상기 중간 층간 절연 층(13) 및 상기 하부 스토퍼 층(12)을 수직으로 관통하여 상기 베이스 전극(25)의 상면을 노출하는 비아 홀(30H)의 내벽 상에 컨포멀하게 형성된 비아 배리어 층(31) 및 비아 플러그(35)를 포함할 수 있다. 상기 비아 배리어 층(31)은 상기 비아 플러그(35)의 측면들을 감쌀 수 있다. 상기 하부 스토퍼 층(12) 및 상기 중간 층간 절연 층(13)은 상기 비아 배리어 층(31)의 측면들을 감쌀 수 있다. 상기 비아 배리어 층(31)은 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)을 포함할 수 있다. 상기 비아 플러그(35)는 코발트(Co) 또는 루데늄(Ru)를 포함할 수 있다.
상기 비아 배리어 층(31)은 상기 비아 플러그(35)의 상면(top surface) 및 하면(bottom surface) 상에 형성되지 않을 수 있다. 따라서, 상기 비아 플러그(35)의 하면(bottom surface)과 상기 베이스 전극(25)의 상면(top surface)이 직접적으로 접촉할 수 있다.
상기 배선 구조체(40)는 상기 중간 층간 절연 층(13) 내에 상기 비아 구조체(30)의 상면(top surface)을 노출하는 배선 트렌치(40H)의 측벽들 및 바닥 면 상에 컨포멀하게 형성된 배선 배리어 층(41), 상기 배선 배리어 층(41) 상에 컨포멀하게 형성된 라이너 층(43), 상기 라이너 층(43) 상에 컨포멀하게 형성된 씨드 층(44) 및 상기 배선 트렌치(40H)를 채우는 배선 전극(45)을 포함할 수 있다.
상기 배선 배리어 층(41)은 상기 비아 배리어 층(31)과 물질적으로 연속할 수 있다. 따라서, 상기 배선 배리어 층(41)은 상기 비아 배리어 층(31)과 동일한 물질을 포함할 수 있다. 상기 배선 배리어 층(41)은 상기 비아 플러그(35)의 상기 상면 상에 형성되지 않을 수 있다.
상기 라이너 층(43)은 상기 배선 배리어 층(41) 및 상기 비아 플러그(35)의 상기 상면 상에 컨포멀하게 형성될 수 있다. 상기 라이너 층(43)은 코발트(Co) 또는 루데늄(Ru)를 포함할 수 있다.
상기 씨드 층(44) 및 상기 배선 전극(45)은 구리(Cu)를 포함할 수 있다. 상기 씨드 층(44)과 상기 배선 전극(45)이 동일한 금속을 포함하는 경우, 상기 씨드 층(44)과 상기 배선 전극(45)의 경계면은 사라질 수 있다. 따라서, 도면에서 상기 씨드 층(44)과 상기 배선 전극(45)의 경계면은 점선으로 표시되었다.
상기 비아 플러그(35)의 상면은 상기 배선 트렌치(40H)의 바닥 면 보다 낮을 수 있다.
상기 배선 구조체(40)는 상기 배선 전극(45)의 상면 상의 배선 캡핑 층(46)을 더 포함할 수 있다. 상기 배선 캡핑 층(46)은 코발트(Co) 또는 루데늄(Ru)를 포함할 수 있다. 상기 배선 캡핑 층(46)은 상기 씨드 층(44), 상기 라이너 층(43), 및 상기 배선 배리어 층(41)의 상면 상에도 형성될 수 있다. 상기 배선 캡핑 층(46)은 상기 중간 층간 절연 층(13)의 상면보다 위로 돌출할 수 있다.
상기 반도체 소자는 상기 비아-배선 구조체(50) 상의 상부 스토퍼 층(14) 및 상부 층간 절연 층(15)을 더 포함할 수 있다. 상기 상부 스토퍼 층(14)은 상기 배선 캡핑 층(46) 및 상기 중간 층간 절연 층(13)과 접촉할 수 있다. 상기 상부 스토퍼 층(14)은 SiN 또는 SiCN 등의 실리콘 질화물을 포함할 수 있다. 상기 상부 층간 절연 층(15)은 SiO2, SiCO, 또는 SiCOH 등의 실리콘 산화물을 포함할 수 있다.
도 3a 및 3b는 본 발명의 일 실시예에 의한 반도체 소자의 종단면도들이다. 예를 들어, 도 3a는 도 1의 I-I'를 따라 절단한 종단면도이고, 및 도 3b는 도 1의 II-II'를 따라 절단한 종단면도이다.
도 3a 및 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100B)는, 베이스 구조체(20), 비아-배선 구조체(50), 하부 층간 절연 층(11), 하부 스토퍼 층(12), 중간 층간 절연 층(13), 상부 스토퍼 층(14), 및 상부 층간 절연 층(15)을 포함할 수 있다.
상기 베이스 구조체(20)는 베이스 배리어 층(21) 및 베이스 전극(25)을 포함할 수 있다.
상기 비아-배선 구조체(50)는 비아 구조체(30) 및 배선 구조체(40)를 포함할 수 있다.
상기 비아 구조체(30)는 상기 중간 층간 절연 층(13) 및 상기 하부 스토퍼 층(12)을 수직으로 관통하여 상기 베이스 전극(25)의 상면을 노출하는 비아 홀(30H)의 내벽 상에 컨포멀하게 자기-형성된 비아 배리어 층(32) 및 비아 플러그(35)를 포함할 수 있다.
상기 배선 구조체(40)는 상기 중간 층간 절연 층(13) 내에 상기 비아 구조체(30)의 상면(top surface)을 노출하는 배선 트렌치(40H)의 측벽들 및 바닥 면 상에 컨포멀하게 자기-형성된 배선 배리어 층(42), 상기 자기-형성된 배선 배리어 층(42) 상에 컨포멀하게 형성된 라이너 층(43), 상기 라이너 층(43) 상에 컨포멀하게 형성된 씨드 층(44) 및 상기 배선 트렌치(40H)를 채우는 배선 전극(45)을 포함할 수 있다.
상기 배선 구조체(40)는 상기 배선 전극(45)의 상면 상의 배선 캡핑 층(46)을 더 포함할 수 있다.
상세하게, 상기 비아 구조체(30)는 상기 비아 홀(30H)의 내벽 상에 컨포멀하게 자기-형성된(self-formed) 비아 배리어 층(32)을 포함할 수 있고, 및 상기 배선 구조체(40)는 상기 배선 트렌치(40H)의 측벽들 및 바닥 면 상에 컨포멀하게 자기-형성된(self-formed) 배선 배리어 층(42)을 포함할 수 있다. 상기 자기-형성된 비아 배리어 층(32) 및 상기 자기-형성된 배선 배리어 층(42)은 망간(Mn)을 베이스로 하는 (Mn-based) 금속을 포함할 수 있다. 예를 들어, 상기 자기-형성된 비아 배리어 층(32)은 망간(Mn)을 포함하는 하부 금속층 및 탄탈륨(Ta)을 포함하는 상부 금속층을 포함할 수 있다. 상기 탄탈륨(Ta)을 포함하는 상부 금속층은 단층의(single layered) 탄탄늄(Ta) 또는 탄탈륨 질화물(TaN), 또는 다층의(multi layered) 탄탈륨(Ta)/탄탈륨 질화물(TaN) 또는 탄탈륨 질화물(TaN)/탄탈륨(Ta), 또는 탄탈륨(Ta)/탄탈륨 질화물(TaN)/탄탈륨(Ta)을 포함할 수 있다. 다른 실시예에서, 상기 자기-형성된 비아 배리어 층(32)은 탄탈륨(Ta)을 포함하는 하부 금속층 및 망간(Mn)을 포함하는 상부 금속층을 포함할 수도 있다.
설명되지 않은 구성 요소들은 도 2a 및 2b를 참조하여 이해될 수 있을 것이다.
도 4a 및 4b는 본 발명의 일 실시예에 의한 반도체 소자의 종단면도들이다. 예를 들어, 도 4a는 도 1의 I-I'를 따라 절단한 종단면도이고, 및 도 4b는 도 1의 II-II'를 따라 절단한 종단면도이다.
도 4a 및 4b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100C)는 베이스 구조체(20), 비아-배선 구조체(50), 하부 층간 절연 층(11), 하부 스토퍼 층(12), 중간 층간 절연 층(13), 상부 스토퍼 층(14), 및 상부 층간 절연 층(15)을 포함할 수 있다.
상기 베이스 구조체(20)는 베이스 배리어 층(21) 및 베이스 전극(25)을 포함할 수 있다.
상기 비아-배선 구조체(50)는 비아 플러그(35) 및 배선 구조체(40)를 포함할 수 있다.
상기 비아 플러그(35)는 상기 중간 층간 절연 층(13) 및 상기 하부 스토퍼 층(12)을 수직으로 관통하여 상기 베이스 전극(25)의 상면을 노출하는 비아 홀(30H) 내에 채워질 수 있다. 예를 들어, 도 2a 내지 3b의 상기 비아 배리어 층(31) 및/또는 상기 자기-형성된 비아 배리어 층(32)이 생략될 수 있다. 따라서, 상기 비아 플러그(35)는 상기 하부 스토퍼 층(12) 및 상기 중간 층간 절연 층(13)과 접촉할 수 있다.
상기 배선 구조체(40)는 상기 중간 층간 절연 층(13) 내에 상기 비아 플러그(35)의 상면(top surface)을 노출하는 배선 트렌치(40H)의 측벽들 및 바닥 면 상에 컨포멀하게 자기-형성된 배선 배리어 층(42), 상기 자기-형성된 배선 배리어 층(42) 상에 컨포멀하게 형성된 라이너 층(43), 상기 라이너 층(43) 상에 컨포멀하게 형성된 씨드 층(44) 및 상기 배선 트렌치(40H)를 채우는 배선 전극(45)을 포함할 수 있다.
상기 비아 플러그(35)의 상기 상면은 상기 배선 트렌치(40H)의 상기 바닥 면보다 낮을 수 있다. 따라서, 상기 자기-형성된 배선 배리어 층(42)은 상기 비아 홀(30H)의 측면의 상부 상에 형성될 수 있다. 상기 자기-형성된 배선 배리어 층(42)의 하단부들은 상기 비아 플러그(35)의 상기 상면과 접촉할 수 있다.
상기 배선 구조체(40)는 상기 배선 전극(45)의 상면 상의 배선 캡핑 층(46)을 더 포함할 수 있다. 설명되지 않은 구성 요소들은 도 2a 및 2b, 또는 도 3a 및 3b를 참조하여 이해될 수 있을 것이다.
도 5a 및 5b는 본 발명의 일 실시예에 의한 반도체 소자의 종단면도들이다. 예를 들어, 도 5a는 도 1의 I-I'를 따라 절단한 종단면도이고, 및 도 5b는 도 1의 II-II'를 따라 절단한 종단면도이다.
도 5a 및 5b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100D)는 베이스 구조체(20), 비아-배선 구조체(50), 하부 층간 절연 층(11), 하부 스토퍼 층(12), 중간 층간 절연 층(13), 상부 스토퍼 층(14), 및 상부 층간 절연 층(15)을 포함할 수 있다.
상기 베이스 구조체(20)는 베이스 배리어 층(21) 및 베이스 전극(25)을 포함할 수 있다.
상기 비아-배선 구조체(50)는 비아 플러그(35) 및 배선 구조체(40)를 포함할 수 있다.
상기 비아 플러그(35)는 상기 중간 층간 절연 층(13) 및 상기 하부 스토퍼 층(12)을 수직으로 관통하여 상기 베이스 전극(25)의 상면을 노출하는 비아 홀(30H) 내에 채워질 수 있다. 예를 들어, 도 2a 내지 4b의 상기 비아 배리어 층(31) 및/또는 상기 자기-형성된 비아 배리어 층(32)이 생략될 수 있다.
상기 배선 구조체(40)는 상기 중간 층간 절연 층(13) 내에 상기 비아 플러그(35)의 상면(top surface)를 노출하는 배선 트렌치(40H)의 측벽들 및 바닥 면, 및 상기 노출된 비아 플러그(35)의 상면 상에 컨포멀하게 형성된 배선 배리어 층(41), 상기 배선 배리어 층(41) 상에 컨포멀하게 형성된 라이너 층(43), 상기 라이너 층(43) 상에 컨포멀하게 형성된 씨드 층(44) 및 상기 배선 트렌치(40H)를 채우는 배선 전극(45)을 포함할 수 있다.
상기 비아 플러그(35)의 상기 상면은 상기 배선 트렌치(40H)의 상기 바닥 면보다 낮을 수 있다. 따라서, 상기 배선 배리어 층(41)은 상기 비아 홀(30H)의 측면의 상부 상에 형성될 수 있다. 상기 배선 배리어 층(41)은 상기 비아 플러그(35)의 상기 상면과 전체적으로 접촉할 수 있다.
상기 배선 구조체(40)는 상기 배선 전극(45)의 상면 상의 배선 캡핑 층(46)을 더 포함할 수 있다. 설명되지 않은 구성 요소들은 도 2a 및 2b를 참조하여 이해될 수 있을 것이다.
도 6a 및 6b 내지 13a 및 13b는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다. 예를 들어, 도 6a 내지 13a는 도 1의 I-I'를 따라 절단한 종단면도들이고, 및 도 6b 내지 13b는 도 1의 II-II'를 따라 절단한 종단면도이다.
도 6a 및 6b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 하부 층간 절연 층(11) 및 베이스 구조체(20)를 형성하고, 상기 하부 층간 절연 층(11) 및 상기 베이스 구조체(20) 상에 하부 스토퍼 층(12)을 형성하고, 및 상기 하부 스토퍼 층(12) 상에 중간 층간 절연 층(13)을 형성하는 것을 포함할 수 있다.
상기 하부 층간 절연 층(11)은 CVD 공정을 수행하여 형성된 SiO2, SiCO, 또는 SiCOH 등의 실리콘 산화물을 포함할 수 있다.
상기 베이스 구조체(20)는 CVD(chemical vapor deposition) 공정 또는 PVD(physical vapor deposition) 공정을 수행하여 형성된 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)을 포함하는 베이스 배리어 층(21), 및 CVD 공정 또는 도금 공정을 수행하여 형성된 텅스텐(W) 또는 구리(Cu)를 포함할 수 있다.
상기 방법은 상기 베이스 구조체(20)와 상기 하부 층간 절연 층(11)의 상면을 공면화하는(be coplanar) CMP(chemical mechanical polishing) 공정을 수행하는 것을 더 포함할 수 있다.
상기 하부 스토퍼 층(12)은 CVD 공정을 수행하여 형성된 SiN 또는 SiCN 등의 실리콘 질화물을 포함할 수 있다.
상기 중간 층간 절연 층(13)은 CVD 공정을 수행하여 형성된 SiO2, SiCO, 또는 SiCOH 등의 실리콘 산화물을 포함할 수 있다.
도 7a 및 7b를 참조하면, 상기 방법은 포토리소그래피 공정 및 에칭 공정을 수행하여 상기 중간 층간 절연 층(13) 및 상기 하부 스토퍼 층(12)을 관통하여 상기 베이스 구조체(20)의 상면을 노출하는 비아 홀(30H) 및 상기 중간 층간 절연 층 내에 상기 비아 홀(30H)과 수직으로 정렬하는 배선 트렌치(40H)를 형성하는 것을 포함할 수 있다.
도 8a 및 8b를 참조하면, 상기 방법은 PVD 공정을 수행하여 상기 배선 트렌치(40H)의 내벽 및 바닥 면, 상기 비아 홀(30H)의 내벽, 및 상기 노출된 베이스 구조체(20)의 상기 상면 상에 배리어 물질 층(51)을 형성하는 것을 포함할 수 있다. 상기 배리어 물질 층(51)은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti) 및/또는 티타늄 질화물(TiN)을 포함할 수 있다.
도 9a 및 9b를 참조하면, 상기 방법은 리-스퍼터링(re-sputtering) 공정을 수행하여 상기 배선 트렌치(40H)의 바닥 면 상의 상기 배리어 물질 층(51)을 선택적으로 제거하고, 및 상기 노출된 베이스 구조체(20) 상의 배리어 물질 층(51)의 대부분 또는 전부를 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 비아 홀(30H)의 내벽 상에 컨포멀하게 비아 배리어 층(31) 및 상기 배선 트렌치(40H)의 내벽 및 바닥 면 상에 컨포멀하게 배선 배리어 층(41)이 형성될 수 있다. 상기 비아 배리어 층(31)은 상기 베이스 구조체(20)의 상기 상면 상에 형성되지 않을 수 있다. 따라서, 상기 베이스 구조체(20)의 상기 상면은 노출될 수 있다. 상기 리-스퍼터링 공정은 아르곤(Ar) 플라즈마 스퍼터링 공정을 포함할 수 있다.
도 10a 및 10b를 참조하면, 상기 방법은 선택적 CVD 공정을 수행하여 상기 비아 홀(30H)의 대부분을 채우는 비아 플러그(35)를 형성하는 것을 포함할 수 있다. 상기 비아 플러그(35)는 코발트(Co) 또는 루데늄(Ru)를 포함할 수 있다. 상기 비아 플러그(35)의 상면(top surface)은 상기 배선 트렌치(40H)의 상기 바닥 면보다 낮을 수 있다. 이 공정에서, 상기 비아 배리어 층(31) 및 상기 비아 플러그(35)를 포함하는 비아 구조체(30)가 형성될 수 있다.
도 11a 및 11b를 참조하면, 상기 방법은 선택적 CVD 공정을 수행하여 상기 배선 배리어 층(41) 및 상기 비아 플러그(35)의 상기 상면 상에 라이너 층(43)을 형성하고, 및 PVD 공정을 수행하여 상기 라이너 층(43) 상에 씨드 층(44)을 형성하는 것을 포함할 수 있다. 상기 라이너 층(43)은 코발트(Co) 또는 루데늄(Ru)를 포함할 수 있고, 및 상기 씨드 층(44)은 도금 공정을 위한 구리(Cu) 등의 씨드 금속을 포함할 수 있다. 상기 비아 플러그(35)의 상기 상면이 상기 배선 트렌치(40H)의 상기 바닥 면보다 낮으므로 상기 라이너 층(43) 및 상기 씨드 층(44)은 상기 비아 플러그(35) 상에서 오목부(C)들을 가질 수 있다.
도 12a 및 12b를 참조하면, 상기 방법은 도금 공정을 수행하여 상기 씨드 층(44) 상에 상기 배선 트렌치(40H)를 채우는 배선 전극(45)을 형성하는 것을 포함할 수 있다. 상기 배선 전극(45)은 구리(Cu)를 포함할 수 있다. 상기 씨드 층(44)과 상기 배선 전극(45)이 동일한 물질을 포함하는 경우, 상기 씨드 층(44)과 상기 배선 전극(45)의 경계면은 사라질 수 있다. 따라서, 상기 씨드 층(44)과 상기 배선 전극(45)의 상기 경계면이 점선으로 표시되었다.
상기 방법은 상기 배선 배리어 층(41), 상기 라이너 층(43), 상기 씨드 층(44), 및 상기 배선 전극(45)의 상면들이 공면화(be coplanar) 되도록 CMP 등의 평탄화 공정을 수행하는 것을 더 포함할 수 있다.
도 13a 및 13b를 참조하면, 상기 방법은 선택적 CVD 공정을 수행하여 상기 배선 구조체(40) 상에 배선 캡핑 층(46)을 형성하는 것을 포함할 수 있다. 상기 배선 캡핑 층(46)은 코발트(Co)를 포함할 수 있다. 상기 배선 캡핑 층(46)은 상기 배선 구조체(40) 상에만 형성될 수 있다. 상기 배선 캡핑 층(46)은 상기 중간 층간 절연 층(13) 상에 형성되지 않을 수 있다. 이 공정에서, 상기 배선 배리어 층(41), 상기 라이너 층(43), 상기 씨드 층(44), 상기 배선 전극(45), 및 상기 배선 캡핑 층(46)을 포함하는 배선 구조체(40)가 형성될 수 있다. 따라서, 상기 비아 구조체(30) 및 상기 배선 구조체(40)를 포함하는 비아-배선 구조체(50)가 형성될 수 있다.
이후, 상기 방법은 도 2a 및 2b를 참조하여, 상기 배선 구조체(40) 및 상기 중간 층간 절연 층(13) 상에 상부 스토퍼 층(14)을 형성하고, 및 상기 상부 스토퍼 층(14) 상에 상부 층간 절연 층(15)을 형성하는 것을 포함할 수 있다. 상기 상부 스토퍼 층(14)은 CVD 공정을 수행하여 형성된 SiN 또는 SiCN 등의 실리콘 질화물을 포함할 수 있고, 및 상기 상부 층간 절연 층(15)은 CVD 공정을 수행하여 형성된 SiO2, SiCO, 또는 SiCOH 등의 실리콘 산화물을 포함할 수 있다.
도 14a 및 14b 내지 15a 및 15b는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다. 예를 들어, 도 14a 내지 15a는 도 1의 I-I'를 따라 절단한 종단면도들이고, 및 도 14b 내지 15b는 도 1의 II-II'를 따라 절단한 종단면도이다.
도 14a 및 14b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 6a 및 6b 내지 8a 및 8b를 참조하여 설명된 공정들을 수행하여, 하부 층간 절연 층(11) 및 베이스 구조체(20)를 형성하고, 상기 하부 층간 절연 층(11) 및 상기 베이스 구조체(20) 상에 하부 스토퍼 층(12)을 형성하고, 상기 하부 스토퍼 층(12) 상에 중간 층간 절연 층(13)을 형성하고, 포토리소그래피 공정 및 에칭 공정을 수행하여 상기 중간 층간 절연 층(13) 및 상기 하부 스토퍼 층(12)을 관통하여 상기 베이스 구조체(20)의 상면을 노출하는 비아 홀(30H) 및 상기 중간 층간 절연 층 내에 상기 비아 홀(30H)과 수직으로 정렬하는 배선 트렌치(40H)를 형성하고, 및 자기-형성 공정을 수행하여 상기 배선 트렌치(40H)의 내벽 및 바닥 면, 및 상기 비아 홀(30H)의 내벽 상에 자기-형성된 배선 배리어 층(42) 및 자기-형성된 비아 배리어 층(32)을 형성하는 것을 포함할 수 있다. 상기 자기-형성 공정을 수행하여 형성된 상기 자기-형성된 배선 배리어 층(42) 및 상기 자기-형성된 비아 배리어 층(32)은 상기 베이스 구조체(20)의 상면 상에는 형성되지 않고, 상기 중간 층간 절연 층(13)의 표면들 상에만 형성될 수 있다. 상기 베이스 구조체(20)의 상면은 상기 자기-형성된 비아 배리어 층(32)으로 덮이지 않고 노출될 수 있다.
상기 자기-형성된 배선 배리어 층(42) 및 상기 자기-형성된 비아 배리어 층(32)은 망간(Mn)을 베이스로 하는(Mn-based) 물질을 포함할 수 있다. 예를 들어, 상기 자기-형성된 배선 배리어 층(42) 및 상기 자기-형성된 비아 배리어 층(32)은 망간(Mn)을 포함하는 하부 금속층 및 탄탈륨(Ta) (및/또는 탄탈륨 질화물(TaN), i.e., 탄탈륨(Ta)/탄탈륨 질화물(TaN) or 탄탈륨(Ta)/탄탈륨 질화물(TaN)/탄탈륨(Ta))을 포함하는 상부 금속층을 포함할 수 있다. 다른 실시예에서, 상기 자기-형성된 배선 배리어 층(42) 및 상기 자기-형성된 비아 배리어 층(32)은 탄탈륨(Ta) (및/또는 탄탈륨 질화물(TaN), i.e., 탄탈륨(Ta)/탄탈륨 질화물(TaN) or 탄탈륨(Ta)/탄탈륨 질화물(TaN)/탄탈륨(Ta))을 포함하는 하부 금속층 및 망간(Mn)을 포함하는 상부 금속층을 포함할 수도 있다.
도 15a 및 15b를 참조하면, 상기 방법은 도 10a 및 10b 내지 도 13a 및 13b를 참조하여 설명된 공정들을 수행하여, 상기 비아 홀(30H)의 대부분을 채우는 비아 플러그(35)를 형성하고, 상기 비아 플러그(35)의 상면 상에 라이너 층(43)을 형성하고, 상기 라이너 층(43) 상에 씨드 층(44)을 형성하고, 상기 씨드 층(44) 상에 상기 배선 트렌치(40H)를 채우는 배선 전극(45)을 형성하고, 상기 배선 배리어 층(41), 상기 라이너 층(43), 상기 씨드 층(44), 및 상기 배선 전극(45)의 상면들이 공면화(be coplanar) 되도록 CMP 등의 평탄화 공정을 수행하고, 및 배선 캡핑 층(46)을 형성하여 비아 구조체(30), 배선 구조체(40), 및 비아-배선 구조체(50)를 형성하는 것을 포함할 수 있다.
이후, 도 3a 및3b를 더 참조하여, 상기 배선 구조체(40) 및 상기 중간 층간 절연 층(13) 상에 상부 스토퍼 층(14)을 형성하고, 및 상기 상부 스토퍼 층(14) 상에 상부 층간 절연 층(15)을 형성하는 것을 포함할 수 있다.
도 16a 및 16b 내지 20a 및 20b는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다. 예를 들어, 도 16a 내지 20a는 도 1의 I-I'를 따라 절단한 종단면도들이고, 및 도 16b 내지 20b는 도 1의 II-II'를 따라 절단한 종단면도이다.
도 16a 및 16b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 6a 및 6b, 및 도 7a 및 7b를 참조하여 설명된 공정들을 수행하여, 하부 층간 절연 층(11) 및 베이스 구조체(20)를 형성하고, 상기 하부 층간 절연 층(11) 및 상기 베이스 구조체(20) 상에 하부 스토퍼 층(12)을 형성하고, 상기 하부 스토퍼 층(12) 상에 중간 층간 절연 층(13)을 형성하고, 포토리소그래피 공정 및 에칭 공정을 수행하여 상기 중간 층간 절연 층(13) 및 상기 하부 스토퍼 층(12)을 관통하여 상기 베이스 구조체(20)의 상면을 노출하는 비아 홀(30H) 및 상기 중간 층간 절연 층 내에 상기 비아 홀(30H)과 수직으로 정렬하는 배선 트렌치(40H)를 형성하고, 및 상기 비아 홀(30H)의 대부분을 채우는 비아 플러그(35)를 형성하는 것을 포함할 수 있다.
도 17a 및 17b를 참조하면, 상기 방법은 상기 배선 트렌치(40T)의 내벽들 및 바닥면들, 및 상기 중간 층간 절연 층(13)의 노출된 표면들 상에 자기-형성된 배선 배리어 층(42)을 형성하는 것을 포함할 수 있다. 상기 자기-형성된 배선 배리어 층(42)은 상기 비아 플러그(35)의 상면 상에는 형성되지 않을 수 있다. 따라서, 상기 비아 플러그(35)의 상기 상면은 노출될 수 있다.
도 18a 및 18b를 참조하면, 상기 방법은 도 11a 및 11b 내지 13a 및 13b를 참조하여 설명된 공정들을 수행하여 상기 자기-형성된 비아 배리어 층(32) 및 상기 비아 플러그(35)의 상기 노출된 상면 상에 라이너 층(43) 및 씨드 층(44)을 형성하고, 상기 씨드 층(44) 상에 상기 배선 트렌치(40H)를 채우는 배선 전극(45)을 형성하고, 상기 자기-형성된 배선 배리어 층(42), 상기 라이너 층(43), 상기 씨드 층(44), 및 상기 배선 전극(45)의 상면들이 공면화(be coplanar) 되도록 CMP 등의 평탄화 공정을 수행하고, 및 배선 구조체(46)를 형성하여 배선 구조체(40)를 형성하는 것을 포함할 수 있다. 이 공정에서 비아 플러그(35) 및 배선 구조체(40)를 포함하는 비아-배선 구조체(50)가 형성될 수 있다.
이후, 상기 방법은, 도 4a 및 4b를 더 참조하여, 상기 배선 구조체(40) 및 상기 중간 층간 절연 층(13) 상에 상부 스토퍼 층(14)을 형성하고, 및 상기 상부 스토퍼 층(14) 상에 상부 층간 절연 층(15)을 형성하는 것을 포함할 수 있다.
도 19a 및 19b, 및 20a 및 20b는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다. 예를 들어, 도 19a 및 20a는 도 1의 I-I'를 따라 절단한 종단면도들이고, 및 도 19b 및 20b는 도 1의 II-II'를 따라 절단한 종단면도이다.
도 19a 및 19b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는 도 6a 및 6b, 도 7a 및 7b, 및 도 16a 및 16b를 참조하여 설명된 공정을 수행하여 하부 층간 절연 층(11) 및 베이스 구조체(20)를 형성하고, 상기 하부 층간 절연 층(11) 및 상기 베이스 구조체(20) 상에 하부 스토퍼 층(12)을 형성하고, 상기 하부 스토퍼 층(12) 상에 중간 층간 절연 층(13)을 형성하고, 포토리소그래피 공정 및 에칭 공정을 수행하여 상기 중간 층간 절연 층(13) 및 상기 하부 스토퍼 층(12)을 관통하여 상기 베이스 구조체(20)의 상면을 노출하는 비아 홀(30H) 및 상기 중간 층간 절연 층 내에 상기 비아 홀(30H)과 수직으로 정렬하는 배선 트렌치(40H)를 형성하고, 상기 비아 홀(30H)의 대부분을 채우는 비아 플러그(35)를 형성하고, 및 상기 배선 트렌치(40T)의 내벽들 및 바닥면들, 및 상기 비아 플러그(35)의 상면 상에 배선 배리어 층(41)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 배선 배리어 층(41)은 탄탈륨(Ta) 및/또는 탄탈륨 질화물(TaN)를 포함할 수 있다.
도 20a 및 20b를 참조하면, 상기 방법은 도 11a 및 11b 내지 13a 및 13b를 참조하여 설명된 공정들을 수행하여 상기 배선 배리어 층(41) 상에 라이너 층(43)을 형성하고, 상기 라이너 층(43) 상에 씨드 층(44)을 형성하고, 상기 씨드 층(44) 상에 상기 배선 배리어 층(41)을 채우는 배선 전극(45)을 형성하고, 상기 배선 배리어 층(41), 상기 라이너 층(43), 상기 씨드 층(44), 및 상기 배선 전극(45)의 상면들이 공면화(be coplanar) 되도록 CMP 등의 평탄화 공정을 수행하고, 및 배선 캡핑 층(46)을 형성하여 배선 구조체(40)를 형성하는 것을 포함할 수 있다. 이 공정에서 상기 비아 플러그(35) 및 상기 배선 구조체(40)를 포함하는 비아-배선 구조체(50)가 형성될 수 있다.
이후, 상기 방법은 도 4a 및 4b를 더 참조하여, 상기 배선 구조체(40) 및 상기 중간 층간 절연 층(13) 상에 상부 스토퍼 층(14)을 형성하고, 및 상기 상부 스토퍼 층(14) 상에 상부 층간 절연 층(15)을 형성하는 것을 포함할 수 있다.
도 21은 본 발명의 일 실시예에 의한 반도체 소자를 가공하는 설비(200)를 개략적으로 도시한 다이어그램이다.
도 21을 참조하면 본 발명의 일 실시예에 의한 반도체 소자를 가공하는 설비(200)는 웨이퍼 스토커(210)(wafer stocker), 이송 모듈(220)(transfer module), 로드-록 챔버(230)(load-lock chamber), 플랫폼 챔버(240)(platform chamber), 디가스 챔버(250), 플라즈마 챔버(255), 씨드 증착 챔버(260), 배리어 증착 챔버(270, 275)들, 라이너 증착 챔버(280), 및 CVD 챔버(290)를 포함할 수 있다. 상기 각 챔버들(250, 255, 260, 270, 275, 280, 290)은 다수개일 수 있다. 본 실시예에서는 예시적으로 상기 씨드 증착 챔버(260) 및 상기 배리어 증착 챔버(270, 275)들이 각각 두 개씩인 것으로 도시되었다. 상기 배리어 증착 챔버(270, 275)는 탄탈륨(Ta), 티타늄(Ti), 탄탈륨 질화물(TaN), 또는 티타늄 질화물(TiN)을 증착하는 제1 배리어 증착 챔버(270), 및/또는 망간-베이스(Mn-based) 금속 층을 증착하는 제2 배리어 증착 챔버(275)를 포함할 수 있다. 다른 실시예에서, 상기 설비(200)는 상기 제1 배리어 증착 챔버(270) 또는 상기 제2 배리어 증착 챔버(275) 중 어느 하나만을 포함할 수도 있다.
상기 웨이퍼 스토커(210)는 인렛 스토커(211) 및 아웃렛 스토커(212)를 포함할 수 있다. 상기 인렛 스토커(211)는 상기 설비(200)에서 처리되기 위한 웨이퍼(W)를 가진 웨이퍼 박스(B)가 놓일 수 있고, 상기 아웃렛 스토커(212)는 상기 설비(200) 내에서 처리된 웨이퍼(W)를 가진 웨이퍼 박스(B)가 놓일 수 있다. 상기 웨이퍼 박스(B)는 FOUP(front open unified pod) 또는 FOSB(Front Open Shipping Box)를 포함할 수 있다.
상기 이송 모듈(220)은 이송 로봇(225)을 이용하여 상기 웨이퍼 스토커(210)와 상기 로드-록 챔버(230) 사이에서 상기 웨이퍼(W)를 이송할 수 있다.
상기 로드-록 챔버(230)는 인렛 챔버(231) 및 아웃렛 챔버(232)를 포함할 수 있다. 상기 인렛 챔버(231)는 상기 인렛 스토커(211) 상의 상기 웨이퍼 박스(B) 내에 적재된 상기 웨이퍼(W)를 상기 이송 로봇(225)을 통하여 전달받아 내부를 진공화 한 후, 상기 웨이퍼(W)를 상기 플랫폼 챔버(240)로 전달할 수 있다. 상기 아웃렛 챔버(232)는 상기 플랫폼 챔버(240)로부터 상기 웨이퍼(W)를 전달 받아 내부를 상압화한 후, 상기 이송 로봇(225)을 이용하여 상기 아웃렛 스토커(212) 상의 상기 웨이퍼 박스(B)로 전달할 수 있다. 다른 실시예에서, 상기 인렛 챔버(231)와 상기 아웃렛 챔버(232)는 하나로 통합될 수도 있다.
상기 플랫폼 챔버(240)는 상기 다양한 챔버들(230, 250, 255, 260, 270, 275, 280, 290) 사이에서 상기 웨이퍼(W)들을 전달할 수 있다. 상기 플랫폼 챔버(240)는 상기 웨이퍼(W)들을 전달하기 위한 이송 아암(245)들 및 상기 웨이퍼(W)가 일시적으로 놓이는(mount) 웨이퍼 스테이지(S)들을 포함할 수 있다.
상기 디가스 챔버(250)는 상기 웨이퍼(W)를 약 300~400℃ 로 가열하는 디가싱(de-gasing) 공정을 수행할 수 있다.
상기 플라즈마 챔버(255)는 아르곤(Ar) 플라즈마, 수소(H2) 플라즈마, 또는 암모니아(NH3) 플라즈마를 형성하여 상기 웨이퍼(W)를 가공하는 공정을 수행할 수 있다. 예를 들어, 상기 웨이퍼(W)의 표면 또는 배리어 층의 표면을 플라즈마 처리(perform plasma treatment)할 수 있다.
상기 씨드 증착 챔버(260)는 구리(Cu), 티타늄(Ti), 또는 니켈(Ni) 같은 씨드 층을 형성하는 공정을 수행할 수 있다. 상기 씨드 증착 챔버(260)는 씨드 층을 가열하여 리플로우시키는 공정을 더 수행할 수 있다.
상기 제1 배리어 증착 챔버(270)는 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN) 같은 배리어 층을 형성하는 공정을 수행할 수 있다.
상기 제2 배리어 증착 챔버(275)는 망간(Mn)을 포함하는 배리어 층을 자기-형성하는 공정을 수행할 수 있다.
상기 라이너 증착 챔버(280)는 CVD 공정을 수행하여 코발트(Co) 또는 루데늄(Ru) 라이너 층을 형성하는 공정을 수행할 수 있다.
상기 CVD 챔버(290)는 선택적인 CVD 공정을 수행하여 코발트(Co) 또는 루데늄(Ru) 층을 형성하는 공정을 수행할 수 있다.
상기 설비(200)는 일련의 공정들을 수행하는 다수의 챔버들(230, 250, 255, 260, 270, 275, 280, 290)을 모두 포함하므로, 일련의 공정들이 진공 브레이크(vacuum brake) 없이 연속적으로 수행될 수 있다. 따라서, 공정 수행 시간이 축소되어 생산성이 높아진다.
본 발명의 일 실시예에 의한 상기 설비(200)를 이용하여 반도체 소자를 가공하는 방법은, 도 7a 및 7b를 더 참조하여, 상기 웨이퍼 스토커(210)의 인렛 스토커(211) 상에 상기 베이스 구조체(20), 및 상기 배선 트렌치(40H) 및 상기 비아 홀(30H)이 형성된 상기 중간 층간 절연 층(13)이 형성된 웨이퍼(W)를 가진 웨이퍼 박스(B)를 올려놓는(mount) 것을 포함할 수 있다.
상기 방법은 상기 이송 모듈(220)의 상기 이송 로봇(225)을 이용하여 상기 웨이퍼 박스(B) 내의 상기 웨이퍼(W)를 상기 로드-록 챔버(230)의 상기 인렛 챔버(231) 내부로 이송하는 것을 포함할 수 있다.
상기 방법은 상기 인렛 챔버(231)를 밀폐한 후 진공화하는 것을 포함할 수 있다.
상기 방법은 상기 진공화된 인렛 챔버(231) 내의 상기 웨이퍼(W)를 상기 플랫폼 챔버(240)의 상기 이송 아암(245)을 이용하여 상기 디가스 챔버(250)로 이송하는 것을 포함할 수 있다.
상기 방법은 상기 디가스 챔버(250) 내에서 상기 웨이퍼(W)를 가열하여 상기 웨이퍼(W) 내의 불순 가스를 디가싱하는 것을 포함할 수 있다.
상기 방법은 도 8a 및 8b를 더 참조하여, 상기 배리어 증착 챔버(270) 내에서 상기 배선 트렌치(40H)의 내벽 및 바닥면 및 상기 비아 홀(30H)의 내벽 및 바닥면 상에 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 또는 티타늄 질화물(TiN) 중 어느 하나를 포함하는 배리어 물질 층(51)을 형성하는 것을 포함할 수 있다.
상기 방법은 도 9a 및 9b를 더 참조하여, 상기 플라즈마 챔버(255) 내에서 상기 비아 홀(30H) 내의 상기 베이스 구조체(20) 상에 형성된 상기 배리어 물질 층(31)의 일부를 제거하여 상기 비아 배리어 층(31) 및 상기 배선 배리어 층(41)을 형성하는 것을 포함할 수 있다.
상기 방법은 도 10a 및 10b를 더 참조하여, 상기 CVD 챔버(290) 내에서 상기 비아 플러그(35)를 형성하는 것을 포함할 수 있다.
상기 방법은 도 11a 및 11b를 더 참조하여, 상기 라이너 증착 챔버(280) 내에서 상기 배선 배리어 층(41) 및 상기 비아 플러그(35) 상에 라이너 층(43)을 형성하는 것을 포함할 수 있다.
상기 방법은 도 11a 및 11b를 더 참조하여, 상기 씨드 증착 챔버(260) 내에서 상기 라이너 층(43) 상에 씨드 층(44)을 형성하는 것을 포함할 수 있다.
상기 방법은 상기 씨드 층(44)이 형성된 상기 웨이퍼(W)를 상기 플랫폼 챔버(240)의 상기 이송 아암(245)을 이용하여 상기 로드-록 챔버(230)의 상기 아웃렛 챔버(232) 내부로 이송하는 것을 포함할 수 있다.
상기 방법은 상기 아웃렛 챔버(232)를 밀폐하고, 및 상기 아웃렛 챔버(232)의 내부를 상압화하는 것을 포함할 수 있다.
상기 방법은 상기 상압화된 아웃렛 챔버(232) 내의 상기 웨이퍼(W)를 상기 이송 모듈(220)의 상기 이송 로봇(225)을 이용하여 상기 웨이퍼 스토커(210)의 상기 아웃렛 스토커(212)상의 상기 웨이퍼 박스(B)로 이송하는 것을 포함할 수 있다.
본 발명의 일 실시예에 의한 상기 설비(200)를 이용하여 반도체 소자를 가공하는 방법은, 도 7a 및 7b를 더 참조하여, 상기 웨이퍼 스토커(210)의 인렛 스토커(211) 상에 상기 베이스 구조체(20), 및 상기 배선 트렌치(40H) 및 상기 비아 홀(30H)이 형성된 상기 중간 층간 절연 층(13)이 형성된 웨이퍼(W)를 올려놓는(mount) 것을 포함할 수 있다.
상기 방법은 상기 인렛 스토커(211) 상의 상기 웨이퍼(W)를 상기 이송 모듈(220)을 통하여 상기 로드-록 챔버(230)의 상압 상태의 상기 인렛 챔버(231) 내부로 이송하는 것을 포함할 수 있다.
상기 방법은 상기 인렛 챔버(231)를 밀폐한 후 진공화하는 것을 포함할 수 있다.
상기 방법은 상기 진공화된 인렛 챔버(231) 내의 상기 웨이퍼(W)를 상기 플랫폼 챔버(240)의 상기 이송 아암(245)을 이용하여 상기 디가스 챔버(250)로 이송하는 것을 포함할 수 있다.
상기 방법은 상기 디가스 챔버(250) 내에서 상기 웨이퍼(W)를 가열하여 상기 웨이퍼(W) 내의 가스를 디가싱하는 것을 포함할 수 있다.
상기 방법은 도 16a 및 16b를 더 참조하여, 상기 CVD 챔버(290) 내에서 상기 상기 비아 홀(30H) 내에 상기 비아 플러그(35)를 형성하는 것을 포함할 수 있다.
상기 방법은 도 19a 및 19b를 더 참조하여, 상기 배리어 증착 챔버(270) 내에서 상기 배선 트렌치(40H)의 내벽 및 바닥면 및 상기 비아 플러그(35)의 상면 상에 배선 배리어 층(41)을 형성하는 것을 포함할 수 있다.
상기 방법은 도 11a 및 11b를 더 참조하여, 상기 라이너 증착 챔버(280) 내에서 상기 배선 배리어 층(41) 및 상기 비아 플러그(35) 상에 라이너 층(43)을 형성하고, 및 상기 씨드 증착 챔버(260) 내에서 상기 라이너 층(43) 상에 씨드 층(44)을 형성하는 것을 포함할 수 있다.
상기 방법은 상기 씨드 층(44)이 형성된 상기 웨이퍼(W)를 상기 플랫폼 챔버(240)의 상기 이송 아암(245)을 이용하여 상기 로드-록 챔버(230)의 상기 아웃렛 챔버(232)로 이송하는 것을 포함할 수 있다.
상기 방법은 상기 아웃렛 챔버(232)를 밀폐하고, 및 상기 아웃렛 챔버(232)의 내부를 상압화하는 것을 포함할 수 있다.
상기 방법은 상기 상압화된 아웃렛 챔버(232) 내의 상기 웨이퍼(W)를 상기 이송 모듈(220)의 상기 이송 로봇(225)을 이용하여 상기 웨이퍼 스토커(210)의 상기 아웃렛 스토커(212) 상의 상기 웨이퍼 박스(B)로 이송하는 것을 포함할 수 있다.
본 발명의 일 실시예에 의한 상기 설비(200)를 이용하여 반도체 소자를 가공하는 방법은, 도 7a 및 7b를 더 참조하여, 상기 웨이퍼 스토커(210)의 인렛 스토커(211) 상에 상기 베이스 구조체(20), 및 상기 배선 트렌치(40H) 및 상기 비아 홀(30H)이 형성된 상기 중간 층간 절연 층(13)이 형성된 상기 웨이퍼(W)가 적재된 상기 웨이퍼 박스(B)를 올려놓는(mount) 것을 포함할 수 있다.
상기 방법은 상기 인렛 스토커(211) 상의 상기 웨이퍼 박스(B) 내의 상기 웨이퍼(W)를 상기 이송 모듈(220)의 상기 이송 로봇(225)을 이용하여 상기 로드-록 챔버(230)의 상기 인렛 챔버(231) 내부로 이송하는 것을 포함할 수 있다.
상기 방법은 상기 인렛 챔버(231)를 밀폐한 후 진공화하는 것을 포함할 수 있다.
상기 방법은 상기 진공화된 인렛 챔버(231) 내의 상기 웨이퍼(W)를 상기 플랫폼 챔버(240)의 상기 이송 아암(245)을 이용하여 상기 디가스 챔버(250)로 이송하는 것을 포함할 수 있다.
상기 방법은 상기 디가스 챔버(250) 내에서 상기 웨이퍼(W)를 가열하여 상기 웨이퍼(W) 내의 가스를 디가싱하는 것을 포함할 수 있다.
상기 방법은 도 14a 및 14b를 더 참조하여, 상기 자기-형성 배리어 증착 챔버(275) 내에서 상기 배선 트렌치(40H)의 내벽 및 바닥면, 및 상기 비아 홀(30H)의 내벽 상에 자기-형성된 배선 배리어 층(42) 및 자기-형성된 비아 배리어 층(32)을 형성하는 것을 포함할 수 있다.
상기 방법은 도 10a 및 10b를 더 참조하여, 상기 CVD 챔버(290) 내에서 상기 비아 홀(30H) 내의 상기 자기-형성된 비아 배리어 층(32) 상에 상기 비아 플러그(35)를 형성하는 것을 포함할 수 있다.
상기 방법은 도 11a 및 11b를 더 참조하여, 상기 라이너 증착 챔버(280) 내에서 상기 배선 트렌치(40H)의 내벽 및 바닥면, 및 상기 비아 플러그(35) 상에 라이너 층(43)을 형성하는 것을 포함할 수 있고, 및 상기 씨드 증착 챔버(260) 내에서 상기 라이너 층(43) 상에 씨드 층(44)을 형성하는 것을 포함할 수 있다.
상기 방법은 상기 씨드 층(44)이 형성된 상기 웨이퍼(W)를 상기 플랫폼 챔버(240)의 상기 이송 아암(245)을 이용하여 상기 로드-록 챔버(230)의 상기 아웃렛 챔버(232) 내부로 이송하는 것을 포함할 수 있다.
상기 방법은 상기 아웃렛 챔버(232)를 밀폐하고, 및 상기 아웃렛 챔버(232)의 내부를 상압화하는 것을 포함할 수 있다.
상기 방법은 상기 상압화된 아웃렛 챔버(232) 내의 상기 웨이퍼(W)를 상기 이송 모듈(220)의 상기 이송 로봇(225)을 이용하여 상기 웨이퍼 스토커(210)의 상기 아웃렛 스토커(212)상의 상기 웨이퍼 박스(B)로 이송하는 것을 포함할 수 있다.
본 발명의 일 실시예에 의한 상기 설비(200)를 이용하여 반도체 소자를 가공하는 방법은, 도 7a 및 7b를 더 참조하여, 상기 웨이퍼 스토커(210)의 인렛 스토커(211) 상에 상기 베이스 구조체(20), 및 상기 배선 트렌치(40H) 및 상기 비아 홀(30H)이 형성된 상기 중간 층간 절연 층(13)이 형성된 웨이퍼(W)가 적재된 상기 웨이퍼 박스(B)를 올려놓는(mount) 것을 포함할 수 있다.
상기 방법은 상기 인렛 스토커(211) 상의 상기 웨이퍼(W)를 상기 이송 모듈(220)의 상기 이송 로봇(225)을 이용하여 상기 로드-록 챔버(230)의 상압 상태의 상기 인렛 챔버(231) 내부로 이송하는 것을 포함할 수 있다.
상기 방법은 상기 인렛 챔버(231)를 밀폐한 후 진공화하는 것을 포함할 수 있다.
상기 방법은 상기 진공화된 인렛 챔버(231) 내의 상기 웨이퍼(W)를 상기 플랫폼 챔버(240)의 상기 이송 아암(245)을 이용하여 상기 디가스 챔버(250)로 이송하는 것을 포함할 수 있다.
상기 방법은 상기 디가스 챔버(250) 내에서 상기 웨이퍼(W)를 가열하여 상기 웨이퍼(W) 내의 가스를 디가싱하는 것을 포함할 수 있다.
상기 방법은 도 16a 및 16b를 더 참조하여, 상기 CVD 챔버(290) 내에서 상기 상기 비아 홀(30H) 내에 상기 비아 플러그(35)를 형성하는 것을 포함할 수 있다.
상기 방법은 도 17a 및 17b를 더 참조하여, 상기 자기-형성 배리어 증착 챔버(275) 내에서 상기 배선 트렌치(40H)의 내벽 및 바닥면 상에 자기-형성된 배선 배리어 층(42)을 형성하는 것을 포함할 수 있다.
상기 방법은 도 18a 및 18b를 더 참조하여, 상기 라이너 증착 챔버(280) 내에서 상기 자기-형성된 배선 배리어 층(42) 및 상기 비아 플러그(35) 상에 라이너 층(43)을 형성하는 것을 포함할 수 있고, 및 상기 씨드 증착 챔버(260) 내에서 상기 라이너 층(43) 상에 씨드 층(44)을 형성하는 것을 포함할 수 있다.
상기 방법은 상기 씨드 층(44)이 형성된 상기 웨이퍼(W)를 상기 플랫폼 챔버(240)의 상기 이송 아암(245)을 이용하여 상기 로드-록 챔버(230)의 상기 아웃렛 챔버(232) 내부로 이송하는 것을 포함할 수 있다.
상기 방법은 상기 아웃렛 챔버(232)를 밀폐하고, 및 상기 아웃렛 챔버(232)의 내부를 상압화하는 것을 포함할 수 있다.
상기 방법은 상기 상압화된 아웃렛 챔버(232) 내의 상기 웨이퍼(W)를 상기 이송 모듈(220)의 상기 이송 로봇(225)을 이용하여 상기 웨이퍼 스토커(210)의 상기 아웃렛 스토커(212)상의 상기 웨이퍼 박스(B) 내로 이송하는 것을 포함할 수 있다.
도 22a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 자기 저항 메모리 소자를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 22a를 참조하면, 본 발명의 일 실시예에 의한 메모리 모듈(2100)은 모듈 기판(2110), 상기 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120), 및 상기 모듈 기판(2110)의 한 변 상에 배열된 다수 개의 터미널들(2130)을 포함할 수 있다. 상기 모듈 기판(2110)은 PCB를 포함할 수 있다. 상기 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자(100A, 100B, 100C, 100D)들 중 적어도 하나를 포함할 수 있다. 상기 다수 개의 터미널들(2130)은 구리 같은 금속을 포함할 수 있다. 상기 각 터미널들은 상기 각 반도체 소자들(2120)과 전기적으로 연결될 수 있다.
도 22b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 22b를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자(100A, 100B, 100C, 100D)들 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 22c 및 22d는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들(2300, 2400)을 개념적으로 도시한 다이어그램들이다. 도 22c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emit티타늄 질화물(TiN)g diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자(100A, 100B, 100C, 100D)들 중 적어도 하나를 포함할 수 있다.
도 22d를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자(100A, 100B, 100C, 100D)들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 소자 2: 베이스
3: 비아 4: 배선
100A, 100B, 100C, 100D: 반도체 소자
11: 하부 층간 절연 층 12: 하부 스토퍼 층
13: 중간 층간 절연 층 14: 상부 스토퍼 층
15: 상부 층간 절연 층 20: 베이스 구조체
21: 베이스 배리어 층 25: 베이스 전극
30: 비아 구조체 31: 비아 배리어 층
32: 자기-형성된 비아 배리어 층
5: 비아 플러그
30H: 비아 홀 40: 배선 구조체
41: 배선 배리어 층 42: 자기-형성된 배선 배리어 층
43: 라이너 층 44: 씨드 층
45: 배선 전극 46: 배선 캡핑 층
40H: 배선 트렌치 50: 비아-배선 구조체
51: 배리어 물질 층 200: 반도체 소자 제조 설비
210: 웨이퍼 스토커 211: 인렛 스토커
212: 아웃렛 스토커 220: 이송 모듈
225: 이송 로봇 230: 로드-록 챔버
231: 인렛 챔버 232: 아웃렛 챔버
240: 플랫폼 챔버 245: 이송 아암
250: 디가스 챔버 255: 플라즈마 챔버
260: 씨드 증착 챔버 270: 배리어 증착 챔버
275: 자기-형성된 배리어 증착 챔버
280: 라이너 증착 챔버 290: 선택적 CVD 챔버
B: 웨이퍼 박스 C: 오목부
S: 스테이지 W: 웨이퍼

Claims (20)

  1. 하부 층간 절연 층, 및 상기 하부 층간 절연 층과 공면을 갖는 전도성 베이스 구조체를 형성하고,
    상기 하부 층간 절연 층 및 상기 베이스 구조체를 덮는 중간 층간 절연 층을 형성하고,
    상기 중간 층간 절연 층을 수직으로 관통하여 상기 베이스 구조체의 상면을 노출시키는 비아 홀 및 상기 비아 홀과 수직으로 정렬하는 배선 트렌치를 형성하고,
    상기 비아 홀의 측벽 상의 비아 배리어 층, 및 상기 배선 트렌치의 바닥 면 및 측벽 상의 배선 배리어 층을 형성하되, 상기 비아 배리어 층은 상기 베이스 구조체의 상기 상면 상에 형성되지 않고,
    상기 비아 배리어 층 상에 상기 비아 홀을 채우는 비아 플러그를 형성하고,
    상기 배선 트렌치의 바닥 면 및 측벽 상의 상기 배선 배리어 층 및 상기 비아 플러그의 상면 상에 씨드 층을 형성하고,
    상기 씨드 층 상에 배선 전극을 형성하고, 및
    상기 배선 전극 상에 배선 캡핑 층을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 비아 배리어 층 및 상기 배선 배리어 층은 탄탈륨 질화물 (TaN), 티타늄 질화물(TiN), 또는 망간(Mn) 중 하나를 포함하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 비아 배리어 층을 형성하는 것은,
    상기 비아 홀의 측벽 및 상기 노출된 베이스 구조체의 상기 상면 상에 컨포멀하게 배리어 물질 층을 형성하고, 및
    상기 베이스 구조체의 상기 상면 상에 형성된 상기 비아 배리어 층을 제거하는 것을 더 포함하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 비아 플러그의 상기 상면은 상기 배선 트렌치의 상기 바닥 면보다 낮은 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 비아 플러그는 코발트(Co) 또는 루데늄(Ru) 중 하나를 포함하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 배선 캡핑 층은 상기 중간 층간 절연 층의 상면 상에는 형성되지 않고, 및
    상기 배선 전극의 상면으로부터 돌출하여 상기 중간 층간 절연 층의 상면보다 높은 상면을 갖는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 배선 캡핑 층은 루데늄(Ru) 또는 코발트(Co)를 포함하는 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 배선 배리어 층과 상기 씨드 층 사이에 라이너 층을 컨포멀하게 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 라이너 층은 코발트(Co) 또는 루데늄(Ru) 중 하나를 포함하는 반도체 소자 제조 방법.
  10. 하부 층간 절연 층, 및 상기 하부 층간 절연 층과 공면을 갖는 베이스 구조체를 형성하고,
    상기 하부 층간 절연 층 및 상기 베이스 구조체를 덮는 하부 스토퍼 층을 형성하고,
    상기 하부 스토퍼 층 상에 중간 층간 절연 층을 형성하고,
    상기 중간 층간 절연 층 및 상기 하부 스토퍼 층을 수직으로 관통하여 상기 베이스 구조체의 표면을 노출시키는 비아 홀 및 상기 비아 홀과 수직으로 정렬하는 배선 트렌치를 형성하고,
    상기 비아 홀을 채우는 비아 플러그를 형성하고,
    상기 비아 플러그의 상면, 및 상기 배선 트렌치의 바닥 면 및 측벽 상에 배선 배리어 층을 형성하고,
    상기 배선 배리어 층 상에 라이너 층을 형성하고,
    상기 라이너 층 상에 씨드 층을 형성하고,
    상기 씨드 층 상에 배선 전극을 형성하고, 및
    상기 배선 전극 상에 배선 캡핑 층을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  11. 전도성 베이스 구조체;
    상기 베이스 구조체의 측면들을 감싸는 하부 층간 절연 층;
    상기 하부 층간 절연 층 상의 중간 층간 절연 층;
    상기 중간 층간 절연 층을 수직으로 관통하여 상기 베이스 구조체와 연결되는 비아 구조체; 및
    상기 비아 구조체와 수직으로 정렬하도록 상기 중간 층간 절연 층 내에 형성된 배선 구조체를 포함하고,
    상기 비아 구조체는,
    상기 중간 층간 절연 층을 수직으로 관통하여 상기 베이스 구조체의 상면을 노출시키는 비아 홀;
    상기 비아 홀의 내벽 상의 비아 배리어 층, 상기 비아 배리어 층은 상기 베이스 구조체의 상기 상면 상에 형성되지 않고; 및
    상기 비아 배리어 층 상의 상기 비아 홀을 채우는 비아 플러그를 포함하고,
    상기 배선 구조체는,
    상기 비아 홀과 수직으로 정렬하는 배선 트렌치;
    상기 배선 트렌치의 측벽 및 바닥 면 상의 배선 배리어 층; 및
    상기 배선 배리어 층 상의 상기 배선 트렌치를 채우는 배선 전극을 포함하고,
    상기 비아 배리어 층과 상기 배선 배리어 층은 물질적으로 연속하는 반도체 소자.
  12. 제11항에 있어서,
    상기 배선 배리어 층과 상기 배선 전극 사이의 씨드 층을 더 포함하고,
    상기 씨드 층은 상기 비아 플러그의 상면 상으로 연장하는 반도체 소자.
  13. 제12항에 있어서,
    상기 씨드 층과 상기 배선 전극 사이의 라이너 층을 더 포함하고,
    상기 라이너 층은 상기 비아 플러그의 상기 상면 상으로 연장하는 반도체 소자.
  14. 제11항에 있어서,
    상기 배선 구조체는 상기 배선 전극의 상면 상의 배선 캡핑 층을 더 포함하는 반도체 소자.
  15. 제11항에 있어서,
    상기 비아 플러그의 하면과 상기 베이스 구조체의 상기 상면은 직접적으로 접촉하는 반도체 소자.
  16. 베이스 구조체;
    상기 베이스 구조체 상의 하부 스토퍼 층 및 층간 절연 층;
    상기 층간 절연 층 및 상기 하부 스토퍼 층을 수직으로 관통하여 상기 베이스 구조체와 연결되는 비아 구조체; 및
    상기 비아 구조체와 수직으로 정렬하도록 상기 층간 절연 층 내에 형성된 배선 구조체를 포함하고,
    상기 비아 구조체는,
    상기 층간 절연 층을 수직으로 관통하여 상기 베이스 구조체의 상면을 노출시키는 비아 홀;
    상기 비아 홀을 채우는 비아 플러그를 포함하고,
    상기 배선 구조체는,
    상기 비아 홀과 수직으로 정렬하는 배선 트렌치;
    상기 배선 트렌치의 측벽 및 바닥 면 상의 배선 배리어 층;
    상기 배선 배리어 층 및 상기 비아 플러그의 상면 상의 라이너 층;
    상기 라이너 층 상의 씨드 층; 및
    상기 씨드 층 상에 상기 배선 트렌치를 채우는 배선 전극을 포함하는 반도체 소자.
  17. 제16항에 있어서,
    상기 배선 배리어 층은 상기 비아 플러그의 상기 상면과 상기 라이너 층 사이로 연장하는 반도체 소자.
  18. 제16항에 있어서,
    상기 비아 구조체는 상기 비아 플러그의 측면을 감싸는 비아 배리어 층을 더 포함하고, 및
    상기 비아 배리어 층은 상기 베이스 구조체의 상기 상면 상에는 형성되지 않는 반도체 소자.
  19. 디가스 챔버, 배리어 증착 챔버, 플라즈마 챔버, CVD 챔버, 라이너 증착 챔버, 및 씨드 증착 챔버를 가진 설비를 준비하고,
    비아 홀 및 상기 비아 홀과 수직으로 정렬하는 배선 트렌치를 갖는 웨이퍼를 상기 디가스 챔버 내부로 이송하여 가열하고,
    상기 가열된 웨이퍼를 상기 배리어 증착 챔버 내부로 이송하여 상기 비아 홀의 측벽 및 상기 트렌치의 바닥 면 및 측벽 상에 배리어 층을 형성하고,
    상기 배리어 층이 형성된 상기 웨이퍼를 상기 플라즈마 챔버 내부로 이송하여 상기 배리어 층을 플라즈마 처리하고,
    상기 플라즈마 처리된 상기 웨이퍼를 상기 CVD 챔버 내부로 이송하여 상기 비아 홀을 채우는 비아 플러그를 형성하고,
    상기 비아 플러그가 형성된 상기 웨이퍼를 상기 라이너 증착 챔버 내부로 이송하여 라이너 층을 형성하고, 및
    상기 라이너 층이 형성된 상기 웨이퍼를 상기 씨드 증착 챔버로 이송하여 상기 라이너 상에 씨드 층을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  20. 제19항에 있어서,
    상기 배리어 증착 챔버 내에서 상기 비아 홀의 측벽 및 상기 배선 트렌치의 측벽 및 바닥 면 상에 탄탈륨 질화물 (TaN), 티타늄 질화물(TiN), 또는 망간(Mn) 중 하나를 포함하는 단일 금속 층 또는 이중 금속 층을 형성하는 것을 포함하는 반도체 소자 제조 방법.
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