CN106409754B - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构及其制造方法。所述方法包括：提供基底；在所述基底上形成钨层；在所述钨层表面形成金属互连层；刻蚀所述钨层和金属互连层，形成至少一个金属互连线；在所述金属互连线和所述基底上覆盖第二绝缘层；在所述第二绝缘层内形成第二金属互连结构，所述第二金属互连结构位于所述金属互连线上方。先形成一层较薄的钨层再形成金属互连层，构成金属互连线；所述钨层作为所述金属互连线的一部分材料，当器件导通时，所述钨层起到了电流分流作用，可以改善金属迁移失效现象。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着集成电路技术的发展，集成电路的特征尺寸不断减小，这对实现器件之间电连接的金属互连线提出了更高的要求。
参考图1，示出了现有技术后段工艺中互连结构的结构示意图。互连结构包括：第一金属互连结构110，用于实现不同层的器件之间的电连接；与所述第一金属互连结构110相连的金属互连线120，用于实现同层的器件之间的电连接。由于铜的导电性较好，相比纯铝，采用AlCu合金作为金属互连线120的材料可以降低所述金属互连线120的电阻，进而降低后段互连电阻电容(Resistance Capacitor，简称RC)延迟。在现有技术的半导体制造中，金属互连线120的材料通常为AlCu合金，第一金属互连结构110的采用钨作为材料。
但是随着器件特征尺寸的越来越小，采用现有技术形成的金属互连结构存在电阻较大的问题，从而导致器件或金属互连线性能退化或失效的问题
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，从而优化金属互连线的性能。
为解决上述问题，本发明提供一种半导体结构的制造方法。包括：
提供基底，所述基底中形成有第一绝缘层和位于所述第一绝缘层内的第一金属互连结构；
在所述基底上依次覆盖导电层和金属互连层；刻蚀所述金属互连层和导电层，形成至少一个金属互连线，所述金属互连线位于第一金属互连结构上且露出所述第一绝缘层的部分表面；
在所述金属互连线和所述第一绝缘层上覆盖第二绝缘层；
在所述第二绝缘层内形成第二金属互连结构，所述第二金属互连结构位于所述金属互连线上方。
可选的，所述导电层的电迁移率低于所述金属互连层的电迁移率。
可选的，所述导电层为钨层。
可选的，所述钨层的形成工艺为物理气相沉积法。
可选的，所述钨层的厚度为
Figure BDA0000770258290000021
至
Figure BDA0000770258290000022
可选的，形成所述金属互连层的步骤包括：依次在所述导电层上形成粘合层、金属层和第一阻挡层。
可选的，所述粘合层和所述第一阻挡层均为Ti层和TiN层构成的叠层结构。
可选的，所述金属层的材料为AlCu合金。
可选的，所述第一绝缘层和第二绝缘层的材料为氧化硅。
可选的，所述第一金属互连结构和所述第二金属互连结构的材料为钨。
可选的，在所述第二绝缘层内形成第二金属互连结构的方法包括：
刻蚀所述第二绝缘层，在所述第二绝缘层内形成第二通孔，所述第二通孔位于所述金属互连线上方且暴露出所述金属互连线表面；
在所述第二通孔的侧壁和底部形成第二阻挡层；
形成第二阻挡层后，向所述第二通孔内填充满导电材料，形成第二金属互连结构。
可选的，所述第二阻挡层为Ti层和TiN层构成的叠层结构。
本发明还提供一种半导体结构，包括：
基底，所述基底中形成有第一绝缘层和位于所述第一绝缘层内的第一金属互连结构；
位于所述基底上的至少一个金属互连线，与所述第一金属互连结构相接触，所述金属互连线包括依次位于所述第一金属互连结构上的导电层和金属互连层；
第二绝缘层，覆盖所述金属互连线和金属互连线露出的所述第一绝缘层；
第二金属互连结构，位于所述第二绝缘层内，且所述第二金属互连结构位于所述金属互连线上方。
可选的，所述导电层的电迁移率低于所述金属互连层的电迁移率。
可选的，所述导电层为钨层。
可选的，所述钨层的厚度为
Figure BDA0000770258290000031
至
Figure BDA0000770258290000032
可选的，所述金属互连层包括：依次位于所述导电层上的粘合层、金属层和第一阻挡层。
可选的，所述第一粘合层和第一阻挡层均为Ti层和TiN层构成的叠层结构。
可选的，所述金属层的材料为AlCu。
与现有技术相比，本发明的技术方案具有以下优点：在金属互连线制造工艺中，在形成金属互连层之前，先形成一层导电层，所述导电层与所述金属互连层刻蚀后形成金属互连线，所述导电层作为所述金属互连线的一部分材料，且所述导电层与金属互连层形成叠层结构，等同于并联电路结构，当半导体器件导通并有电流流过所述金属互连线时，所述导电层起到了电流分流作用，减小所述金属层内因电流密度过大而在局部区域出现空洞的问题，从而减小电阻变大的问题，进而优化半导体器件的性能、减少器件的失效问题。
进一步，所述导电层的电迁移率低于所述金属互连层的电迁移率，所述导电层为钨层，因此所述钨层的电迁移失效时间比所述金属层的的电迁移失效时间更长，即使所述金属层因电流过大发生电迁移失效，所述钨层还可以处于未失效状态从而起到电连接作用，从而保证金属互连结构能够实现电连接，并保证器件能正常工作。
可选方案中，形成所述钨层的工艺为物理气相沉积法，使形成的钨层杂质浓度较低，且可以更好地控制所述钨层的厚度。
可选方案中，所述钨层的厚度为
Figure BDA0000770258290000041
至
Figure BDA0000770258290000042
的范围内，厚度较薄，从而保证形成所述金属互连线的刻蚀工艺不受影响，还可以保证所述金属互连线的导电电阻不受影响。
附图说明
图1是现有技术的半导体制造方法形成的互连结构的结构示意图；
图2至图8是本发明半导体制造方法一实施例各步骤对应结构示意图。
具体实施方式
现有技术金属互连结构存在电阻较大的问题，结合图1分析金属互连线电阻较大的原因，随着集成电路技术的发展，集成电路的特征尺寸不断减小，金属互连线120的横截面也越来越小，因此，金属互连线120承受的电流密度急剧增加，容易出现金属电迁移失效的问题。所述金属电迁移失效指的是：在器件工作时，金属互连线120内有一定电流通过并产生电场，在所述电场的作用下，金属离子会沿着导体产生质量的输运，形成金属离子的迁移。金属离子的迁移容易在金属互连线120的局部区域产生空洞130，当所述空洞130达到一定程度时，金属互连线120的电阻大大增加，从而造成金属互连结构性能退化或失效。
为了解决上述技术问题，本发明提供一种半导体结构的制造方法，包括：形成基底，所述基底中形成有第一绝缘层和位于所述第一绝缘层内的第一金属互连结构；在所述基底上依次覆盖导电层和金属互连层；刻蚀所述金属互连层和导电层，形成至少一个金属互连线，所述金属互连线位于第一金属互连结构上且露出所述第一绝缘层的部分表面；在所述金属互连线和所述第一绝缘层上覆盖第二绝缘层；在所述第二绝缘层内形成第二金属互连结构，所述第二金属互连结构位于所述金属互连线上方。
在金属互连线制造工艺中，在形成金属互连层之前，先形成一层的导电层，所述导电层与所述金属互连层刻蚀后形成金属互连线，所述导电层作为金属互连线的一部分材料，且所述导电层与金属互连层形成叠层结构，等同于并联电路结构。当半导体器件导通并有电流流过所述金属互连线时，所述导电层起到了电流分流作用，减小所述金属层内因电流密度过大而在局部区域出现空洞的问题，从而减小电阻变大的问题，进而优化半导体器件的性能、减少器件的失效问题
进一步，由于所述导电层的电迁移率低于所述金属层的电迁移率，因此所述导电层的电迁移失效时间比所述金属互连层的电迁移失效时间更长，即使所述金属层因电流过大发生电迁移失效，所述导电层还可以处于未失效状态从而起到电连接作用，从而保证金属互连结构能够实现电连接，并保证器件能正常工作
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明半导体制造方法一实施例各步骤对应结构示意图。
参考图2，形成一基底200，所述基底200中形成有第一绝缘层210和位于所述第一绝缘层210内的第一金属互连结构220。所述第一金属互连结构220用于与待形成的金属互连线相连接，也可用于后续形成的第二金属互连结构与外部或其他金属层的电连接。
需要说明的是，本实施例中，所述基底200还包括位于所述第一金属互连结构220下方的第一金属互连线240，所述第一金属互连线240用于实现位于同层的器件之间的互连；所述第一金属互连线240被所述第一绝缘层210覆盖，所述第一金属互连结构220和所述第一绝缘层210之间形成有阻挡层230。
具体地，形成所述第一金属互连结构220的步骤包括：在所述第一金属互连线240上覆盖所述第一绝缘层210；通过干法刻蚀所述第一绝缘层210，在所述第一绝缘层210内形成第一通孔(未标注)，所述第一通孔位于所述第一金属互连线240上方且暴露出所述第一金属互连线240表面；在所述第一通孔的侧壁和底部形成阻挡层230；形成所述阻挡层230后，向所述第一通孔内填充满导电材料，形成第一金属互连结构220。
本实施例中，所述第一绝缘层210的材料为氧化硅，形成所述第一绝缘层210的工艺为化学气相沉积法。所述第一金属互连结构220的材料为钨，形成所述第一金属互连结构220的工艺为通过化学气相沉积法向所述第一通孔内填充钨。
结合参考图3和图4，在所述基底200上依次覆盖导电层300和金属互连层310。
所述导电层300用于与所述金属互连层310构成半导体结构的金属互连线，所述金属互连线用于实现位于同层的器件之间的互连。
所述导电层300与金属互连层310形成的叠层结构作为所述金属互连线，在金属互连线实现同层器件电连接时，所述导电层300与金属互连层310相当于构成一并联电路，位于同层的器件之间工作过程中，电流流过所述金属互连线时，所述导电层300可以起到电流分流作用，减小所述金属互连层310中电流密度过大而在局部区域出现空洞的问题，进而避免器件或金属互连线性能退化或失效。
本实施例中，所述导电层300的电迁移率低于金属互连层310的电迁移率。具体地，所述导电层300为钨层，所述钨层的电迁移率很低，因此所述钨层的电迁移失效时间较长，即使所述金属互连层310因流经的电流过大而发生电迁移失效，所述钨层仍可以保证器件处于不失效状态。
钨的金属稳定性较好，有较好的抗电子迁移和抗腐蚀能力且应力适中，相比其他材料，钨层的属性更符合器件性能要求，实用性更好。但是本发明对导电层300的材料不作限制，还可以是其它能够与所述金属互连层310堆叠起到分流作用的导电材料。
本实施例中，采用物理气相沉积工艺形成钨材料的导电层300。通过物理气相沉积法形成的导电层300杂质浓度较低，且使所述导电层300的厚度得到更好的控制。
如果所述导电层300的厚度过薄，形成的导电层300的厚度均匀性不够，且所述导电层300的质量和可靠性无法保证，从而难以获得较好的分流效果；由于所述导电层300作为金属互连线的一部分材料，如果所述导电层300的厚度过厚，后续形成的金属互连线的电阻将升高，且对形成所述金属互连线的刻蚀工艺产生影响，所述导电层300不易被刻蚀。因此，本实施例中，所述导电层300的厚度为
Figure BDA0000770258290000071
至
Figure BDA0000770258290000072
具体地，形成所述金属互连层310的步骤包括：依次在所述钨层300上形成粘合层320、金属层330和第一阻挡层340。
需要说明的是，为了降低金属互连线的电阻，进而降低后段互连电阻电容(Resistance Capacitor，简称RC)延迟，本实施例中采用AlCu合金作为金属层330的材料。
所述粘合层320不仅与所述导电层300具有良好的粘附性，且使所述金属层330更好地形成于所述粘合层320表面。
所述第一阻挡层340作为反射阻挡层，在后续的曝光显影过程中起到抗反射作用，以减小驻波效应。
本实施例中，所述粘合层320和所述第一阻挡层340均为Ti层和TiN层构成的叠层结构。通过Ti/TiN包夹AlCu合金的方式，可以保护所述金属层330，增加所述金属互连层310的可靠性，进而可以增加半导体器件的可靠性。
参考图5，刻蚀所述金属互连层310和导电层300，形成至少一个金属互连线350，所述金属互连线350位于第一金属互连结构220上且露出所述第一绝缘层210的部分表面。
具体地，在所述第一阻挡层340表面形成图形化的掩膜层360，以所述图形化的掩膜层360为掩膜，沿暴露的第一阻挡层340区域依次刻蚀所述第一阻挡层340、金属层330、粘合层320和导电层300，直至暴露出所述第一绝缘层210表面，形成金属互连线350。形成所述金属互连线350后，通过湿法或离子灰化工艺去除所述图形化的掩膜层360。
在一个实施例中，刻蚀所述金属互连层310和导电层300后，形成一个金属互连线350。在另一实施例中，刻蚀所述金属互连层310和导电层300后，可以形成若干个金属互连线350。本实施例中，所述金属互连线350的个数为两个。
本实施例中，刻蚀所述导电层300和所述金属互连层310的工艺均为等离子体干法刻蚀工艺。所述刻蚀工艺分为多步步骤，其中包括：第一步，刻蚀所述第一阻挡层340；第二步，刻蚀所述金属层330；第三步，刻蚀所述粘合层320；第四步，过刻蚀部分所述第一绝缘层210。
具体地，第一步和第三步分别根据所述第一阻挡层340和所述粘合层320的厚度及刻蚀速率，用固定时间来刻蚀；第二步是依靠光发射谱检测刻蚀过程中等离子体中的特定化学键信号，如氯铝键(Al-Cl)变化来判断刻蚀终点；第四步是过刻蚀部分所述第一绝缘层210，从而保证所述导电层300和所述金属互连层310被彻底刻蚀，各金属互连线350之间被彻底隔开、不产生短路。
参考图6，在所述金属互连线350和所述第一绝缘层210上覆盖第二绝缘层370。
本实施例中，所述第二绝缘层370的材料为氧化硅，形成所述第二绝缘层370的工艺为化学气相沉积法。形成所述第二绝缘层370的工艺具体可以为：以四乙氧基硅烷与氧气作为主要反应源，该工艺的反应温度为400℃至600℃，气压为0.5Torr至3Torr，所述氧气流量为50sccm至1000sccm。
需要说明的是，本实施例中，形成所述第二绝缘层370的工艺还包括：在所述金属互连线350和所述第一绝缘层210上覆盖氧化硅层后，通过化学机械研磨工艺平坦化所述氧化硅层，并将所述氧化硅层的厚度研磨至
Figure BDA0000770258290000081
至
Figure BDA0000770258290000082
形成满足工艺需求的第二绝缘层370。
参考图7，在所述第二绝缘层370内形成第二通孔390，所述第二通孔390位于所述金属互连线350上方且暴露出所述金属互连线350。
具体地，在所述第二绝缘层370表面形成图形化的掩膜层380，以所述图形化的掩膜层380为掩膜，沿暴露的第二绝缘层370区域刻蚀所述第二绝缘层370，直至暴露出所述第一阻挡层340表面，形成第二通孔390。所述第二通孔390位于所述金属互连线350上方且暴露出所述金属互连线350；此外，所述第二通孔390的位置，大小和形状与后续形成的第二金属互连结构的位置，大小和形状相同。形成所述第二通孔390后，通过湿法或离子灰化工艺去除所述图形化的掩膜层380。
参考图8，在所述第二绝缘层370内形成第二金属互连结构410，所述第二金属互连结构410位于所述金属互连线350上方。
具体地，在所述第二绝缘层370内形成第二金属互连结构410的步骤包括：先在所述第二通孔390的侧壁和底部形成第二阻挡层400；形成所述第二阻挡层400后，向所述第二通孔390内填充满导电材料，所述导电材料还位于所述第二绝缘层370顶部表面；采用化学机械研磨工艺平坦化所述导电材料，去除高于所述第二绝缘层370顶部表面的导电材料，直至露出所述第二绝缘层370表面，形成第二金属互连结构410。
本实施例中，所述第二阻挡层400为Ti层和TiN层构成的叠层结构。具体地，先采用物理气相沉积法在所述第二通孔390的侧壁和底部形成钛层；然后采用金属有机化学气相沉积法在钛层表面沉积氮化钛层，以形成所述第二阻挡层400。
本实施例中，采用Ti层和TiN层构成的叠层结构作为第二阻挡层400，所述Ti层不仅与第二通孔390内的第二绝缘层370表面和第一阻挡层340表面具有良好的粘附性，且具有降低所述第二金属互连结构410电阻的作用。
由于所述导电材料在所述第二绝缘层370上的衬垫能力特别弱，而对TiN的衬垫性较好，因此通过在Ti层上沉积TiN层，可以将导电材料很好的衬垫在所述第二通孔390表面，增加所述导电材料和所述第二通孔390(如图7所示)之间的粘附性，起到了接触孔衬垫层的作用。此外，所述TiN层作为扩散阻挡层，可以防止向所述第二通孔390内填充导电材料时所用反应物WF6与第二通孔390(如图7所示)侧壁的第二绝缘层370发生反应，也可以防止向第二通孔390内填充导电材料时所用反应物WF6与所述第二阻挡层400中的Ti层发生反应，所述反应的生成物在导电材料的沉积表面上会产生突起而成为所述第二金属互连结构410的杂质，使所述第二金属互连结构410的电阻偏大，甚至使各金属互连线之间无法正常连通而导致低良率问题。
本实施例中，所述第二金属互连结构410的材料为钨，向所述第二通孔390内填充所述导电材料的工艺为化学气相沉积法。所述化学气相沉积法的工艺具体可以为：首先使用硅烷还原反应形成一层薄钨，所述反应在133.3Pa气压下进行；然后再使用氢气还原反应沉积剩余厚度的钨，以形成导电材料，所述反应气压为3E3Pa至1E4Pa；最后通过化学机械研磨工艺平坦化所述导电材料直至露出所述第二绝缘层370表面，形成所述第二金属互连结构410。
为了解决现有技术存在的问题，本发明还提供一种半导体结构。请继续参考图8，示出了本发明半导体结构一实施例的示意图，所述半导体结构包括：
基底200，所述基底200中形成有第一绝缘层210和位于所述第一绝缘层内的第一金属互连结构220；
金属互连线350，位于所述基底200上且数量至少为一个，与所述第一金属互连结构220相接触，所述金属互连线350包括依次位于所述第一金属互连结构220上的导电层300和金属互连层310；
第二绝缘层370，覆盖所述金属互连线350和金属互连线350露出的所述第一绝缘层210；
第二金属互连结构410，位于所述第二绝缘层370内，且所述第二金属互连结构410位于所述金属互连线350上方。
本实施例中，所述第一金属互连结构220用于与金属互连线350相连接，也可用于所述第二金属互连结构410与外部或其他金属层的电连接。所述基底200还包括：位于所述第一金属互连结构220下方的第一金属互连线240，用于实现位于同层的器件之间的互连；第一绝缘层210，覆盖所述第一金属互连线240，所述第一金属互连结构220和所述第一绝缘层210之间形成有阻挡层230。
本实施例中，所述金属互连线350用于实现位于同层的器件之间的互连，所述金属互连线350包括依次位于所述第一金属互连结构220上的导电层300和金属互连层310。在金属互连线350实现同层器件电连接时，所述导电层300与金属互连层310相当于构成一并联电路，位于同层的器件之间工作过程中，电流流过所述金属互连线350时，所述导电层300可以起到电流分流作用，减小所述金属互连层310中电流密度过大而在局部区域出现空洞的问题，进而避免器件或金属互连线350性能退化或失效。
进一步，所述导电层300的电迁移率低于所述金属互连层310的电迁移率，因此所述导电层300的电迁移失效时间较长，即使所述金属互连层310因流经的电流过大而发生电迁移失效，所述导电层300仍可以保证器件处于不失效状态。本实施例中，所述导电层300为钨层，且所述钨层的厚度为
Figure BDA0000770258290000101
至
Figure BDA0000770258290000111
当所述导电层300的厚度小于
Figure BDA0000770258290000112
时，形成的导电层300的厚度均匀性不够，且所述导电层300的质量和可靠性无法保证，从而难以获得较好的分流效果；由于所述导电层300作为金属互连线350的一部分材料，当所述导电层300的厚度大于
Figure BDA0000770258290000113
所述金属互连线350的电阻将升高，且对形成所述金属互连线350的刻蚀工艺产生影响，所述导电层300不易被刻蚀。
本实施例中，所述金属互连层310包括：依次位于所述导电层300上的粘合层320、金属层330和第一阻挡层340。为了降低金属互连线350的电阻，进而降低后段互连电阻电容(Resistance Capacitor，简称RC)延迟，本实施例中金属层330采用的材料为AlCu合金。
本实施例中，所述粘合层320和所述第一阻挡层340均为Ti层和TiN层构成的叠层结构。通过Ti/TiN包夹AlCu合金的方式，可以保护所述金属层330，增加所述金属互连层310的可靠性，进而可以增加半导体器件的可靠性。
本实施例中，半导体结构还包括第二阻挡层400，位于所述第二金属互连结构410和所述第二绝缘层370之间，所述第二阻挡层400防止所述第二金属互连结构410与所述第二绝缘层370发生扩散反应，进而提高所述第二金属互连结构410的形成质量。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底中形成有第一绝缘层和位于所述第一绝缘层内的第一金属互连结构；
在所述基底上依次覆盖导电层和金属互连层，所述导电层的电迁移率低于所述金属互连层的电迁移率，所述导电层为钨层；刻蚀所述金属互连层和导电层，形成至少一个金属互连线，所述金属互连线位于第一金属互连结构上且露出所述第一绝缘层的部分表面；
在所述金属互连线和所述第一绝缘层上覆盖第二绝缘层；
在所述第二绝缘层内形成第二金属互连结构，所述第二金属互连结构位于所述金属互连线上方。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述钨层的形成工艺为物理气相沉积法。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述钨层的厚度为
Figure FDA0002239176450000011
至
Figure FDA0002239176450000012
4.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述金属互连层的步骤包括：依次在所述导电层上形成粘合层、金属层和第一阻挡层。
5.如权利要求4所述的半导体结构的制造方法，其特征在于，所述粘合层和所述第一阻挡层均为Ti层和TiN层构成的叠层结构。
6.如权利要求4所述的半导体结构的制造方法，其特征在于，所述金属层的材料为AlCu合金。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一绝缘层和第二绝缘层的材料为氧化硅。
8.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一金属互连结构和所述第二金属互连结构的材料为钨。
9.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述第二绝缘层内形成第二金属互连结构的方法包括：
刻蚀所述第二绝缘层，在所述第二绝缘层内形成第二通孔，所述第二通孔位于所述金属互连线上方且暴露出所述金属互连线表面；
在所述第二通孔的侧壁和底部形成第二阻挡层；
形成第二阻挡层后，向所述第二通孔内填充满导电材料，形成第二金属互连结构。
10.如权利要求9所述的半导体结构的制造方法，其特征在于，所述第二阻挡层为Ti层和TiN层构成的叠层结构。
11.一种半导体结构，其特征在于，包括：
基底，所述基底中形成有第一绝缘层和位于所述第一绝缘层内的第一金属互连结构；
位于所述基底上的至少一个金属互连线，与所述第一金属互连结构相接触，所述金属互连线包括依次位于所述第一金属互连结构上的导电层和金属互连层，所述导电层的电迁移率低于所述金属互连层的电迁移率，所述导电层为钨层；
第二绝缘层，覆盖所述金属互连线和金属互连线露出的所述第一绝缘层；
第二金属互连结构，位于所述第二绝缘层内，且所述第二金属互连结构位于所述金属互连线上方。
12.如权利要求11所述的半导体结构，其特征在于，所述钨层的厚度为
Figure FDA0002239176450000021
至
Figure FDA0002239176450000022
13.如权利要求11所述的半导体结构，其特征在于，所述金属互连层包括：依次位于所述导电层上的粘合层、金属层和第一阻挡层。
14.如权利要求13所述的半导体结构，其特征在于，所述粘合层和第一阻挡层均为Ti层和TiN层构成的叠层结构。
15.如权利要求13所述的半导体结构，其特征在于，所述金属层的材料为AlCu。
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