CN114093845A - 内连线结构 - Google Patents
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Abstract
本发明提供一种内连线结构的图形设计,包括第一金属内连线、第二金属内连线及连接第一金属内连线和第二金属内连线并位于第一金属内连线和/或第二金属内连线末端的金属通孔,其中,第一金属内连线自末端的金属通孔处向设定的第一金属内连线的延伸方向延伸第一长度,和/或第二金属内连线自末端的金属通孔处向设定的第二金属内连线的延伸方向延伸第二长度。本发明将末端设置有金属通孔的金属内连线自金属通孔处向设定的金属内连线延伸方向延伸一定长度,改善了末端的金属通孔阻障层覆盖的均匀性,增加了金属内连线与金属通孔交界处的阻障层的覆盖率,提高了电迁移可靠度。同时,降低了金属内连线末端金属通孔短路的风险,提高了良率。
Description
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种内连线结构。
背景技术
半导体器件的制造必须历经一系列工艺流程,该流程包括诸如刻蚀和光刻等各种不同的半导体器件工艺步骤。在传统的工艺流程上会区分为两类主要的次工艺流程,分别为前段制程(Front End of Line,简称FEOL)和后段制程(Back End of Line,简称BEOL)。后段制程可包括金属层的形成,以及在晶圆上不同层的金属层间金属连线、接触孔的形成等。其中,内连线结构是为了实现半导体芯片器件之间的电连接的重要结构,目前已发展出各种内连线结构以及形成工艺,例如铜互连结构。
图1为一内连线结构的示意图,该内连线结构包括第一金属内连线M1、第二金属内连线M2,金属通孔V1连接所述第一金属内连线M1和所述第二金属内连线M2,金属通孔V1的侧壁(sidewall)上顺应性形成一阻障层11。目前内连线结构,对于金属线路末端 (lineend) 附近有金属通孔(via) 结构,其金属通孔附近的上层金属内连线尺寸过窄,产生屏蔽效应,导致阻障层11在金属内连线与金属通孔(via)交界处覆盖率不足,降低电迁移可靠度。另一方面,如图2和图3所示,金属通孔V1位于第二金属内连线M2(上层金属内连线)的末端,由于金属内连线末端在光刻过程中出现线宽变窄,圆化及线长的缩短等情形,增加了金属通孔短路(blind via)的发生几率,导致良率下降。
发明内容
本发明的目的在于提供一种内连线结构,提高金属内连线末端金属通孔侧壁的阻障层覆盖的均匀性,提高电迁移可靠度,降低金属内连线末端金属通孔短路的风险。
为实现上述目的,本发明提供一种内连线结构,包括:第一金属内连线、第二金属内连线及连接所述第一金属内连线和所述第二金属内连线的金属通孔,所述金属通孔位于所述第一金属内连线和/或所述第二金属内连线的末端,其中,所述第一金属内连线自末端的所述金属通孔处向设定的第一金属内连线的延伸方向延伸第一长度,和/或所述第二金属内连线自末端的所述金属通孔处向设定的第二金属内连线的延伸方向延伸第二长度。
可选的,所述第一金属内连线为下层金属内连线,所述第二金属内连线为上层金属内连线,所述第一金属内连线的延伸方向和所述第二金属内连线的延伸方向平行或垂直,且所述第一金属内连线和所述第二金属内连线均垂直于所述金属通孔。
可选的,所述第一长度等于所述第二长度。
可选的,所述第一长度的范围为10nm~40nm,所述第二长度的范围为1nm~40nm。
可选的,至少两条平行设置的所述第一金属内连线通过至少两个所述金属通孔分别与一条所述第二金属内连线垂直连接,至少两个所述金属通孔对应设置在至少两条平行设置的所述第一金属内连线的同一侧的末端,至少两条所述第一金属内连线自末端的所述金属通孔处向设定的第一金属内连线的延伸方向延伸的第一长度相等;
至少两条平行设置的所述第二金属内连线的末端通过至少两个所述金属通孔分别与一条所述第一金属内连线垂直连接,至少两个所述金属通孔对应设置在至少两条平行设置的所述第二金属内连线的同一侧的末端,至少两条所述第二金属内连线自末端的所述金属通孔处向设定的第二金属内连线的延伸方向延伸的第二长度相等。
可选的,至少两条平行设置的所述第一金属内连线通过两个所述金属通孔分别与一条所述第二金属内连线垂直连接,两个所述金属通孔分别设置所述第二金属内连线的两个末端,所述第二金属内连线自两个末端的所述金属通孔处向设定的第二金属内连线的延伸方向延伸的第二长度相等;
至少两条平行设置的所述第二金属内连线通过两个所述金属通孔分别与一条所述第一金属内连线垂直连接,两个所述金属通孔分别设置所述第一金属内连线的两个末端,所述第一金属内连线自两个末端的所述金属通孔处向设定的第一金属内连线的延伸方向延伸的第一长度相等。
可选的,所述第一金属内连线和所述第二金属内连线之间还设置有金属间介电层,所述金属通孔贯穿所述金属间介电层。
可选的,所述金属通孔内填充有接触金属,所述接触金属包括铜或钨。
可选的,所述金属通孔的侧壁形成有阻障层,所述阻障层位于所述金属间介电层和所述接触金属之间。
可选的,所述阻障层的材料包括钛、氮化钛、钽或氮化钽中的至少一种。
综上,本发明提供地内连线结构,包括第一金属内连线、第二金属内连线及连接第一金属内连线和第二金属内连线并位于第一金属内连线和/或第二金属内连线末端的金属通孔,其中,将第一金属内连线自末端的金属通孔处向设定的第一金属内连线的延伸方向延伸第一长度,和/或将第二金属内连线自末端的金属通孔处向设定的第二金属内连线的延伸方向延伸第二长度。本发明将末端设置有金属通孔的金属内连线自金属通孔处向设定的金属内连线延伸方向延伸一定长度,改善了末端的金属通孔阻障层覆盖的均匀性,增加了金属内连线与金属通孔交界处的阻障层的覆盖率,提高了电迁移可靠度。同时,降低了金属内连线末端金属通孔短路的风险,提高了良率。
附图说明
图1为一内连线结构的示意图,包括内连线结构的俯视图(Top view)和剖视图(Side view);
图2为一内连线结构的局部示意图,包括内连线结构的俯视图(Top view)和剖视图(Side view);
图3为一内连线结构的电镜图;
图4为本发明一实施例提供的内连线结构的示意图,包括内连线结构的俯视图(Top view)和剖视图(Side view);
图5为本发明另一实施例提供的内连线结构的示意图,包括内连线结构的俯视图(Top view);
图6为本发明又一实施例提供的内连线结构的示意图,包括内连线结构的俯视图(Top view)。
其中,附图标记为:
M1、M11、M12-第一金属内连线;M2、M21、M22、M23-第二金属内连线;V1、V11、V21、V31、V12、V22、V32-金属通孔;11-阻障层;
a、a11、a12、a21、a22-第一长度;b、b11、b21、b31、b12、b22、b32-第二长度。
具体实施方式
以下结合附图和具体实施例对本发明的内连线结构作进一步详细说明。根据下面的说明和附图,本发明的优点和特征将更清楚,然而,需说明的是,本发明技术方案的构思可按照多种不同的形式实施,并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分,且未必是用于描述特定次序或时间顺序。要理解,在适当情况下,如此使用的这些术语可替换,例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的,如果本文所述的方法包括一系列步骤,且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序,且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同,虽然在所有附图中都可轻易辨认出这些构件,但为了使附图的说明更为清楚,本说明书不会将所有相同构件的标号标于每一图中。
图4为本实施例提供的一种内连线结构的示意图,如图4所示,所述内连线结构包括:第一金属内连线M1、第二金属内连线M2及连接所述第一金属内连线M1和所述第二金属内连线M2的金属通孔V1,所述金属通孔V1位于所述第一金属内连线M1和/或所述第二金属内连线M2的末端,其中,将所述第一金属内连线M1自末端的所述金属通孔V1处向设定的第一金属内连线M1的延伸方向延伸第一长度a,和/或将所述第二金属内连线M2自末端的所述金属通孔V1处向设定的第二金属内连线M2的延伸方向延伸第二长度b。
具体的,所述第一金属内连线M1为下层金属内连线,所述第二金属内连线M2为上层金属内连线,所述第一金属内连线M1的延伸方向和所述第二金属内连线M2的延伸方向平行或垂直,且所述第一金属内连线M1和所述第二金属内连线M2均垂直于所述金属通孔V1。如图4所示,所述第一金属内连线M1的延伸方向和所述第二金属内连线M2的延伸方向平行设置;如图5所示,所述第一金属内连线M1的延伸方向和所述第二金属内连线M2的延伸方向垂直设置。所述第一长度a的范围为10nm~40nm,例如为10nm、20nm、30nm,所述第二长度b的范围为1nm~40nm,例如为5nm、15nm、25nm。在一些实施例中,所述第一长度a可以等于所述第二长度b。当然,所述第一长度a、所述第二长度b及第一长度a和第二长度b之间的大小关系可以根据实际产品需求进行相应设计,本发明不作具体限定。
进一步的,在本发明一些实施例中,所述内连线结构中包括:至少两条平行设置的所述第一金属内连线M1通过至少两个所述金属通孔V1分别与一条所述第二金属内连线M2垂直连接,至少两个所述金属通孔V1对应设置在至少两条平行设置的所述第一金属内连线M1的同一侧的末端,至少两条所述第一金属内连线M1自末端的所述金属通孔V1处向设定的第一金属内连线M1的延伸方向延伸的第一长度a相等;至少两条平行设置的所述第二金属内连线M2的末端通过至少两个所述金属通孔V1分别与一条所述第一金属内连线M1垂直连接,至少两个所述金属通孔V1对应设置在至少两条平行设置的所述第二金属内连线M2的同一侧的末端,至少两条所述第二金属内连线M2自末端的所述金属通孔V1处向设定的第二金属内连线M2的延伸方向延伸的第二长度b相等。
具体的,如图6所示,两条平行设置的第一金属内连线M11、M12,通过金属通孔V11、V12分别与第二金属内连线M21垂直连接,所述金属通孔V11、V12对应设置在平行设置的第一金属内连线M11、M12的同一侧的末端,所述第一金属内连线M11自末端的所述金属通孔V11处向设定的第一金属内连线M11的延伸方向延伸第一长度a11,所述第一金属内连线M12自末端的所述金属通孔V12处向设定的第一金属内连线M12的延伸方向延伸第一长度a12,其中,第一长度a11和第一长度a12相等,即a11= a12;同理,第一长度a21和第一长度a22相等,即a21= a22。
平行设置的第二金属内连线M21、M22、M23的末端通过金属通孔V11、V21、V31分别与第一金属内连线M11垂直连接,所述金属通孔V11、V21、V31对应设置在平行设置的第二金属内连线M21、M22、M23的同一侧的末端,所述第二金属内连线M21自末端的金属通孔V11处向设定的第二金属内连线M21的延伸方向延伸第二长度b11,所述第二金属内连线M22自末端的金属通孔V21处向设定的第二金属内连线M22的延伸方向延伸第二长度b21,所述第二金属内连线M23自末端的金属通孔V31处向设定的第二金属内连线M23的延伸方向延伸第二长度b31,其中,第二长度b11、第二长度b21及第二长度b31相等,即b11= b21= b31,同理,第二长度b12、第二长度b22及第二长度b32相等,即b12= b22= b32。
另外,在本发明一些实施例中,所述内连线结构中包括:至少两条平行设置的所述第一金属内连线M1通过两个所述金属通孔V1分别与一条所述第二金属内连线M2垂直连接,两个所述金属通孔V1分别设置所述第二金属内连线M2的两个末端,所述第二金属内连线M2自两个末端的所述金属通孔V1处向设定的第二金属内连线M2的延伸方向延伸的第二长度b的相等;至少两条平行设置的所述第二金属内连线M2通过两个所述金属通孔V1分别与一条所述第一金属内连线M1垂直连接,两个所述金属通孔V1分别设置所述第一金属内连线M1的两个末端,所述第一金属内连线M1自两个末端的所述金属通孔处向设定的第一金属内连线M1的延伸方向延伸的第一长度a相等。
具体的,继续参考图6所示,平行设置的所述第一金属内连线M11、M12通过两个金属通孔V11、V12分别与第二金属内连线M21垂直连接,金属通孔V11、V12分别设置所述第二金属内连线M21的两个末端,所述第二金属内连线M21自金属通孔V11处向设定的第二金属内连线M21的延伸方向延伸第二长度b11,所述第二金属内连线M21自金属通孔V12处向设定的第二金属内连线M21的延伸方向延伸第二长度b21,其中,第二长度b11和第二长度b12相等,即b11= b12;同理,第二长度b21和第二长度b22相等,即b21= b22;第二长度b31和第二长度b32相等,即b31= b32。
平行设置的第二金属内连线M21、M23通过金属通孔V11、V31分别与第一金属内连线M11垂直连接,金属通孔V11、V31分别设置所述第一金属内连线M11的两个末端,所述第一金属内连线M11自末端的金属通孔V11处向设定的第一金属内连线M11的延伸方向延伸第一长度a11,所述第一金属内连线M11自末端的金属通孔V31处向设定的第一金属内连线M11的延伸方向延伸第一长度a21,其中,第一长度a11和第一长度a21相等,即a11=a21;同理,第一长度a12和第一长度a22相等,即a12=a22。
本实施例中提供的内连线结构是内连线结构基于现有半导体铜制程金属互连的内连线图形结构设计。在本实施例中,所述第一金属内连线M1和所述第二金属内连线M2之间还形成有金属间介电层(图中未示出),所述金属通孔V1贯穿所述金属间介电层。所述金属间介电层可以包含低介电常数(k值小于5)材料或超低介电常数(k值小于3)材料。例如,所述金属间介电层可以包含二氧化硅、掺杂氟二氧化硅、多孔结构介电层等。所述金属通孔V1内填充有接触金属,所述接触金属包括铜(Cu)或钨(W)。所述金属通孔V1的侧壁形成有阻障层11,所述阻障层11位于所述金属间介电层和所述接触金属之间,所述阻障层11可以避免接触金属(铜)扩散至金属间介电层中,也可避免低金属间介电层中的不纯物质扩散进入接触金属中。所述阻障层11的材质例如是钛(Ti)层、氮化钛(TiN)层、钽(Ta)层、氮化钽(TaN)层或上述材料的复合层例如钛/氮化钛(Ti/TiN)层及钽/氮化钽(Ta/TaN)层等。所述阻障层11沉积的方法例如是物理气相沉积(physical vapor deposition,PVD)、化学气相沉积、原子层沉积与类似的方法。
综上所述,本发明提供一种内连线结构,包括第一金属内连线、第二金属内连线及连接所述第一金属内连线和所述第二金属内连线的金属通孔,所述金属通孔位于所述第一金属内连线和/或所述第二金属内连线的末端,其中,将所述第一金属内连线自末端的所述金属通孔处向设定的第一金属内连线的延伸方向延伸第一长度,和/或将所述第二金属内连线自末端的所述金属通孔处向设定的第二金属内连线的延伸方向延伸第二长度。本发明将末端设置有金属通孔的金属内连线自金属通孔处向其设定的金属内连线延伸方向延伸一定长度,改善了金属内连线末端的金属通孔阻障层覆盖的均匀性,增加了金属内连线与金属通孔交界处的阻障层的覆盖率,提高了电迁移可靠度。同时,末端设置有金属通孔的金属内连线,通过末端延伸降低了金属内连线末端在光刻过程中线宽变窄,圆化及线长的缩短等情形带来的金属通孔短路的风险,提高了良率。
需要说明的是,本说明书中的各个实施例均采用相关的方式描述,各个实施例之间相同相似的部分互相参见即可,每个实施例重点说明的都是与其他实施例的不同之处。尤其,对于结构实施例而言,由于其基本相似于方法实施例,所以描述的比较简单,相关之处参见方法实施例的部分说明即可。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (10)
1.一种内连线结构,其特征在于,包括:第一金属内连线、第二金属内连线及连接所述第一金属内连线和所述第二金属内连线的金属通孔,所述金属通孔位于所述第一金属内连线和/或所述第二金属内连线的末端,其中,将所述第一金属内连线自末端的所述金属通孔处向设定的第一金属内连线的延伸方向延伸第一长度,和/或将所述第二金属内连线自末端的所述金属通孔处向设定的第二金属内连线的延伸方向延伸第二长度。
2.根据权利要求1所述的内连线结构,其特征在于,所述第一金属内连线为下层金属内连线,所述第二金属内连线为上层金属内连线,所述第一金属内连线的延伸方向和所述第二金属内连线的延伸方向平行或垂直,且所述第一金属内连线和所述第二金属内连线均垂直于所述金属通孔。
3.根据权利要求2所述的内连线结构,其特征在于,所述第一长度等于所述第二长度。
4.根据权利要求2所述的内连线结构,其特征在于,所述第一长度的范围为10nm~40nm,所述第二长度的范围为1nm~40nm。
5.根据权利要求2所述的内连线结构,其特征在于,至少两条平行设置的所述第一金属内连线通过至少两个所述金属通孔分别与一条所述第二金属内连线垂直连接,至少两个所述金属通孔对应设置在至少两条平行设置的所述第一金属内连线的同一侧的末端,至少两条所述第一金属内连线自末端的所述金属通孔处向设定的第一金属内连线的延伸方向延伸的第一长度相等;
至少两条平行设置的所述第二金属内连线的末端通过至少两个所述金属通孔分别与一条所述第一金属内连线垂直连接,至少两个所述金属通孔对应设置在至少两条平行设置的所述第二金属内连线的同一侧的末端,至少两条所述第二金属内连线自末端的所述金属通孔处向设定的第二金属内连线的延伸方向延伸的第二长度相等。
6.根据权利要求2所述的内连线结构,其特征在于,至少两条平行设置的所述第一金属内连线通过两个所述金属通孔分别与一条所述第二金属内连线垂直连接,两个所述金属通孔分别设置所述第二金属内连线的两个末端,所述第二金属内连线自两个末端的所述金属通孔处向设定的第二金属内连线的延伸方向延伸的第二长度相等;
至少两条平行设置的所述第二金属内连线通过两个所述金属通孔分别与一条所述第一金属内连线垂直连接,两个所述金属通孔分别设置所述第一金属内连线的两个末端,所述第一金属内连线自两个末端的所述金属通孔处向设定的第一金属内连线的延伸方向延伸的第一长度相等。
7.根据权利要求1所述的内连线结构,其特征在于,所述第一金属内连线和所述第二金属内连线之间还设置有金属间介电层,所述金属通孔贯穿所述金属间介电层。
8.根据权利要求1所述的内连线结构,其特征在于,所述金属通孔内填充有接触金属,所述接触金属包括铜或钨。
9.根据权利要求8所述的内连线结构,其特征在于,所述金属通孔的侧壁形成有阻障层,所述阻障层位于所述金属间介电层和所述接触金属之间。
10.根据权利要求9所述的内连线结构,其特征在于,所述阻障层的材料包括钛、氮化钛、钽或氮化钽中的至少一种。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
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Family
ID=80308921
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210063204.4A Pending CN114093845A (zh) | 2022-01-20 | 2022-01-20 | 内连线结构 |
Country Status (1)
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---|---|
CN (1) | CN114093845A (zh) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20220225 |