CN115706081A - 半导体结构及其制作方法 - Google Patents

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李昆儒
侯朝钟
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陈知远
陈群翰
高苇昕
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Abstract

本发明公开一种半导体结构及其制作方法，其中该半导体结构包括一第一介电层位于一基底上、一导电结构位于该第一介电层中，并且包括一端部，以及与该端部连接并且往远离该端部的方向延伸的一延伸部。一第二介电层位于该第一介电层上。一导电插塞，穿过该第二介电层并且与该导电结构的该延伸部直接接触。一虚设插塞，穿过该第二介电层并且与该导电结构的该端部直接接触。在剖面中，该虚设插塞的一宽度小于该导电插塞的一宽度的50％。

Description

半导体结构及其制作方法
技术领域
本发明涉及一种半导体结构及其制作方法，特别是涉及一种包括设置在导电结构端部上的虚设插塞的半导体结构及其制作方法。
背景技术
金属化学机械抛光(CMP)工艺已广泛应用于半导体工艺中，用来制作导电结构，例如制作用于垂直方向电连接的金属接触插塞(contact plug)。然而，金属化学机械抛光过程中，暴露在研磨液中的金属材料可能由于活性电位差而发生伽凡尼腐蚀(GalvanicCorrosion)(或称为电位差腐蚀)，导致被过度移除而凹陷，造成后续接触不良的缺陷。
发明内容
本发明目的在于提供一种半导体结构及其制作方法，其在导电结构的端部上设置尺寸较小的虚设插塞，可减少设置在导电结构的其他部分上的导电插塞的金属材料于化学机械抛光过程中被过度移除而凹陷的问题。
本发明一实施例提供了一种半导体结构，包括一第一介电层位于一基底上、一导电结构位于该第一介电层中，并且包括一端部，以及与该端部连接并且往远离该端部的方向延伸的一延伸部、一第二介电层位于该第一介电层上、一导电插塞，穿过该第二介电层并且与该导电结构的该延伸部直接接触、一虚设插塞，穿过该第二介电层并且与该导电结构的该端部直接接触。其中在剖面中，该虚设插塞的一宽度小于该导电插塞的一宽度的50％。
本发明另一实施例提供了一种半导体结构的制作方法，包括以下步骤。首先，在一第一介电层中形成一导电结构，其中该导电结构包括一端部，以及与该端部连接并且往远离该端部的方向延伸的一延伸部。接着，在该第一介电层上形成一第二介电层。接着，形成穿过该延伸部正上方的该第二介电层的一第一开孔，以及穿过该端部正上方的该第二介电层的一第二开孔，其中于剖面中，该第二开孔的一宽度小于该第一开孔的一宽度的50％。接着，形成一导电材料层覆盖该第二介电层并且填满该第一开孔及该第二开孔。然后，进行一化学机械抛光工艺以移除该第一开孔及该第二开孔外的该导电材料层，获得位于该第一开孔中的一导电插塞以及位于该第二开孔中的一虚设插塞。
附图说明
图1、图2、图3、图5、图6、图7、图8为本发明一实施例的半导体结构于制造过程的各个阶段的剖面示意图；
图4为本发明一实施例的半导体结构于图3所示阶段的另一种实施态样的示意图；
图9为本发明另一实施例的半导体结构的剖面示意图；
图10、图11和图12为本发明一些实施例的半导体结构的平面示意图。
主要元件符号说明
10 基底
12 第一介电层
14 导电结构
14a 端部
14b 延伸部
16 蚀刻停止层
18 介电材料层
18S 表面
20 第二介电层
22 第一开孔
24 第二开孔
25 导电材料层
26 第一金属层
28 第二金属层
30 导电插塞
32 虚设插塞
40 存储器叠层
42 底电极材料层
44 存储层
46 顶电极材料层
48 存储器单元结构
52 保护层
26A 衬层
26B 第二填充金属
28A 第一填充金属
30S 表面
32S 表面
P1 化学机械抛光工艺
P2 图案化工艺
W1 第一宽度
W2 第二宽度
具体实施方式
图1、图2、图3、图5、图6、图7、图8所绘示为根据本发明一实施例的半导体结构于制造过程的各个阶段的剖面示意图。图4为所绘示为根据本发明一实施例的半导体结构于图3所示阶段的另一种实施态样。
请参考图1，首先提供一基底10，接着于基底10上形成第一介电层12，然后于第一介电层12中形成导电结构14。导电结构14包括端部14a，以及连接在端部14a一侧并且往远离端部14a的方向延伸的一延伸部14b。换句话说，导电结构14是沿着水平面延伸并且终止在端部14a。
基底10例如是硅基底、外延硅基底、硅锗(SiGe)基底、碳化硅(SiC)基底或硅覆绝缘基底(silicon-on-insulator,SOI)，但不限于此。基底10内可设有绝缘结构、有源区，以及形成在有源区的半导体元件，例如晶体管、二极管、存储器、发光元件、电阻、电容、或电感等，为了简化图示并未绘示于图中。
第一介电层12可包括氧化硅或介电常数小于氧化硅的介电常数(大约3.9)的低介电常数(low-k)介电材料。第一介电层12与基底10之间可另设有层间介电层以及形成在层间介电层中的导电结构，为了简化附图并未绘示于图中。
导电结构14可以是任何用于实现水平方向电连接的导电结构，例如是各种尺寸的导电绕线或导电板。导电结构14可包括金属材料，例如钴(Co)、铜(Cu)、铝(Al)、钨(W)、镍(Ni)、铂(Pt)、钽(Ta)、钛(Ti)、上述材料的化合物、复合层或合金，但不限于此。根据本发明一实施例，导电结构14包括铜。
请继续参考图1，接着全面性地在第一介电层12上形成第二介电层20。根据本发明一实施例，第二介电层20可包括蚀刻停止层16以及位于蚀刻停止层16上的介电材料层18。介电材料层18可包括氧化硅或介电常数小于氧化硅的介电常数(大约3.9)的低介电常数(low-k)介电材料。蚀刻停止层16可包括材质不同于介电材料层18的介电材料，例如氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)，或氮掺杂碳化硅(nitride doped siliconcarbide,NDC)，但不限于此。
请参考图1，接着可进行一图案化工艺(例如光刻暨蚀刻工艺)，以形成贯穿第二介电层20并且分别位于导电结构14的延伸部14b的正上方和端部24的正上方的第一开孔22和第二开孔24。如图1所示，第一开孔22具有第一宽度W1，第二开孔24具有第二宽度W2，且第二宽度W2小于50％的第一宽度W1，例如可介于第一宽度W1的20％至40％之间。举例来说，当第二宽度W2大约是55nm时，第一宽度W1小于27nm，例如可介于11nm至22nm之间。
请参考图3。接着可利用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)等工艺以于第二介电层20上形成一导电材料层25。根据本发明一实施例，导电材料层25包括先形成第一金属层26，其沿着第二介电层20的表面(即介电材料层18表面)、第一开孔22的侧壁和底面覆盖并且填充第二开孔24大部分空间或者完全填满第二开孔24，然后再于第一金属层26上形成第二金属层28，并且用第二金属层28填满第一开孔22。根据本发明一实施例，第一金属层26的材料可包括氮化钛(TiN)，第二金属层28的材料可包括钨(W)。
在一些实施例中，如图4所示，可在形成第一金属层26之后进行一蚀刻工艺，以移除位于第一开孔22和第二开孔24之外的第一金属层26，显露出第二介电层20的表面(即介电材料层18的表面)，然后再形成第二金属层28。
请参考图5。接着进行化学机械抛光工艺P1以移除第一开孔22和第二开孔24之外的导电材料层25，直到显露出第二介电层20的表面(即介电材料层18的表面18S)，从而获得位于第一开孔22中的导电插塞30以及位于第二开孔24中的虚设插塞32。导电插塞30的尺寸由第一开孔22的尺寸决定，例如可具有第一宽度W1。虚设插塞32的尺寸由第二开孔24的尺寸决定，例如可具有第二宽度W2。虚设插塞32的第二宽度W2小于50％的导电插塞30的第一宽度W1。
如图5所示，导电插塞30包括第一填充金属28A以及位于第一填充金属28A和第二介电层20以及导电结构14之间的衬层26A，其中第一填充金属28A是由第二金属层28构成，衬层26A是由第一金属层26构成。虚设插塞32包括第二填充金属26B，且第二填充金属26B是由第一金属层26构成。
值得注意的是，导电插塞30的金属材料和虚设插塞32的金属材料通过导电结构14彼此电连接，当两者在化学机械抛光工艺P1中同时暴露于研磨液时，实际上会形成涉及电子流动与化学反应(金属材料被研磨液的氧化剂氧化)的电化学系统。本发明在导电结构14的端部14a上设置虚设插塞32并使虚设插塞32的尺寸足够小于导电插塞30的尺寸(第二宽度W2小于50％的第一宽度W1)，可起到汇聚电子(图中标示的e-)的作用，因此可减少流向导电插塞30的电子，进而减少导电插塞30的金属材料发生伽凡尼腐蚀而过度凹陷的问题。结果，如图5所示，导电插塞30的表面30S(第一填充金属28A的表面)可大致上齐平于或略低于第二介电层20的表面(即介电材料层18的表面18S)。虚设插塞32由于电子汇聚而发生较明显的伽凡尼腐蚀，因此表面32S(即第二填充金属26B的表面)会低于导电插塞30的表面30S且具有凹陷轮廓。
请参考图6。接着，形成一存储器叠层40全面性地覆盖第二介电层20以及导电插塞30和虚设插塞32。根据本发明一实施例，存储器叠层40可包括一底电极材料层42、一存储层44位于底电极材料层42上，以及一顶电极材料层46位于存储层44上，其中底电极材料层42直接接触导电插塞30和虚设插塞32。底电极材料层42和顶电极材料层46分别包含导电材料，例如钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)，或上述材料的组合，但不限于此。存储层44可包括磁阻式存储器(MRAM)的磁隧穿接面叠层(MTJ)、电阻式存储器(RRAM)的可变电阻层，或者是其他种类的存储器材料层。根据本发明一实施例，存储层44包括磁隧穿接面叠层(MTJ)。
请参考图7。接着，对存储器叠层40进行一图案化工艺P2，以于各导电插塞30的正上方形成一存储器单元结构48，并且移除虚设插塞32正上方的存储器叠层40，显露出第二开孔24的开口处。在一些实施例中，如图7所示，底电极材料层42的一剩余部分会填充在虚设插塞32正上方的第二开孔24内，覆盖住虚设插塞32的表面32S(即第二填充金属26B的表面)。
请参考图8。接着，可通过化学气相沉积(CVD)工艺于第二介电层20上形成一保护层52共型地沿着第二介电层20表面、该存储器单元结构48的侧壁和顶面覆盖，并且完全覆盖住虚设插塞32。保护层52的材料可包括氮化硅(SiN)、氮氧化硅(SiON)或氮碳化硅(SiCN)等绝缘材料，但不限于此。
本发明通过在导电结构14的端部14a上设置虚设插塞32，可减少导电插塞30的金属材料发生伽凡尼腐蚀而过度凹陷的问题，由此获得的导电插塞30的第一填充金属28A的表面可大致上齐平于或略低于第二介电层20的表面(即介电材料层18表面)，可获得与底电极材料层42之间优选的电连接品质。
图9所绘示为根据本发明另一实施例的半导体结构的剖面示意图。与前述实施例不同之处在于，覆盖在虚设插塞32上的底电极材料层42于图案化工艺P2(参考图7)中可被完全移除，因此后续形成的保护层52会填入虚设插塞32正上方的第二开孔24内，直接接触虚设插塞32的第二填充金属26B的表面。
图10、图11和图12所绘示为根据本发明一些实施例的半导体结构的平面示意图。应理解，示出的虚设插塞及导电插塞的数量可根据需求调整，并不以图中举例的为限。
请参考图10，导电结构14可为一导电绕线的一部分，其包括端部14a以及连接在端部14a一侧并且往远离端部14a的方向延伸的延伸部14b。多个导电插塞30设置在延伸部14b上。多个虚设插塞32设置在端部14a上。
请参考图11，导电结构14可为一导电板的一部分，靠近边缘部分即端部14a，被端部14a包围的部分即延伸部14b。多个导电插塞30设置在延伸部14b上。多个虚设插塞32可沿着导电结构14的边缘设置。
请参考图12，在一些实施例中，若导电插塞30与导电结构14的边缘之间的间距不够用于设置虚设插塞32时，可在导电结构14的边缘设计往外延伸的部分，即图12标示的端部14a，然后将虚设插塞32设置在端部14a上，同样也可获得于化学机械抛光工艺中汇聚电子进而避免导电插塞30由于伽凡尼腐蚀而被过度移除形成凹陷的问题。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体结构，包括：
第一介电层，位于基底上；
导电结构，位于该第一介电层中，并且包括端部以及与该端部连接并且往远离该端部的方向延伸的延伸部；
第二介电层，位于该第一介电层上；
导电插塞，穿过该第二介电层并且与该导电结构的该延伸部直接接触；以及
虚设插塞，穿过该第二介电层并且与该导电结构的该端部直接接触，其中于剖面中，该虚设插塞的宽度小于该导电插塞的宽度的50％。
2.如权利要求1所述的半导体结构，其中该虚设插塞的该宽度介于该导电插塞的该宽度的20％至40％之间。
3.如权利要求1所述的半导体结构，其中该虚设插塞的顶面低于该导电插塞的顶面。
4.如权利要求3所述的半导体结构，其中该导电插塞的该顶面齐平于或低于该第二介电层的表面。
5.如权利要求3所述的半导体结构，另包括：
存储器单元结构，位于该导电插塞上；以及
保护层，位于该第二介电层及该虚设插塞上，并且覆盖该存储器单元结构的顶面和侧壁。
6.如权利要求5所述的半导体结构，其中该保护层与该虚设插塞的该顶面直接接触。
7.如权利要求5所述的半导体结构，另包括底电极材料层，位于该虚设插塞的该顶面上，该保护层与该底电极材料层的顶面直接接触。
8.如权利要求1所述的半导体结构，其中该导电插塞包括第一填充金属，该虚设插塞包括第二填充金属，该第一填充金属与该第二介电层和该导电结构由衬层分隔开而不直接接触，该第二填充金属与该第二介电层和该导电结构直接接触，该第二填充金属与该衬层包括相同材料。
9.如权利要求8所述的半导体结构，其中该第一填充金属包括钨(W)，该第二填充金属和该衬层包括氮化钛(TiN)。
10.如权利要求8所述的半导体结构，其中该第一填充金属的顶面低于该第二填充金属的顶面。
11.一种半导体结构的制作方法，包括：
在第一介电层中形成导电结构，其中该导电结构包括端部以及与该端部连接并且往远离该端部的方向延伸的延伸部；
在该第一介电层上形成第二介电层；
形成穿过该延伸部正上方的该第二介电层的第一开孔，以及穿过该端部正上方的该第二介电层的第二开孔，其中在剖面中，该第二开孔的宽度小于该第一开孔的宽度的50％；
形成一导电材料层覆盖该第二介电层并且填满该第一开孔及该第二开孔；以及
进行化学机械抛光工艺以移除该第一开孔及该第二开孔外的该导电材料层，获得位于该第一开孔中的导电插塞以及位于该第二开孔中的虚设插塞。
12.如权利要求11所述的半导体结构的制作方法，其中该虚设插塞的顶面低于该导电插塞的顶面。
13.如权利要求12所述的半导体结构的制作方法，其中该导电插塞的该顶面齐平于或低于该第二介电层的表面。
14.如权利要求11所述的半导体结构的制作方法，其中形成该导电材料层的步骤包括：
形成第一金属层，沿着该第二材料层的表面、该第一开孔的侧壁和底面覆盖，并且填满该第二开孔；以及
形成第二金属层，位于该第一金属层上并且填满该第一开孔。
15.如权利要求14所述的半导体结构的制作方法，其中该第一金属层包括氮化钛(TiN)，该第二金属层包括钨(W)。
16.如权利要求14所述的半导体结构的制作方法，另包括在形成该第二金属层之前，移除该第一开孔和该第二开孔之外的该第一金属层。
17.如权利要求11所述的半导体结构的制作方法，另包括：
形成存储器叠层于该第二介电层上并且覆盖该导电插塞及该虚设插塞，其中该存储器叠层包括：
底电极材料层；
存储层，位于该底电极材料层上；以及
顶电极材料层，位于该存储层上；
对该存储器叠层进行图案化工艺，形成存储器单元结构位于该导电插塞的正上方，并且移除该虚设插塞正上方的该存储器叠层；以及
形成保护层，沿着该第二介电层以及该存储器单元结构的侧壁和顶面覆盖，并且覆盖该虚设插塞。
18.如权利要求17所述的半导体结构的制作方法，其中该底电极材料层的剩余部分位于该虚设插塞上，且该剩余部分的顶面与该保护层直接接触。
19.如权利要求17所述的半导体结构的制作方法，其中该保护层与该虚设插塞的顶面直接接触。
20.如权利要求11所述的半导体结构的制作方法，其中该第二开孔的该宽度介于该第一开孔的该宽度的20％至40％之间。
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