CN107017338B - 半导体结构和其形成方法 - Google Patents

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Abstract

本揭露涉及一种半导体结构和其形成方法。本揭露提供一种半导体结构，其包括一第N金属层，在一晶体管区上方，其中N是一自然数；以及一底部电极，在所述第N金属层上方。所述底部电极包含一底部部分，具有一第一宽度并且位于一底部电极通路BEVA中，所述第一宽度在所述BEVA的一顶部表面测量；以及一上方部分，具有一第二宽度并且位于所述底部部分上方。所述半导体结构也包括一磁性穿隧结MTJ层，具有一第三宽度并且位于所述上方部分上方；一顶部电极，在所述MTJ层上方；以及一第(N+1)金属层，在所述顶部电极上方。所述第二宽度大于所述第一宽度。

Description

半导体结构和其形成方法
技术领域
本揭露涉及一种半导体结构和其形成方法。
背景技术
半导体用于电子应用包括收音机、电视机、手机、和个人运算装置的集成电路中。一种众所周知的半导体装置是半导体存储装置，如动态随机存取存储器(dynamic randomaccess memory，DRAM)、或快闪存储器，这二者都使用电荷来存储数据。
在半导体存储器装置中，一更近期的发展涉及自旋电子学，其组合半导体技术与磁性材料和装置。使用电子的自旋极化而非电子的电荷来表示“1”或“0”的状态。一个这样的自旋电子装置是自旋力矩转移(spin torque transfer，STT)磁性穿隧结(magnetictunneling junction，MTJ)装置。
MTJ装置包括自由层、穿隧层、以及钉扎层(pinned layer)。自由层的磁化方向可通过下列反转：施加电流通过穿隧层，其造成自由层内所注入的经极化电子在自由层的磁化上使出所谓的自旋力矩。钉扎层具有固定的磁化方向。当电流以从自由层往钉扎层的方向流动时，电子以反方向流动，即从钉扎层往自由层。在穿过钉扎层之后，电子极化成相同于钉扎层的极化方向；流动通过穿隧层；以及接着进入到并累积在自由层中。最终，自由层的磁化平行于钉扎层所具者，并且MTJ装置将是在低电阻状态。这由电流所造成的电子注入被称为主要注入。
当施加从钉扎层往自由层流动的电流时，电子以从自由层往钉扎层的方向流动。具有相同于钉扎层磁化方向的极化的电子能够流动通过穿隧层并进入到钉扎层中。相反地，具有与钉扎层的磁化不同的极化的电子将被钉扎层反射(阻挡)并且将累积在自由层中。最终，自由层的磁化变成反平行于钉扎层所具者，并且MTJ装置将是在高电阻状态。这由电流所造成的相应电子注入被称为次要注入。
发明内容
本揭露的一些实施例提供一种半导体结构，其包括一第N金属层，在一晶体管区上方，其中N是一自然数；以及一底部电极，在所述第N金属层上方。所述底部电极包含一底部部分，具有一第一宽度并且位于一底部电极通路(bottom electrode via，BEVA)中，所述第一宽度沿所述BEVA的一顶部表面测量；以及一上方部分，具有一第二宽度并且位于所述底部部分上方。所述半导体结构也包括一磁性穿隧结(MTJ)层，具有一第三宽度并且位于所述上方部分上方；一顶部电极，在所述MTJ层上方；以及一第(N+1)金属层，在所述顶部电极上方。所述第一宽度大于所述第三宽度。
本揭露的一些实施例提供一种半导体结构，其包括一第N金属层；一底部电极，在所述第N金属层上方；一磁性穿隧结(MTJ)层，在所述底部电极上方；以及一间隔件，其侧向环绕所述MTJ层。所述底部电极包含一顶部表面，所述顶部表面具有一第一宽度大于所述MTJ层的一底部表面的一第二宽度。
本揭露的一些实施例提供一种用于制造一半导体结构的方法。所述方法包括(1)形成一第N金属层，(2)形成一MTJ结构在所述第N金属层上方，(3)形成一间隔件在所述MTJ结构上方，环绕所述MTJ结构的一侧壁，以及(4)形成一第(N+1)金属在所述第N金属上面。
附图说明
本揭露的方面将在与随附图式一同阅读下列详细说明下被最优选地理解。请注意，根据业界标准作法，各种特征未依比例绘制。事实上，为了使讨论内容清楚，各种特征的尺寸可刻意放大或缩小。
图1A是根据本揭露的一些实施例的半导体结构的截面。
图1B是根据本揭露的一些实施例的半导体结构的截面。
图2是根据本揭露的一些实施例的半导体结构的截面。
图3到23是根据本揭露的一些实施例的在各种阶段成形加工的互补式金属氧化物半导体-微机电系统(complementary metal-oxide semiconductor-microelectromechanical system，CMOS-MEMS)结构的截面。
具体实施方式
下列揭露提供许多用于实施所提供标的的不同特征的不同实施例、或实例。为了简化本揭露，于下描述组件和配置的具体实例。当然这些仅为实例而非打算为限制性的。例如，在下面说明中，形成第一特征在第二特征上方或上可包括其中第一和第二特征形成为直接接触的实施例，以及也可包括其中额外特征可形成在第一与第二特征之间而使得第一和第二特征不可直接接触的实施例。此外，本揭露可重复参考编号和/或字母于各种实例中。这种重复是为了简单与清楚的目的并且其本身并不决定所讨论的各种实施例和/或构形之间的关系。
再者，空间相关词汇，如“在…之下”、“下面”、“下”、“上面”、“上”和类似词汇，可为了使说明书便于描述如图式绘示的一个元件或特征与另一个(或多个)元件或特征的相对关系而使用于本文中。除了图式中所画的方位外，这些空间相对词汇也打算用来涵盖装置在使用中或操作时的不同方位。所述设备可以其它方式定向(旋转90度或于其它方位)，据此在本文中所使用的这些空间相关说明符可以类似方式加以解释。
尽管用以阐述本揭露宽广范围的数值范围和参数是近似值，但是尽可能精确地报告在具体实例中所提出的数值。然而，任何数值固有地含有某些必然从相应测试测量中发现的标准偏差所导致的误差。同样，如本文中所使用，词汇“约”一般意指在距给定值或范围的10％、5％、1％、或0.5％内。替代地，词汇“约”意指在所属领域的一般技术人员所认知的平均值的可接受标准误差内。除操作/工作实例外，或除非有另行具体指明，否则在所有情况下，所有的数值范围、量、值、和百分比，如本文中所揭示的用于材料数量、时间持续期间、温度、操作条件、量的比等的那些，应理解成以词汇“约”所修饰者。据此，除非有相反指示，否则本揭露和所附权利要求书中所提出的数值参数是可依所要变化的近似值。最少，每一个数值参数应至少按照所报告的有效位数的数目并且通过施加常规四舍五入技术而解释。本文中，范围可表示成从一个端点到另一个端点或在两个端点之间。除非有另行指明，否则本文揭露的所有范围包含端点。
已持续开发在CMOS结构中的嵌入式磁性随机存取存储器(magnetic randomaccess memory，MRAM)单元。具有嵌入式MRAM单元的半导体电路包括MRAM单元区，以及与MRAM单元区分开的逻辑区。例如，MRAM单元区可位在前述半导体电路的中心，而逻辑区可位在半导体电路的周边。请注意，前一宣称不打算为限制性的。关于MRAM单元区和逻辑区的其它配置包括在本揭露所涵盖的范围中。
在MRAM单元区中，晶体管结构可位于所述MRAM结构下。在一些实施例中，MRAM单元嵌入到在后端工艺(back-end-of-line，BEOL)操作中所制备的金属化层中。例如，在MRAM单元区中的晶体管结构和在逻辑区中的晶体管结构位于共同半导体衬底中，所述共同半导体衬底在前端工艺操作中所制备；并且在一些实施例中，在前述两区中的所述晶体管结构大体上完全相同。MRAM单元可嵌入到金属化层的任何位置中，例如，在平行于半导体的衬底的表面水平地分布的相邻金属线层之间。举例来说，嵌入式MRAM可位在MRAM单元区中的第四金属线层与第五金属线层之间。水平地移动到逻辑区，第四金属线层透过第四金属通路连接到第五金属线层。换句话说，考虑MRAM单元区与逻辑区，嵌入式MRAM占据了至少第五金属线层的一部份与第四金属通路的厚度。本文中为金属线层所提供的数目是非限制性者。一般，所属领域的一般技术人员可理解MRAM位在第N金属线层与第(N+1)金属线层之间，其中N是自然数。
嵌入式MRAM包括由铁磁材料所构成的磁性穿隧结(MTJ)。为了信号/偏压输送，底部电极以及顶部电极电耦合到MTJ。在前面所提供的实例之后，底部电极进一步连接到第N金属线层，而顶部电极进一步连接到第(N+1)金属线层。其余空间以介电层填充，以保护并电绝缘在第N金属线层与第(N+1)金属线层之间。在一些实施例中，所述介电层可包括与在顶部电极中、在MTJ中、在底部电极中以及在金属线中的金属中的那些材料不同的材料，以达成所要特征几何以及绝缘性能。
然而，环绕底部电极并且靠近第N金属线的介电层有过量损失。例如，用来定义顶部电极、MTJ层以及底部电极的蚀刻剂对前述层的任一者是非选择性的并且可能过度蚀刻下方介电层。在底部电极与下方介电层之间无选择性的结果可能造成在所述介电层下面的第N金属线被暴露出或被过度薄化。这种伤害适用在MRAM单元区以及逻辑区二者。因此，所述对介电层的伤害导致下方金属，例如Cu原子的迁移以及此后的在MRAM单元区以及逻辑区二者中的短路发生。
再者，在形成MTJ的工艺中，于MTJ堆迭体的沉积工艺之后合适的去除工艺，如干式蚀刻被采用而使得MTJ被图案化。在干式蚀刻工艺期间，由于轰击底部电极材料，粒子被散射。这些被散射粒子可能被溅射回邻接特征，如所图案化的MTJ的侧壁，并导致短路或漏电流。
本揭露提供一种半导体结构，其中底部电极具有的宽度是较大于MTJ的底部或顶部电极的底部所具者。此外，MRAM可包括位于底部电极上的间隔件。因此，底部电极的蚀刻操作与顶部电极以及MTJ的蚀刻操作被间隔件的形成操作分开。引入本揭露中的所述操作防止环绕底部电极通路的介电层被伤害并有效减少下方金属原子迁移的机会。
参考图1A，图1A是根据本揭露的一些实施例的半导体结构10的截面。半导体结构10可以是半导体电路，其包括MRAM单元区100A。在一些实施例中，半导体结构10可包括其它区。MRAM单元区100A具有晶体管结构101在半导体衬底100中。在一些实施例中，半导体衬底100可以是但不限于，例如硅衬底。在一种实施例中，衬底100可包括其它半导体材料，如硅锗、碳化硅、砷化镓等。在本实施例中，半导体衬底100是包含硅的p-型半导体衬底(P-衬底)或n型半导体衬底(N-衬底)。替代地，衬底100包括另一元素型半导体，如锗；化合物半导体，其包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，其包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs，GaInP、和/或GaInAsP；或其组合。在又另一替代实施例中，半导体衬底100是绝缘体上半导体(semiconductor on insulator，SOI)。在其它替代实施例中，半导体衬底100可包括掺杂外延层、梯度半导体层、和/或在不同种类的另一半导体层上方的半导体层，如在硅锗层上的硅层。半导体衬底100可包括或可不包括掺杂区，如p-井、n-井、或其组合。
半导体衬底100进一步包括重掺杂区如源极103以及漏极105至少部分地在半导体衬底100中。栅极107放置在半导体衬底100的顶部表面上方并在源极103与漏极107之间。接触插塞108形成在层间介电质(inter-layer dielectric，ILD)109中，并且可电耦合到晶体管结构101。在一些实施例中，ILD 109形成在半导体衬底100上。ILD 109可通过各种用于形成这些层的技术形成，如化学气相沉积(chemical vapor deposition，CVD)、低压CVD(low-pressure CVD，LPCVD)、等离子体增强CVD(plasma-enhanced CVD，PECVD)、溅镀和物理气相沉积(physical vapor deposition，PVD)、热生长等。在半导体衬底100上面的ILD 109可由各种介电材料形成并且可以是例如，氧化物(如Ge氧化物)、氧氮化物(如GaP氧氮化物)、二氧化硅(SiO2)、携氮氧化物(如携氮SiO2)、掺杂氮的氧化物(如植入N2的SiO2)、硅氧氮化物(SixOyNz)等。
图1A显示平面晶体管，其具有掺杂区在半导体衬底100中。然而，本揭露不限于此。任何非平面晶体管，如鳍式场效晶体管(fin field-effect transistor，FinFET)结构可具有升高的掺杂区。
在一些实施例中，提供浅沟渠隔离(shallow trench isolation，STI)111，以定义并电气隔离相邻晶体管。有许多STI 111形成在半导体衬底100中。可提供可由合适的介电材料所形成的STI 111，以将晶体管与邻接半导体装置如其它晶体管电气隔离。STI 111可包括例如，氧化物(如Ge氧化物)、氧氮化物(如GaP氧氮化物)、二氧化硅(SiO2)、携氮氧化物(如携氮SiO2)、掺杂氮的氧化物(如植入N2的SiO2)、硅氧氮化物(SixOyNz)等。STI 111也可由任何合适的“高介电常数”或“高K”材料所形成，其中K大于或等于约8，如钛氧化物(TixOy，如TiO2)、钽氧化物(TaxOy，如Ta2O5)、钛酸钡锶(BST，BaTiO3/SrTiO3)等。替代地，STI 111也可由任何合适的“低介电常数”或“低K”材料所形成，其中K小于或等于约4。
参考图1A，金属化结构101'位于晶体管结构101上面。因为第N金属层121'可能不是在晶体管结构101上方的第一金属层，所省略的金属化结构101'的一部份以点代表。在MRAM单元区100A中，MTJ结构130位于第N金属层121的第N金属线121'与第(N+1)金属层123的第(N+1)金属线123'之间。在一些实施例中，金属线以导电材料，如铜、金、或另一合适金属或合金填充，以形成多个导电通路。在不同金属层中的金属线形成互连件结构，其由大体上纯的铜(例如，具有大于约90百分比、或大于约95百分比的重量百分比的铜)、或铜合金所构成，并且可使用单一和/或双镶嵌工艺形成。互连件结构可进一步包括金属通路122，其连接在金属层中的金属线123'。金属通路以相似于金属线的导电材料填充。此外，金属线和金属通路可以是、或可以不是大体上不含铝。互连件结构包括多个金属层，也就是M1、M2…MN。在整个说明书中，词汇"金属层"是指在相同层中的所述金属线的集合。金属层M1到MN形成在金属间介电质(inter-metal dielectric，IMD)125中，IMD 125可以是由氧化物如未掺杂硅酸盐玻璃(un-doped Silicate Glass，USG)、氟化硅酸盐玻璃(Fluorinated SilicateGlass，FSG)、低k介电材料等所形成。低k介电材料可具有k值低于3.8，虽然IMD 125的介电材料也可接近3.8。在一些实施例中，低k介电材料的k值低于约3.0、以及可低于约2.5。金属通路122可以通过各种技术形成，如电镀、无电式电镀、高密度离子化金属等离子体(ionized metal plasma，IMP)沉积、高密度电感耦合等离子体(inductively coupledplasma，ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。
谈到半导体结构10的MRAM单元区100A，MTJ结构130至少包括底部电极137、顶部电极133、以及MTJ 135。在一些实施例中，底部电极137具备被复合介电层环绕的梯形凹槽，所述复合介电层包括例如SiC 141以及原硅酸四乙酯(tetraethyl orthosilicate，TEOS)142。替代地，TEOS 142可被富含硅的氧化物(silicon-rich oxide，SRO)置换或与SRO组合。在一些实施例中，底部电极137可包括氮化物，如TiN、TaN、或Ta。在一些实施例中，底部电极137由经堆迭子层所形成，其中每一个子层可具有不同宽度。底部电极137的经堆迭子层的细节进一步描述在与图2相关的下面段落中。
在一些实施例中，如图1A的MRAM单元区100A中所显示，除了被IMD 125环绕，第(N+1)金属线123'还被SiC 141环绕。如图1A所显示，顶部电极133的侧壁以及MTJ135的侧壁被由例如氮化物、氧化物、或氧氮化物所构成的间隔件143侧向环绕。在一些实施例中，底部电极137的顶部表面是宽于在顶部电极133的底部表面所具者以及在MTJ 135的底部表面所具者，而使得间隔件143仅位于底部电极137的周边上。在一些实施例中，MTJ 135以及顶部电极133被设计成从俯视图视角具有预定图案(如，环形形状)，并且间隔件143侧向环绕MTJ135的侧壁以及顶部电极133。在一些实施例中，远离MTJ 135的间隔件143的一侧对准底部电极137的边界。在一些实施例中，间隔件143可呈多层结构被形成。例如，第一间隔件材料位于MTJ结构130上以及第二间隔件材料形成在第一间隔件材料上方。第一间隔件材料可与第二间隔件材料不同。
在一些实施例中，间隔件143被保护层127如氮化物层侧向环绕。在一些实施例中，保护层127是任选的并且可包括硅氮化物。在一些实施例中，介电层129可位于保护层127上方。在一些实施例中，TEOS层142可位于SiC 141上方，环绕第(N+1)金属线123'。
在一些实施例中，MTJ结构130的底部电极137与掺杂区电耦合。在一些实施例中，掺杂区是漏极105或源极103。在其它实施例中，MTJ结构130的底部电极137与栅极107电耦合。在一些实施例中，半导体结构10的栅极107可以是多晶硅栅极或金属栅极。
图1B是根据本揭露的一些实施例的半导体结构20的截面。在图1B中，与图1A所显示者完全相同的数目标签是指完全相同元件或其等效物并且为了简化不在这重复。半导体结构20与半导体结构10之间的差异在于，半导体结构20除了包括MRAM单元区100A之外，还进一步包括逻辑区100B。相似于MRAM单元区100A，逻辑区100B具有共同晶体管结构101在半导体衬底100中。在逻辑区100B中，第N金属线121'通过第N金属层121的第N金属通路122'连接到第(N+1)金属线123'。再者，将MRAM单元区100A与逻辑区100B相比较，在逻辑区100B中的第(N+1)金属线123'以及第N金属通路122'仅被IMD 125环绕。此外，MTJ结构130的厚度大体上等于或大于第N金属通路122'的厚度T2与第(N+1)金属线123'的一部份的厚度T1的总和。
图2是根据本揭露的一些实施例的图1A的半导体结构10的放大截面。参考图1A以及图2，底部电极137包括经堆迭结构，所述经堆迭结构包含底部部分131以及上方部分(顶部部分)132。底部部分131位于第N金属层上方并且电耦合到第N金属层，以及上方部分132电耦合到MTJ 135。底部部分131位于被复合层141/142环绕的底部电极通路(BEVA)中。在一些实施例中，BEVA的一部份也被第N金属层121环绕。此外，底部部分131具有顶部表面131A，其大体上与复合层142的一者，例如TEOS层的上表面共平面。在一些实施例中，底部部分131的顶部表面131A具有可因平坦化工艺操作中的碟化效果所致的内凹形状，所述平坦化工艺操作，如化学机械研磨(chemical mechanical polishing，CMP)用于去除过量形成在复合层141/142上方的底部部分131。在一些实施例中，底部部分131的顶部表面131A具备宽度D4。在一些实施例中，阻障层161任选地形成在BEVA的侧壁以及底部上，以防止Cu扩散以及在底部电极137与其邻接层之间提供更优选粘着。
底部电极137的上方部分132具有底部表面132B，底部表面132B接触底部部分131的顶部表面131A。上方部分132具备宽度D3。在一些实施例中，无论从上方部分132的顶部表面或底部表面测量，宽度D3从上方部分132的中心到边缘一致。顶部电极133具有底部表面，所述底部表面具有宽度D1。MTJ 135具有底部表面，所述底部表面具有宽度D2。于是，宽度D3大于宽度D4。再者，宽度D3大于宽度D1以及宽度D2。参考图2，间隔件143从MTJ 135的侧壁以及顶部电极133的侧壁侧向环绕MTJ 135以及顶部电极133，并且从俯视图视角观看形成中空圆筒特征。因此，间隔件143的厚度D32可沿着上方部分132的顶部表面132A测量。替代地说，厚度D32是在间隔件143的一侧143A与另一侧143B之间最厚的部分。因此，宽度D3大体上等于在MTJ 135的底部表面的宽度D2与位在MTJ 135和顶部电极133的两侧的两个宽度D32的加总。在一些实施例中，厚度D32是约5nm到约25nm。在一些实施例中，宽度D3比宽度D2超过10nm到50nm的范围。此外，上方部分132具有厚度T3。
图3到23是根据本揭露的一些实施例的在各种阶段成形加工的互补式金属氧化物半导体-微机电系统(CMOS-MEMS)结构的截面。在图3中，提供半导体结构，其具有预定MRAM单元区100A以及逻辑区100B。在一些实施例中，晶体管结构预形成在半导体衬底(图3中未显示)中。集成电路装置可历经进一步的CMOS或MOS技术加工，以形成所属领域中已知的各种特征。例如，也可形成一或多个接触插塞，如硅化物区。所述接触件特征可耦合到源极和漏极。接触件特征包含硅化物材料，如硅化镍(NiSi)、镍铂硅化物(NiPtSi)、镍铂锗硅化物(NiPtGeSi)、镍锗硅化物(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其它合适的导电材料、和/或其组合。在一实例中，接触件特征通过金属硅化物(自对准硅化物)工艺所形成。
第N金属线121'图案化在介电层128中，所述介电层128在晶体管结构上方。在一些实施例中，第N金属线121'可由下列形成：具有Cu晶种层沉积在经图案化介电层128上方的电镀操作。在其它实施例中，第N金属线121'可以通过各种技术形成，如无电式电镀、高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。实施平坦化操作以暴露第N金属线121'的顶部表面以及介电层128的顶部表面。
在图4中，在MRAM单元区100A和逻辑区100B中，整片沉积阻障层140在第N金属线121'的顶部表面以及介电层128的顶部表面上方，所述阻障层140呈包括SiC层141和TEOS/SRO层142的堆迭层形式。阻障层140可通过各种技术形成，如化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、溅镀和物理气相沉积(PVD)、热生长等。在图5中，光阻层(未显示)图案化在堆迭层上方，以暴露出MTJ结构的底部电极区。如图5所显示，底部电极通路孔137'通过合适的干式蚀刻操作形成在阻障层140中。在一些实施例中，本操作中的干式蚀刻包括采用含氟气体的反应性离子蚀刻(reactive ion etch，RIE)。在一些实施例中，这种干式蚀刻操作可以是任何合适的介电质蚀刻，以形成通路沟槽在习用CMOS技术的金属化结构中。参考如图5所显示的逻辑区100B，阻障层140被光阻层(未显示)保护，而使得与在MRAM单元区100A中的对应处相反，第N金属层121'的顶部表面不被暴露。
在图6中，扩散阻障层161整片内衬在MRAM单元区100A中的底部电极通路孔137'上方以及在逻辑区100B中的阻障层140上方。之后，进行使底部部分材料131位于扩散阻障层161和阻障层140上方。底部部分材料131可以通过各种技术形成，如高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。接着将扩散阻障层161和底部部分材料131回蚀到与阻障层140的顶部表面齐平，如图7所绘示者。在一些实施例中，回蚀操作包括CMP操作。如上面所讨论，如果底部电极通路孔137'的开口宽于预定值，那么作为CMP操作的结果，在底部部分材料131中发生碟化效果。在图8中，上方部分材料132整片形成在经平坦化的底部部分材料131以及阻障层140上方。所沉积的上方部分材料132可以通过各种技术形成，如高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。接着薄化上方部分材料132到预定厚度T3，如图9中所绘示。在一些实施例中，厚度T3是约
Figure BDA0001198671610000091
到约
Figure BDA0001198671610000092
底部部分材料131以及上方部分材料132可以是由金属氮化物所构成，如TaN、TiN、Ti/TiN、TaN/TiN、Ta、或其组合。在一些实施例中，上方部分132具有与底部部分131的材料不同的材料。底部部分材料131以及上方部分材料132统称底部电极137。
图10显示MTJ结构130的MTJ 135以及顶部电极133的形成。在图中10，沉积MTJ135，其呈多个材料堆迭体在底部电极137上方的形式。在一些实施例中，MTJ 135具有厚度是约
Figure BDA0001198671610000093
到约
Figure BDA0001198671610000094
MTJ 135可以通过各种技术形成，如高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。在一些实施例中，MTJ 135可包括铁磁层、MTJ间隔件、以及帽盖层。帽盖层形成在所述铁磁层上。所述铁磁层的各者可包括铁磁材料，其可以是金属或金属合金，例如Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi等。MTJ间隔件可包括非铁磁金属，例如Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru等。另一MTJ间隔件也可包括绝缘体，例如Al2O3、MgO、TaO、RuO等。帽盖层可包括非铁磁材料，其可以是金属或绝缘体，例如Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al2O3、MgO、TaO、RuO等。帽盖层可减少其相关MRAM单元的写入电流。铁磁层可作为自由层，其磁极性或磁性取向可在其相关MRAM单元的写入操作期间被改变。铁磁层和MTJ间隔件可作为固定或钉扎层，其磁性取向不可在其相关MRAM单元的操作期间被改变。根据其它实施例，可预期到MTJ 135可包括抗铁磁层。在MTJ 135形成后，顶部电极层133沉积在MTJ 135上方。顶部电极层133可以通过各种技术形成，如高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。在一些实施例中，顶部电极层133由TiN所构成。
参考图11，为了接下来的MTJ结构的形成，掩模层(未显示)形成在顶部电极133上方。掩模层可具有多层结构，其可包括，例如氧化物层、先进图案化膜(advancedpatterning film，APF)层、以及氧化物层。氧化物层、APF层、以及氧化物层的各者可以通过各种技术形成，如高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。在一些实施例中，掩模层用以图案化MTJ 135以及顶部电极133。例如，掩模区的宽度根据所要MTJ直径判定。在一些实施例中，MTJ 135和顶部电极133通过RIE形成以具有从截面观看的梯形形状。在本实施例中，所使用的蚀刻剂可以选自例如Cl2、BCl3、HBr、CF4、CHF3、H2、N2、CO、NH3、Ar、醇以及Xe，以在顶部部分132与MTJ 135之间提供所要选择性。例如，本蚀刻操作所使用的蚀刻剂消耗MTJ 135大体上快于消耗底部电极130的顶部部分132。在一些实施例中，RIE操作所使用的功率是约50瓦到约3000瓦。
图12到13显示间隔件143在MTJ结构130上方的形成。参考图12，介电层144共形地沉积在顶部电极133、MTJ 135、以及底部电极137的上方部分132上方。介电层144可以通过各种技术形成，如高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅镀、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。介电层144可包括材料，如硅氧化物(SiOx)、硅氮化物(SiNx)、硅氧氮化物(SixOyNz)、铝氧化物(AlOx)等。判定介电层144的沉积厚度D5，其密切相关于图2中间隔件143的厚度D32。
在图13中，在顶部电极133上以及在底部电极137的上方部分132上的介电层144的一部分被去除。顶部电极133的顶部表面以及底部电极137的顶部部分132的一部分被暴露出，而使得间隔件143形成在上方部分132A的顶部表面132A上，具有沿着在相对侧壁143A与143B之间的顶部表面132A测量的剩余厚度D32。此外，间隔件143侧向环绕MTJ 135的侧壁以及顶部电极133的侧壁。去除操作可以是合适的干式蚀刻操作。在一些实施例中，本实施例中的干式蚀刻操作包括采用含氟气体的反应性离子蚀刻(RIE)。蚀刻操作使用合适的蚀刻剂进行，如CF4、CHF3、CH2F2、Ar、N2、O2以及He，以在介电层144与顶部电极133或顶部部分132之间提供所要蚀刻选择性。在一些实施例中，蚀刻操作所使用的功率是约20瓦到约1500瓦。所述蚀刻停止在顶部部分132的顶部表面132A，而使得上方部分132在蚀刻之后大体上保留其原始厚度。
参考图14，实施去除操作，以图案化底部电极137的顶部部分132。去除操作可以是干式蚀刻操作，如RIE操作。蚀刻条件经判定，以在顶部部分材料132与复合层142的材料以及间隔件143的间供给高选择性。例如，蚀刻气体选自Cl2、BCl3、HBr、CF4、CHF3、N2、Ar以及He，并且功率控制在约50瓦到约2000瓦。因此，在去除操作之后，复合层142的一部分被暴露出。由于间隔件143对于蚀刻剂相对强健，放置在间隔件143下并且被间隔件143屏蔽的上方部分132未被先前蚀刻操作消耗。于是，如图2所显示，形成具有宽度D3的上方部分132，宽度D3大于MTJ 135的底部表面的宽度D2。再者，宽度D3大于在顶部电极133的底部表面的宽度D1。同样，宽度D3大于底部电极137的底部部分131的顶部表面131A的宽度D4。此外，形成具有从表面132A到表面132B大体上一致的宽度D3的上方部分132。在一些实施例中，宽度D3可以是大于或小于BEVA的宽度。
在现有用于蚀刻132的方法中，使用干式蚀刻操作，其采用用以蚀刻MTJ 135的相同蚀刻剂。所述种干式蚀刻操作对介电层141/142具备些许或无选择性，因此，可轻易地伤害介电层141/142达允许下方Cu原子往外扩散或直接暴露下方Cu导线的程度。相反地，本揭露中的多步骤蚀刻操作防止环绕底部电极137的介电层141/142被伤害并有效减少例如下方Cu原子迁移的机会。
此外，在习用MRAM装置中，底部部分131具备不平表面，例如内凹表面131A，这归因于CMP操作导致的碟化效果。当为了更优选控制形成MTJ结构130的蚀刻操作，底部电极137的上方顶部部分132薄于约
Figure BDA0001198671610000111
时，这个不平表面可造成MTJ 135的底部也不平。MTJ 135的平坦度对MRAM装置性能来说是关键的。如图9所显示增加上方部分132的厚度T3可有效减轻MTJ 135的不平底部表面，但以控制形成MTJ结构130的蚀刻操作为代价。传统上，图案化MTJ结构130采用用于MTJ 135的第一蚀刻剂配方，以及用于底部电极137的上方部分132的第二蚀刻剂配方。第一蚀刻剂配方与第二蚀刻剂配方不同。因此，上方部分132的厚度T3被判定成相对薄，例如小于
Figure BDA0001198671610000121
优选
Figure BDA0001198671610000122
以优选地控制蚀刻操作，以便避免对邻接结构如介电层140做出过度伤害。本揭露采用对上方部分132具高选择性而不会消耗邻接层的蚀刻剂，如CF4、CHF3以及CH2F2。因此，可完成上方部分132的去除而不会伤害邻接结构如介电层140。在本揭露中，上方部分132的厚度可厚如弥补底部部分131的不平表面。在一些实施例中，上方部分132的厚度T3在约
Figure BDA0001198671610000123
到约
Figure BDA0001198671610000124
的范围。
在一些实施例中，关于后续蚀刻操作，形成间隔件143作为MTJ 135以及顶部电极133的保护掩模。在用于图案化底部电极137的上方部分132的干式蚀刻期间，来自上方部分132的金属粒子由于离子轰击而被散射。具有保护MTJ 135的侧壁以及顶部电极133的间隔件143，被溅镀金属粒子可被沉积到邻接特征，如间隔件134的侧壁而非所图案化的MTJ 135或顶部电极133的侧壁。因此，可有效防止由于上面再沉积所致的无心短路或漏电流。
在图15中，保护层127共形地形成在MTJ 135、顶部电极133、间隔件143以及复合层141/142上方。在一些实施例中，保护层127具备厚度是约
Figure BDA0001198671610000125
到约
Figure BDA0001198671610000126
请注意，MTJ 135的侧壁以及上方部分132和间隔件143的侧壁被保护层127环绕，以避免氧化或其它污染。之后，介电层129如TEOS层共形地沉积在保护层127上方。在一些实施例中，介电层129的厚度根据其顶部表面的水平而相对于顶部电极133的顶部表面以及间隔件143的顶部判定。例如，在逻辑区100B的介电层129的顶部表面大于或约等于MTJ结构130的顶部电极133的顶部表面。在图16中，平坦化操作在介电层129上实施，而使得横跨MRAM单元区100A和逻辑区100B，介电层129的顶部表面大体上平坦。如图16所显示，在平坦化操作后，顶部电极133的顶部表面从介电层129暴露出。
在图17到19中，通过回蚀操作将阻障层140的上方部分、保护层127、以及介电层129从逻辑区100B去除，如图17所绘示。因此，MRAM单元区100A是在较大于逻辑区100B的高度。在图18中，形成介电层-低k介电层复合物180，以共形地覆盖MRAM单元区100A以及逻辑区100B。可在图18中观察到阶梯差181，因此，实施如图19所绘示的回蚀操作，以获得大体上平坦顶部表面以供后续在MRAM单元区100A以及逻辑区100B二者中的沟槽形成。请注意，在前述平坦化操作之后，介电层-低k介电层复合物180的介电层183几乎完全地被留在逻辑区100B中。刻意保持介电层183以作为用于后续沟槽形成的保护层。介电层183可在光阻剥除操作期间防止酸性溶液伤害低k介电层。
在图20中，光阻(未显示)图案化在经平坦化介电表面上方，以形成用于金属线和金属通路的沟槽。例如，在MRAM单元区100A中，第(N+1)金属线沟槽123A形成在MTJ结构130上方，暴露出MTJ结构130的顶部电极133的顶部表面。在逻辑区100B中，第N金属通路沟槽以及第(N+1)金属线沟槽(组合称123B)形成在第N金属线121'上方，暴露出N金属线121'的顶部表面。
在图21和图22中，导电金属透过例如习用双镶嵌操作而填充金属线沟槽/金属通路沟槽(后文中"沟槽")。经图案化沟槽通过电镀操作而以导电材料填充，并且使用化学机械研磨(CMP)操作、蚀刻操作、或其组合将导电材料的过量部分从表面去除。电镀沟槽的细节在下面提供。第(N+1)金属线123'可由W形成，并且更优选地由铜(Cu)，包括AlCu(统称Cu)形成。在一个实施例中，第(N+1)金属线123'使用双镶嵌操作形成，所述双镶嵌操作应为所属领域的一般技术人员所熟习的操作。首先，沟槽是蚀刻贯穿低k介电层。这种工艺可通过等离子体蚀刻操作实施，如电感耦合等离子体(ICP)蚀刻。接着可沉积介电衬垫(未显示)在沟槽侧壁上。在实施例中，衬垫材料可包括硅氧化物(SiOx)或硅氮化物(SiNx)，其可通过等离子体沉积工艺形成，如物理气相沉积(PVD)、或化学气相沉积(CVD)，包括等离子体增强化学气相沉积(PECVD)。接下来，Cu晶种层镀覆在沟槽中。请注意，Cu晶种层可镀覆在顶部电极133的顶部表面上方。接着，铜层沉积在沟槽中，之后平坦化所述铜层，如通过化学机械研磨(CMP)，而低到低k介电层的顶部表面。暴露的铜表面以及介电层可以是共平面。
如图22所绘示，在平坦化操作之后，去除导电金属的过度多的部分，而形成在MRAM单元区100A以及逻辑区100B二者中的第(N+1)金属线123'，以及在逻辑区100B中的第N金属通路122。在图23中，后续阻障层141和第(N+1)金属通路沟槽以及第(N+2)金属线沟槽形成在低k介电层中。后续加工可进一步包括形成各种接触件/通路/线以及多层互连特征(如金属层以及层间介电质)在衬底上方，其等用以连接集成电路装置的各种特征或结构。所述额外特征可对装置包括所形成的金属栅极结构提供电气互连。例如，多层互连包括垂直互连件，如习用通路或接触件；以及水平互连件，如金属线。各种互连特征可应用各种导电材料，包括铜、钨、和/或硅化物。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关多层互连结构。
本揭露的一些实施例提供一种半导体结构，其包括一第N金属层，在一晶体管区上方，其中N是一自然数；以及一底部电极，在所述第N金属层上方。所述底部电极包含一底部部分，具有一第一宽度并且位于一底部电极通路(BEVA)中，所述第一宽度沿所述BEVA的一顶部表面测量；以及一上方部分，具有一第二宽度并且位于所述底部部分上方。所述半导体结构也包括一磁性穿隧结(MTJ)层，具有一第三宽度并且位于所述上方部分上方；一顶部电极，在所述MTJ层上方；以及一第(N+1)金属层，在所述顶部电极上方。所述第一宽度大于所述第三宽度。
本揭露的一些实施例提供一种半导体结构，其包括一第N金属层；一底部电极，在所述第N金属层上方；一磁性穿隧结(MTJ)层，在所述底部电极上方；以及一间隔件，其侧向环绕所述MTJ层。所述底部电极包含一顶部表面，所述顶部表面具有一第一宽度大于所述MTJ层的一底部表面的一第二宽度。
本揭露的一些实施例提供一种用于制造一半导体结构的方法。所述方法包括(1)形成一第N金属层，(2)形成一MTJ结构在所述第N金属层上方，(3)形成一间隔件在所述MTJ结构上方，环绕所述MTJ结构的一侧壁，以及(4)形成一第(N+1)金属在所述第N金属上面。
前面列述了数个实施例的特征以便所属领域的一般技术人员可更优选地理解本揭露的方面。所属领域的一般技术人员应了解它们可轻易地使用本揭露作为用以设计或修改其它工艺和结构的基础以实现本文中所介绍实施例的相同目的和/或达成本文中所介绍实施例的相同优点。所属领域的一般技术人员也应体认到这些均等构造不会悖离本揭露的精神和范围，以及它们可在不悖离本揭露的精神和范围下做出各种改变、取代、或替代。
再者，不打算将本申请案的范围限制于说明书中所描述的工艺、机器、制造、物质的组成物、手段、方法、和步骤的具体实施例。从本发明的揭露，所属领域的一般技术人员将轻易地了解到，可根据本发明利用目前存在或待于日后开发出的实施如本文中所述的相应实施例大体上相同功能或达成如本文中所述的相应实施例大体上相同结果的工艺、机器、制造、物质的组成物、手段、方法、或步骤。据此，随附的权利要求书打算在它们的范围中，包括这些工艺、机器、制造、物质的组成物、手段、方法、或步骤。
符号说明
10、20 半导体结构
100 半导体衬底/衬底
100A MRAM单元区
100B 逻辑区
101 晶体管结构
101' 金属化结构
103 源极
105 漏极
107 栅极/漏极
108 接触插塞
109 层间介电质/ILD
111 浅沟渠隔离/STI
121 第N金属层
121' 第N金属线/第N金属层
122 金属通路
122' 第N金属通路
123 第(N+1)金属层
123' 第(N+1)金属线/金属线
123A 第(N+1)金属线沟槽
123B 第N金属通路沟槽以及第(N+1)金属线沟槽
125 金属间介电质/IMD
127 保护层
128、129 介电层
144、183 介电层
130 MTJ结构/底部电极
131 底部部分/底部部分材料
131A 顶部表面/内凹表面
132 上方部分/顶部部分/上方部分材料
132A 顶部表面/表面/上方部分
132B 底部表面/表面
133 顶部电极/顶部电极层
135 MTJ
137 底部电极
137' 底部电极通路孔
140 阻障层/介电层
141 SiC/SiC层/复合层/后续阻障层
142 原硅酸四乙酯/TEOS/TEOS层/SRO层/复合层
143 间隔件
143A、143B 侧/侧壁
161 阻障层/扩散阻障层
180 介电层-低k介电层复合物
181 阶梯差
T1、T2、T3 厚度
D1、D2、D3 宽度
D4、D5、D32 厚度

Claims (20)

1.一种半导体结构，其包含：
一第N金属层，在一晶体管区上方，N是一自然数；
一底部电极，在所述第N金属层上方，所述底部电极包含：
一底部部分，具有一第一宽度并且位于一底部电极通路BEVA中，所述第一宽度沿所述BEVA的一顶部表面测量；以及一上方部分，具有一第二宽度并且位于所述底部部分上方；
一磁性穿隧结MTJ层，具有一第三宽度并且位于所述上方部分上方；
一顶部电极，具有一第四宽度并且位于所述MTJ层上方；以及
一第(N+1)金属层，在所述顶部电极上方，
其中所述第二宽度大于所述第一宽度，且所述第一宽度大于所述第三宽度以及所述第四宽度。
2.根据权利要求1所述的半导体结构，其进一步包含一间隔件，其环绕所述MTJ层并且位于所述底部电极的所述上方部分上。
3.根据权利要求1所述的半导体结构，其中所述第二宽度超出所述第三宽度的部分位于10nm到50nm的一范围。
4.根据权利要求1所述的半导体结构，其中所述上方部分具有一厚度为80埃
Figure FDA0002257852430000011
到
Figure FDA0002257852430000012
5.根据权利要求2所述的半导体结构，其进一步包含一保护层，其环绕所述MTJ层、所述底部电极的所述上方部分、以及所述间隔件。
6.根据权利要求2所述的半导体结构，其中所述间隔件包含：
一第一间隔件，由一第一材料所制；以及
一第二间隔件，在所述第一间隔件上方，所述第二间隔件由与所述第一材料不同的一第二材料所制成。
7.根据权利要求1所述的半导体结构，进一步包含一介电层，其侧向环绕所述BEVA。
8.根据权利要求1所述的半导体结构，其中所述上方部分具有与所述底部部分材料不同的材料。
9.一种磁性随机存取存储器MRAM单元，其包含：
一第N金属层，所述第N金属层包含一第N金属线以及一第N金属通路；
一底部电极，位于所述第N金属层上方；
一磁性穿隧结MTJ层，在所述底部电极上方；以及
一间隔件，其侧向环绕所述MTJ层，
其中所述底部电极包含一顶部部分与一底部部分，所述顶部部分具有一第一宽度大于所述MTJ层的一底部表面的一第二宽度，所述底部部分具有一第三宽度并且位于一底部电极通路BEVA中，所述第三宽度沿所述BEVA的一顶部表面测量，所述第三宽度大于所述MTJ层的所述第二宽度，且所述底部电极的一高度小于所述第N金属通路的一高度。
10.根据权利要求9所述的MRAM单元，其中所述MRAM单元进一步包含一顶部电极，其位于所述MTJ层上方，所述顶部电极被所述间隔件侧向环绕。
11.根据权利要求10所述的MRAM单元，其中所述底部电极的所述第一宽度大于所述顶部电极的一底部表面的一第四宽度。
12.根据权利要求9所述的MRAM单元，其中所述间隔件是一多层结构。
13.根据权利要求9所述的MRAM单元，其中所述第一宽度等于所述第二宽度与所述间隔件的一第五宽度的加总。
14.根据权利要求13所述的MRAM单元，其中所述顶部部分具有一厚度为
Figure FDA0002257852430000021
到
Figure FDA0002257852430000023
Figure FDA0002257852430000022
15.根据权利要求13所述的MRAM单元，其中所述底部电极的所述底部部分被一阻障层以及一介电层环绕。
16.根据权利要求10所述的MRAM单元，其中所述间隔件被一保护层环绕。
17.根据权利要求9所述的MRAM单元，其进一步包含一逻辑区，位于所述第N金属层与一第(N+1)金属层之间。
18.一种用于制造一半导体结构的方法，所述方法包含：
形成一第N金属层；
形成一底部电极，具有一顶部部分以及一底部部分，所述顶部部分具有一第一宽度且所述底部部分具有一第二宽度；
形成一MTJ层在所述底部电极上方；
形成一顶部电极层在所述MTJ层上方；
形成一间隔件，环绕所述MTJ层以及所述顶部电极层的侧壁；以及
形成一第(N+1)金属层在所述第N金属层上面，
其中所述底部电极的所述第一宽度大于所述底部电极的所述第二宽度，所述底部电极的所述第二宽度大于所述MTJ层的一宽度与所述顶部电极层的一寬度，且所述底部电极的一高度小于所述第N金属层的一高度。
19.根据权利要求18所述的方法，其中所述形成一MTJ层包含：
在所述形成一间隔件之前，图案化所述顶部电极层以及所述MTJ层。
20.根据权利要求19所述的方法，其中所述形成一底部电极以及所述形成一间隔件进一步包含：
形成一底部电极层；以及
在所述形成一间隔件之后，图案化所述底部电极层以形成所述底部电极。
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