CN117425389A - 半导体元件及其制作方法 - Google Patents

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CN117425389A CN202311136495.6A CN202311136495A CN117425389A CN 117425389 A CN117425389 A CN 117425389A CN 202311136495 A CN202311136495 A CN 202311136495A CN 117425389 A CN117425389 A CN 117425389A
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翁宸毅
曾译苇
谢晋阳
张境尹
李怡慧
刘盈成
施易安
曾奕铭
王裕平
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Abstract

本发明公开一种半导体元件及其制作方法,其中该制作半导体元件的方法为,主要先形成一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上,然后形成一第一衬垫层于该MTJ上,形成一第二衬垫层于该第一衬垫层上,形成一金属间介电层于该MTJ上,形成一金属内连线于该金属间介电层、该第二衬垫层以及该第一衬垫层内并电连接该MTJ,其中该第一衬垫层以及该第二衬垫层包含不同材料。

Description

半导体元件及其制作方法
本申请是中国发明专利申请(申请号:201910418706.2,申请日:2019年05月20日,发明名称:半导体元件及其制作方法)的分案申请。
技术领域
本发明涉及一种半导体元件及其制作方法,尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知,磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应,其物理量的定义,是在有无磁场下的电阻差除上原先电阻,用以代表电阻变化率。目前,磁阻效应已被成功地运用在硬盘生产上,具有重要的商业应用价值。此外,利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点,还可以制成磁性随机存储器(MRAM),其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域,例如,移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件,用来提供使用者移动方位等资讯。目前,市场上已有各式的磁场感测技术,例如,各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧道结(magnetic tunneling junction,MTJ)感测元件等等。然而,上述现有技术的缺点通常包括:较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足,以及易受温度变化影响等等,而有必要进一步改进。
发明内容
本发明一实施例公开一种制作半导体元件的方法,其主要先形成一第一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上,然后形成一第一衬垫层于该MTJ上,形成一第二衬垫层于该第一衬垫层上,形成一金属间介电层于该MTJ上,形成一金属内连线于该金属间介电层、该第二衬垫层以及该第一衬垫层内并电连接该MTJ,其中该第一衬垫层以及该第二衬垫层包含不同材料。
本发明另一实施例公开一种半导体元件,其中包含一第一磁性隧道结(magnetictunneling junction,MTJ)设于一基底上,一第一间隙壁设于该MTJ一侧,一第二间隙壁设于该MTJ另一侧以及一第一金属内连线设于该MTJ上,其中该第一金属内连线包含多个突出部设于该MTJ两侧,该等突出部底部包含一平坦表面,且该第一间隙壁以及该第二间隙壁接触该等突出部。
附图说明
图1至图6为本发明一实施例制作一半导体元件的方式示意图;
图7为本发明一实施例的一半导体元件的结构示意图;
图8为本发明一实施例的一半导体元件的结构示意图;
图9为本发明一实施例的一半导体元件的结构示意图;
图10为本发明一实施例的一半导体元件的结构示意图;
图11为本发明一实施例的一半导体元件的结构示意图。
主要元件符号说明
12 基底 14 MTJ区域
16 逻辑区域 18 层间介电层
20 金属内连线结构 22 金属内连线结构
24 金属间介电层 26 金属内连线
28 停止层 30 金属间介电层
32 金属内连线 34 阻障层
36 金属层 38 MTJ堆叠结构
40 遮盖层 42 遮盖层
44 第一电极层 46 固定层
48 自由层 50 阻障层
52 第二电极层 54 图案化掩模
56 有机介电层 58 含硅硬掩模与抗反射层
60 图案化光致抗蚀剂 62 MTJ(磁性隧道结)
64 第一倾斜侧壁 66 第二倾斜侧壁
68 第一衬垫层 70 第一间隙壁
72 金属间介电层 74 金属内连线
76 下电极 78 上电极
80 停止层 82 第二间隙壁
86 金属间介电层 88 金属内连线
90 金属内连线 92 阻障层
94 金属层 96 停止层
98 突出部 100 第二衬垫层
具体实施方式
请参照图1至图6,图1至图6为本发明一实施例制作一半导体元件,或更具体而言一MRAM单元的方式示意图。如图1至图5所示,首先提供一基底12,例如一由半导体材料所构成的基底12,其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组,且基底12上较佳定义有一磁性隧道结(magnetic tunneling junction,MTJ)区域14以及一逻辑区域16。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)18等介电层覆盖于其上。更具体而言,基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件,其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件,层间介电层18可设于基底12上并覆盖MOS晶体管,且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术,在此不另加赘述。
然后于MTJ区域14以及逻辑区域16的层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞,其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中,金属内连线结构22则包含一停止层28、一金属间介电层30以及多个金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中,金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor),金属内连线结构22中设于MTJ区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36,其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组,而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等所构成的群组,但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术,在此不另加赘述。此外在本实例中金属层36较佳包含铜、金属间介电层24、30较佳包含氧化硅、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN),但不局限于此。
接着形成一MTJ堆叠结构38于金属内连线结构22上、一遮盖层40于MTJ堆叠结构38上以及另一遮盖层42于遮盖层40上。在本实施例中,形成MTJ堆叠结构38的方式可先依序形成一第一电极层44、一固定层(fixed layer)46、一自由层(free layer)48、一阻障层(barrier layer)50以及一第二电极层52。在本实施例中,第一电极层44以及第二电极层52较佳包含导电材料,例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层46可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者,例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等,用以固定或限制邻近层的磁矩方向。自由层48可以是由铁磁性材料所构成者,例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB),但不限于此。其中,自由层48的磁化方向会受外部磁场而「自由」改变。阻障层50可由包含氧化物的绝缘材料所构成,例如氧化铝(AlOx)或氧化镁(MgO),但均不局限于此。另外遮盖层40以及遮盖层42较佳包含不同材料,例如本实施例的遮盖层40较佳包含氮化硅而遮盖层42则较佳包含氧化硅,但不局限于此。
接着形成一图案化掩模54于遮盖层42上。在本实施例中,图案化掩模54可包含一有机介电层(organic dielectric layer,ODL)56、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)层58以及一图案化光致抗蚀剂60。
如图2所示,随后利用图案化掩模54为掩模进行一道或一道以上蚀刻制作工艺去除部分遮盖层40、42、部分MTJ堆叠结构38以及部分金属间介电层30以形成MTJ 62于MTJ区域14,其中第一电极层44较佳于此阶段成为MTJ 62的下电极76而第二电极层52则成为MTJ62的上电极78,而遮盖层40、42可在蚀刻过程中被一同去除。值得注意的是,本实施例可先利用图案化掩模54进行一反应性离子蚀刻制作工艺(reactive ion etching,RIE)去除部分遮盖层40、42以及部分MTJ堆叠结构38,然后去除图案化掩模54,再利用图案化的遮盖层42为掩模以离子束蚀刻制作工艺(ion beam etching,IBE)以去除部分MTJ堆叠结构38以及部分金属间介电层30形成MTJ 62。由于离子束蚀刻制作工艺的特性,剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。
另外又需注意的是,本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32,使金属内连线32靠近MTJ 62的交界处形成第一倾斜侧壁64以及第二倾斜侧壁66。此外,若第二电极层52由钽金属所构成,本阶段利用离子束蚀刻制作工艺图案化MTJ堆叠结构38时较佳去除顶部较多的第二电极层52,使图案化的MTJ62形成倾斜面。从细部来看,本阶段所形成的MTJ 62或更具体而言上电极78的顶部或上表面较佳包含一倒V形或圆弧形(图未示),而MTJ 62的左右两个侧壁则较佳为倾斜侧壁。
然后如图3所示,形成一第一衬垫层68于MTJ 62上并覆盖金属间介电层30表面。在本实施例中,第一衬垫层68较佳包含氮化硅,但又可依据制作工艺需求选用其他介电材料,例如又可包含氧化硅、氮氧化硅或氮碳化硅。
如图4所示,接着进行一蚀刻制作工艺去除部分第一衬垫层68以形成一间隙壁于各MTJ 62旁,其中间隙壁较佳包含第一间隙壁70设于MTJ 62侧壁并同时覆盖并接触金属内连线32的第一倾斜侧壁64以及第二间隙壁82设于MTJ 62侧壁并同时覆盖并接触金属内连线32的第二倾斜侧壁66。
随后利用原子层沉积制作工艺形成一第二衬垫层100并覆盖金属间介电层30、MTJ62、第一间隙壁70及第二间隙壁82表面。在本实施例中,第一衬垫层68与第二衬垫层100较佳包含不同材料,其中第一衬垫层68较佳包含氮化硅而第二衬垫层100则较佳包含氧化硅或四乙氧基硅烷(Tetraethyl orthosilicate,TEOS)。但不局限于此,依据本发明其他实施例两者均可在包含不同材料情况下选自由氮化硅、氧化硅、氮氧化硅以及氮碳化硅所构成的群组。另外以厚度而言,本阶段的第一间隙壁70以及/或第二间隙壁82的厚度可约略等于第二衬垫层100厚度。
之后如图5所示,先形成另一金属间介电层72于MTJ区域14以及逻辑区域16,再进行一图案转移制作工艺,例如可利用一图案化掩模去除逻辑区域16的部分的金属间介电层72以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料,例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层34以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等低电阻材料或其组合的低阻抗金属层36。接着进行一平坦化制作工艺,例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞或金属内连线74于接触洞内电连接金属内连线26。
随后如图6所示,依序形成一停止层80以及另一金属间介电层86于MTJ 62上并覆盖金属间介电层72表面,进行一道或一道以上光刻暨蚀刻制作工艺去除MTJ区域14的部分金属间介电层86、部分停止层80、部分金属间介电层72、部分第二衬垫层100、甚至部份MTJ62旁的间隙壁以及逻辑区域16的部分金属间介电层86与部分停止层80形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以分别于MTJ区域14以及逻辑区域16形成金属内连线88、90连接下方的MTJ 62及金属内连线74,其中MTJ区域14的金属内连线88较佳直接接触设于下方的MTJ 62且金属内连线88包含突出部98分别接触上电极78的左右侧壁,逻辑区域16的金属内连线90则接触下层的金属内连线74。接着再形成另一停止层96于金属间介电层86上并覆盖金属内连线88、90。在本实施例中,金属内连线88的宽度,特别是直接接触MTJ 62的通孔导体较佳大于MTJ 62宽度,各突出部98底部较佳包含一平坦表面,且突出部98底部高于阻障层50顶部。此外各突出部98底表面分别接触第一间隙壁70与第二间隙壁82,各突出部98侧壁切齐第一间隙壁70与第二间隙壁82侧壁,且各第一间隙壁70与第二间隙壁82的厚度可小于或等于第二衬垫层100厚度。
在本实施例中,停止层80可与停止层28包含相同或不同材料,例如两者均较可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(siliconcarbon nitride,SiCN)所构成的群组。如同前述所形成的金属内连线,设于金属间介电层86内的各金属内连线88、90均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层内。例如各金属内连线88、90可更细部包含一阻障层92以及一金属层94,其中阻障层92可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组,而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等所构成的群组,但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术,在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
请接着参照图7,图7为本发明一实施例的一半导体元件的结构示意图。如图7所示,相较于图6中突出部98底表面接触第一间隙壁70与第二间隙壁82顶部且各突出部98侧壁切齐第一间隙壁70与第二间隙壁82侧壁,本实施例又可调整金属内连线88中突出部98的宽度,使突出部98底部同时接触第一间隙壁70顶部、第二间隙壁82顶部及第二衬垫层100顶部且突出部98侧壁又切齐第二衬垫层100侧壁,此变化型也属本发明所涵盖的范围。
请接着参照图8,图8为本发明一实施例的一半导体元件的结构示意图。如图7所示,相较于图6实施例的上电极78由钽所构成,本实施例的上电极78较佳由氮化钛所构成,因此在图2利用蚀刻制作工艺图案化第二电极层52形成MTJ 62时所形成的MTJ 62或上电极78较佳具有平坦上表面以及平坦侧壁。之后可再比照图3至图6的制作工艺依序形成第一衬垫层68于MTJ 62侧壁,去除部分第一衬垫层68形成第一间隙壁70与第二间隙壁82于MTJ 62侧壁,形成第二衬垫层100并覆盖金属间介电层30、MTJ 62、第一间隙壁70及第二间隙壁82表面,形成金属间介电层72、停止层80以及另一金属间介电层86于MTJ 62上,最后再形成金属内连线88、90分别连接MTJ 62及金属内连线74。
请接着参照图9,图9为本发明一实施例的一半导体元件的结构示意图。如图9所示,本实施例可于图3形成第一衬垫层68后省略图4的蚀刻制作工艺便直接形成第二衬垫层100于第一衬垫层68表面。之后可再比照图5至图6的制作工艺形成金属间介电层72、停止层80以及另一金属间介电层86于第二衬垫层100上,最后再形成金属内连线88、90分别连接MTJ 62及金属内连线74。
需注意的是,由于本实施例的第一衬垫层68并未经过蚀刻成为间隙壁,因此在沉积于金属间介电层72以及MTJ 62表面后较佳具有不均一的厚度。举例来说,设于或接触MTJ62侧壁的第一衬垫层68以及接触金属间介电层30上表面的第一衬垫层68较佳包含不同厚度,其中接触MTJ 62侧壁的第一衬垫层68厚度较佳小于接触金属间介电层30上表面的第一衬垫层68厚度。在本实施例中,设于MTJ 62侧壁的第一衬垫层68厚度较佳介于5-30纳米而设于金属间介电层30上表面的第一衬垫层68厚度则较佳介于6-40纳米。此外相较于第一衬垫层68包含不均一厚度,设于第一衬垫层68表面的第二衬垫层100则较佳包含均一厚度,其中第二衬垫层100的厚度较佳等于设于MTJ 62侧壁的第一衬垫层68厚度或介于5-30纳米。
请接着参照图10,图10为本发明一实施例的一半导体元件的结构示意图。如图10所示,本实施例可先比照图8形成由氮化钛所构成的上电极78,然后再比照图9的实施例于图3形成第一衬垫层68后省略图4的蚀刻制作工艺便直接形成第二衬垫层100于第一衬垫层68表面。之后可再比照图5至图6的制作工艺形成金属间介电层72、停止层80以及另一金属间介电层86于第二衬垫层上,最后再形成金属内连线88、90分别连接MTJ 62及金属内连线74。
如同图9的实施例,由于本实施例的第一衬垫层68并未经过蚀刻成为间隙壁,因此在沉积于金属间介电层30以及MTJ 62表面后较佳具有不均一的厚度。举例来说,设于MTJ62侧壁的第一衬垫层68以及设于金属间介电层30上表面的第一衬垫层68较佳包含不同厚度,其中设于MTJ 62侧壁的第一衬垫层68厚度较佳小于设于金属间介电层30上表面的第一衬垫层68厚度。在本实施例中,设于MTJ 62侧壁的第一衬垫层68厚度较佳介于5~30纳米而设于金属间介电层30上表面的第一衬垫层68厚度则较佳介于6-40纳米。此外相较于第一衬垫层68包含不均一厚度,设于第一衬垫层68表面的第二衬垫层100则较佳包含均一厚度,其中第二衬垫层100的厚度较佳等于设于MTJ 62侧壁的第一衬垫层68厚度或介于5-30纳米。
请接着参照图11,图11为本发明一实施例的一半导体元件的结构示意图。如图11所示,本实施例可结合图7与图9的实施例,例如可于图3形成第一衬垫层68后省略图4的蚀刻制作工艺便直接形成第二衬垫层100于第一衬垫层68表面。之后可再比照图5至图6的制作工艺形成金属间介电层72、停止层80以及另一金属间介电层86于第二衬垫层100上,最后再形成金属内连线88、90分别连接MTJ 62及金属内连线74。
另外如图7所示,相较于图9中突出部98底表面接触第一间隙壁70与第二间隙壁82顶部且各突出部98侧壁切齐第一间隙壁70与第二间隙壁82侧壁,本实施例又可调整金属内连线88中突出部98的宽度,使突出部98底部同时接触第一间隙壁70顶部、第二间隙壁82顶部及第二衬垫层100顶部且突出部98侧壁又切齐第二衬垫层100侧壁,此变化型也属本发明所涵盖的范围。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变化与修饰,都应属本发明的涵盖范围。

Claims (20)

1.一种半导体元件,其特征在于,包含:
磁性隧道结,设于基底上;
第一间隙壁,设于该磁性隧道结一侧;
第二间隙壁,设于该磁性隧道结另一侧;
第一金属内连线,设于该磁性隧道结上;以及
衬垫层,邻近该第一间隙壁、该第二间隙壁以及该第一金属内连线。
2.如权利要求1所述的半导体元件,另包含:
第一金属间介电层,环绕该衬垫层;
第二金属内连线,设于该磁性隧道结下方;以及
第二金属间介电层,环绕该第二金属内连线。
3.如权利要求1所述的半导体元件,其中该磁性隧道结的上表面包含平坦表面。
4.如权利要求1所述的半导体元件,其中该第一金属内连线的下表面包含平坦表面。
5.如权利要求1所述的半导体元件,其中该第一金属内连线的第一侧壁与该磁性隧道结的第一侧壁对齐。
6.如权利要求1所述的半导体元件,其中该第一金属内连线的第二侧壁与该磁性隧道结的第二侧壁对齐。
7.一种半导体元件,其特征在于,包含:
磁性隧道结,设于基底上;
第一衬垫层,邻近该磁性隧道结;
第二衬垫层,设于该第一衬垫层上;以及
第一金属内连线,设于该磁性隧道结上。
8.如权利要求7所述的半导体元件,另包含:
第一金属间介电层,环绕该第二衬垫层;
第二金属内连线,设于该磁性隧道结下方;以及
第二金属间介电层,环绕该第二金属内连线。
9.如权利要求8所述的半导体元件,其中设于该磁性隧道结侧壁的该第一衬垫层厚度小于设于该第二金属间介电层上表面的该第一衬垫层厚度。
10.如权利要求7所述的半导体元件,其中该磁性隧道结的上表面包含平坦表面。
11.如权利要求7所述的半导体元件,其中该第一金属内连线的第一侧壁与该磁性隧道结的第一侧壁对齐。
12.如权利要求7所述的半导体元件,其中该第一金属内连线的第二侧壁与该磁性隧道结的第二侧壁对齐。
13.如权利要求7所述的半导体元件,其中该第一衬垫层和该第二衬垫层包含不同材料。
14.一种半导体元件,其特征在于,包含:
磁性隧道结,设于基底上;
第一衬垫层,邻近该磁性隧道结;
第二衬垫层,设于该第一衬垫层上;以及
第一金属内连线,设于该磁性隧道结上,其中该第一金属内连线包含邻近该磁性隧道结的多个突出部,且该多个突出部的下表面直接接触该第一衬垫层。
15.如权利要求14所述的半导体元件,另包含:
第一金属间介电层,环绕该第二衬垫层;
第二金属内连线,设于该磁性隧道结下方;以及
第二金属间介电层,环绕该第二金属内连线。
16.如权利要求15所述的半导体元件,其中设于该磁性隧道结侧壁的该第一衬垫层厚度小于设于该第二金属间介电层上表面的该第一衬垫层厚度。
17.如权利要求14所述的半导体元件,其中该第一衬垫层和该第二衬垫层包含不同材料。
18.如权利要求14所述的半导体元件,其中该多个突出部的下表面直接接触该第一衬垫层和该第二衬垫层。
19.如权利要求14所述的半导体元件,其中该第一金属内连线的侧壁与该第二衬垫层的侧壁对齐。
20.如权利要求14所述的半导体元件,其中该多个突出部的下表面包含平坦表面。
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