CN109545745A - 一种磁性随机存储器单元阵列及周边电路连线的制造方法 - Google Patents

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CN109545745A CN201710858218.4A CN201710858218A CN109545745A CN 109545745 A CN109545745 A CN 109545745A CN 201710858218 A CN201710858218 A CN 201710858218A CN 109545745 A CN109545745 A CN 109545745A
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肖荣福
张云森
郭民
郭一民
陈峻
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Abstract

本发明提供了一种磁性随机存储器单元阵列及周边电路连线的制造方法，包括如下步骤：(1)提供表面抛光的带金属连线的CMOS基底，并在基底上制作底电极通孔，然后在底电极通孔中填充非铜金属；(3)在底电极通孔上制作底电极接触；(3)在底电极接触上制作磁性隧道结结构单元；(4)在磁性隧道结结构单元上制作顶电极通孔和实现逻辑单元/存储单元相连接的金属连线。非铜金属选自Ta、TaN、Ti、TiN、W或WN之中的一种。由于磁性隧道结及其底电极在表面抛光的非铜的底电极通孔金属上进行制作，这样就有效的避免了由于在铜Vx(x>＝1)上直接制作MTJ所带来的铜污染和铜扩散，非常有利于MRAM回路电学性能的优化提高和器件的小型化。

Description

一种磁性随机存储器单元阵列及周边电路连线的制造方法
技术领域
本发明涉及一种磁性随机存储器(MRAM)单元阵列及周边电路连线的制造方法，属于磁性随机存储器(MRAM，Magnetic Radom Access Memory)制造技术领域。
背景技术
近年来，采用磁性隧道结(MTJ)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。
为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。
在现在的MRAM制造工艺中，为了实现MRAM电路缩微化的要求，通常在表面抛光的CMOS通孔(VIAx(x>＝1))上直接制作MTJ单元，即：所谓的on-axis结构。在采用铜制程的CMOS电路中，所有通孔(VIA)和连线(M，Metal)所采用的材料都是金属铜。然而，由于MTJ结构单元的尺寸要比VIAx(x>＝1)顶部开口尺寸小，在刻蚀磁性隧道结及其底电极的时候，为了使MTJ单元之间完全隔断，必须进行过刻蚀，在过刻蚀中，没有被磁性隧道结及其底电极覆盖的铜VIAx(x>＝1)的区域将会被部分刻蚀，同时也会损伤其扩散阻挡层(Ta/TaN)，这样将会形成铜VIAx(x>＝1)到其外面的low-k电介质的扩散通道，Cu原子将会扩散到low-k电介质中，这势必会对磁性随机存储器的电学性能，比如：时间相关介质击穿(TDDB，TimeDependent Dielectric Breakdown)和电子迁移率(EM，Electron Mobility)等，造成损伤。
另外，在磁性隧道结及其底电极过刻蚀过程中，由于离子轰击(IonBombardment)，将会把铜原子及其形成化合物溅射到磁性隧道结的侧壁和被刻蚀的low-k材料的表面，从而对整个MRAM器件造成污染。
发明内容
本发明提供的一种制作磁性随机存储器底电极通孔方法，采用在金属连线Mx(x>＝1)上制作底电极通孔(BEV)的方法来代替铜Vx(x>＝1)。由于底电极通孔(BEV)材料采用的是非铜金属，比如：Ta、TaN、Ti、TiN，特别是W或者WN等，由于磁性隧道结及其底电极在表面抛光的非铜的底电极通孔金属上进行制作，这样就有效的避免了由于在铜Vx(x>＝1)直接制作MTJ，所带来的铜污染和铜扩散，非常有利于MRAM回路电学性能的优化提高和器件的小型化。
本发明包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似方法，其具体技术方案如下：
一种磁性随机存储器单元阵列及周边电路连线的制造方法，包括如下步骤：
步骤1：提供表面抛光的带金属连线的CMOS基底，并在基底上制作底电极通孔，然后在底电极通孔中填充非铜金属；
步骤2：在底电极通孔上制作底电极接触；
步骤3：在底电极接触上制作磁性隧道结结构单元；
步骤4：在磁性隧道结结构单元上制作顶电极通孔和实现逻辑单元/存储单元相连接的金属连线。
进一步地，步骤1包括如下细分步骤：
步骤1.1：在基底上沉积扩散阻挡层和底电极通孔电介质；
步骤1.2：在存储区域和逻辑区域同时图形化定义底电极通孔图案，刻蚀形成底电极通孔，在刻蚀之后除去残留的杂质；
步骤1.3：在底电极通孔里填充非铜金属并磨平，形成底电极通孔填充。
进一步地，根据权利要求2的一种磁性随机存储器单元阵列及周边电路连线的制造方法，非铜金属选自Ta、TaN、Ti、TiN、W或WN之中的一种。
更进一步地，根据权利要求3的一种磁性随机存储器单元阵列及周边电路连线的制造方法，非铜金属选自W或WN。在底电极通孔中填充W或WN之前，先沉积一层扩散阻挡层。扩散阻挡层的材料为TiN/Ti或TaN/Ta。
进一步地，选用化学气相沉积、原子层沉积、物理气相沉积或离子束沉积之中的一种方法将非铜金属填充至底电极通孔。
进一步地，底电极接触的材料选自Ta、TaN、Ti、TiN、W或WN之中的一种。
上述制造方法还可以有另一简化的形式，包括如下步骤：
步骤1：提供表面抛光的带金属连线的CMOS基底，并在基底上制作底电极通孔，然后在底电极通孔中填充非铜金属；
步骤2：在底电极通孔上制作磁性隧道结结构单元；
步骤3：在磁性隧道结结构单元上制作顶电极通孔和实现逻辑单元/存储单元相连接的金属连线。
进一步地，非铜金属选自Ta、TaN、Ti、TiN、W或WN之中的一种。
本发明的有益效果：由于底电极通孔(BEV)材料采用的是非铜金属，比如：Ta、TaN、Ti、TiN，特别是W或者WN等，由于磁性隧道结及其底电极在表面抛光的非铜的底电极通孔金属上进行制作，这样就有效的避免了由于在铜Vx(x>＝1)直接制作MTJ，所带来的铜污染和铜扩散，非常有利于MRAM回路电学性能的优化提高和器件的小型化。
附图说明
附图是根据本发明优选实施例的一种磁性随机存器单元阵列及周边电路连线的制造方法的各个步骤的示意图。其中：
图1(a)至图1(c)是制作底电极通孔填充的步骤示意图；
图2(a)至图2(j)是制作底电极接触与磁性隧道结结构单元的步骤示意图；
图3(a)至图3(h)是制作磁性隧道结结构单元的步骤示意图。
其中，图2(i)、图2(j)、图3(g)和图3(h)中两条虚曲线说明左右两部分实际上相隔甚远，只是为了方便展示，图中才把左右两部分画在一起；其他各图中，左右两部分实际上也是相隔的，为了使图简洁，两条虚曲线未标出。
附图标记说明：100-表面抛光的带金属连线(Mx(x>＝1))的CMOS基底，201-底电极通孔(BEV)扩散阻挡层，202-底电极通孔(BEV)电介质，203-底电极通孔(BEV)，204-底电极通孔(BEV)填充扩散阻挡层，205-底电极通孔(BEV)填充，301-底电极接触(BEC)金属层，302-底电极接触(BEC)，303-底电极接触(BEC)电介质，401-包括种子层的磁性隧道结(MTJ)多层膜，402-刻蚀硬掩模层，403-电介质覆盖层，501-顶电极通孔(TEV)电介质，502-顶电极通孔(TEV)，503-顶电极通孔(TEV)填充扩散阻挡层，504-顶电极通孔(TEV)填充，601-金属连线(Mx+1(x>＝1))刻蚀阻挡层，602-金属连线(Mx+1(x>＝1))电介质，603-金属连线(Mx+1(x>＝1))扩散阻挡层，604-金属连线(Mx+1(x>＝1))。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供的一种制作磁性随机存储器底电极通孔的方法，采用在金属连线Mx(x>＝1)上制作底电极通孔(BEV)的方法来代替铜通孔Vx(x>＝1)。其中，底电极接触材料为非铜金属，比如：Ta、TaN、Ti、TiN、W或者WN等，包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似。该方法包括以下步骤：
实施案例一：
步骤1：提供表面抛光的带金属连线(Mx(x>＝1)的CMOS基底100，并在其上制作底电极通孔(BEV，Bottom Electrode Via)203，然后，进行非铜金属填充。
更进一步地，步骤1可以分为如下的形成步骤：
步骤1.1：沉积扩散阻挡层201和底电极通孔电介质202，如图1(a)所示，其中，扩散阻挡层201既可以作为阻挡金属连线(Mx)中铜向底电极通孔电介质202的扩散保护层，又可以做为BEV刻蚀的刻蚀阻挡层，其厚度为10nm～50nm，形成材料可以为SiN、SiC或SiCN等。底电极通孔电介质202的厚度为60nm～150nm，形成材料可以为SiO2、SiON或low-k等；其中，低介电常数(low-k)介电质是指介电常数(k)低于二氧化硅(k＝3.9)的材料。
其中，低介电常数(low-k)电介质是指介电常数(k)低于二氧化硅(k＝3.9)的材料，在具体实施时，low-k材料可以是含氢硅酸盐(Hydrogen Silsequioxane，HSQ，k＝2.8～3.0)，含有Si-CH3官能基的含甲基硅酸盐类(Methylsilsesquioxane，MSQ，k＝2.5～2.7)，综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(HybridOrganic Siloxane Polymer，HOSP)薄膜(k＝2.5)，多孔SiOCH薄膜(k＝2.3～2.7)，甚至可以采用超低介电常数(k<2.0)的多孔性硅酸盐(Porous Silicate)等有机类高分子化合物及介电常数(k)为1.9的多孔SiOCH薄膜。
步骤1.2：在存储区域和逻辑区域同时图形化定义底电极通孔(BEV)203图案，刻蚀形成底电极通孔(BEV)203，如图1(b)所示，在刻蚀之后，一般采用干法工艺和/或湿法清洗工艺除去残留的聚合物。
步骤1.3：填充非铜金属到底电极通孔(BEV)203里面，并采用化学机械抛光(CMP，Chemical Mechanical Planarization)磨平，形成底电极通孔填充205，如图1(c)所示，其中，非铜金属可以是Ta、TaN、Ti、TiN、W或者WN等，其形成方法可以是化学气相沉积(CVD，Chemical Vapor Deposition)、原子层沉积(ALD，Atomic Layer Deposition)、物理气相沉积(PVD，Physical Vapor Deposition)或离子束沉积(IBD，Ion Beam Deposition)等方式实现，优选CVD或ALD。
更进一步地，如果采用W或WN做为底电极通孔(BEV)填充205金属，都会事先沉积一层TiN/Ti或TaN/Ta作为扩散阻挡层204。
步骤2：制作底电极接触(BEC，Bottom Electrode Contact)302。其中，底电极接触(BEC)302可以是Ta、TaN、Ti、TiN、W或WN等。
更进一步地，步骤2可以分为如下的形成步骤：
步骤2.1：沉积底电极接触(BEC)金属层301，如图2(a)所示，其中，沉积底电极接触(BEC)金属层301的厚度为20nm～80nm，可以采用化学气相沉积(CVD，Chemical VaporDeposition)、物理气相沉积(PVD，Physical Vapor Deposition)、原子层沉积(ALD，AtomicLayer Deposition)或离子束沉积(IBD，Ion Beam Deposition)等方式实现。
步骤2.2：图形化定义底电极接触(BEC)302图案使之与底电极通孔(BEV)203对齐，并采用刻蚀工艺形成底电极接触302，刻蚀工艺可以采用反应离子刻蚀(RIE，Reactive IonEtching)或离子束刻蚀(IBE，Ion Beam Etching)等工艺实现，在刻蚀之后，采用清洗工艺除去残留的聚合物等。
其中，IBE主要采用Ar、Kr或者Xe等作为离子源；RIE主要采用Cl2或CF4等作为主要刻蚀气体。
步骤2.3：填充底电极接触(BEC)电介质303，并采用平坦化工艺磨平直到底电极接触(BEC)302顶部，如图2(b)所示。其中，底电极接触(BEC)电介质303为SiO2、SiON或low-k等材料。
步骤3：在存储区域，制作包括底部的种子层和顶部的硬掩模层的磁性隧道结结构单元(MTJ)。
更进一步地，可以分为如下的形成步骤：
步骤3.1：在磨平的底电极接触(BEC)302上，依次形成种子层、磁性隧道结多层膜401和硬掩模层402，如图2(c)所示。
磁性隧道结(MTJ)多层膜的总厚度为15nm～40nm，可以是由参考层、势垒层和记忆层的依次向上叠加的Bottom Pinned结构或者是由记忆层、势垒层和参考层的依次向上叠加的Top Pinned结构。
进一步地，参考层具有磁极化不变性，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构有所不同。面内型(iSTT-MRAM)的参考层一般具有(IrMn或PtMn)/CoFe/Ru/CoFe/CoFeB结构，其优选总厚度为10～30nm；垂直型(pSTT-MRAM)的参考层一般具有TbCoFe或[Co/Pt]/Co/Ru/[CoPt]/CoFeBm超晶格多层膜结构，通常下面需要一层种子层，例如Ta/Pt，其优选参考层总厚度为8～20nm。
进一步地，势垒层为非磁性金属氧化物，优选MgO或Al2O3，其厚度为0.5nm～3nm。
更进一步地，可以采用双层MgO的结构。
进一步地，记忆层具有可变磁极化，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构又所不同。面内型iSTT-MRAM的记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm～6nm，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta，W，Mo)/CoFeB，其优选厚度为0.8nm～2nm。
顶部硬掩模层402的厚度为20nm～100nm，选择Ta、TaN、W或WN等以期在卤素电浆中获得更好刻轮廓。
步骤3.2：图形化定义磁性隧道结图案，并对硬掩模层402、磁性隧道结多层膜401和底电极进行刻蚀，如图2(d)所示。
在此过程中，采用一次光刻一次刻蚀(LE，lithography-etching)或者两次光刻两次刻蚀(LELE，lithography-etching-lithography-etching)的方法完成对磁性隧道结的定义和硬掩模层(顶电极)402的反应离子(RIE)刻蚀，主刻蚀气体采用CxFyHz或Cl2等，并同时采用RIE或湿法工艺除去残留的聚合物，以使图案转移到磁性隧道结的顶部。
采用反应离子刻蚀(RIE，Reactive Ion Etching)和/或者离子束刻蚀(IBE，IonBeam Etching)的方法完成对磁性隧道结和底电极的刻蚀。
其中，IBE主要采用Ar、Kr或者Xe等作为离子源；RIE主要采用CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3等作为主要刻蚀气体。
步骤3.3：在磁性隧道结多层膜401和顶部硬掩模层402周围沉积一层电介质覆盖层403并覆盖整个被刻蚀的区域，包括顶部的硬掩模层；如图2(e)所示；其中，电介质覆盖层403材料为SiC、SiN或者SiCN等，其形成方法可以采用化学气相沉积(CVD，Chemical VaporDeposition)，原子层沉积(ALD，Atomic Layer Deposition)或者离子束沉积(IBD，IonBeam Deposition)等方式实现。
步骤4：制作顶电极通孔(TEV，Top Electrode Via)和实现逻辑单元/存储单元相连接的金属连线(Mx+1)604。在此步骤中，可以采用两次单镶嵌(SD，Single Damascene)或者单次双镶嵌(DD，Dual Damascene)工艺实现。
其中，采用两次单镶嵌(SD，Single Damascene)工艺的步骤如下，如图2(f)-图2(i)所示：
步骤4.1.1：在电介质覆盖层403上，沉积顶电极通孔电介质501，并采用平坦化工艺磨平顶电极通孔(TEV)电介质501，如图2(f)所示；顶电极通孔(TEV)电介质501为SiO2、SiON或low-k等材料，其厚度为120nm～400nm。
步骤4.1.2：图形化定义并采用刻蚀工艺形成顶电极通孔(TEV)502，在逻辑区域，使之连接到底电极通孔(BEV)填充205，在存储区域，使之连接到硬掩模层402顶部，通常，在刻蚀之后采用清洗工艺除去聚合物，如图2(g)所示。
步骤4.1.3：填充金属形成顶电极通孔填充504，并采用化学机械抛光(CMP)磨平，如图2(h)所示；其中，通常在电镀(ECP，Electro Chemical Plating)铜之前，都会事先沉积一层TiN/Ti或TaN/Ta扩散阻挡层503和铜种子层。
步骤4.1.4：沉积金属连线(Mx+1)电介质602，图形化定义并刻蚀形成连接逻辑区域和存储区域的金属连线槽，电镀铜到连线槽里面，并采用化学机械抛光磨平，以形成连接逻辑区域和存储区域的金属连线(Mx+1)604，如图2(i)所示；其中，金属连线(Mx+1)电介质602的厚度为50nm～300nm，其材料为SiO2、SiON或low-k等，通常在沉积之前，都会沉积一层厚度为几十纳米的刻蚀阻挡层601，其材料为SiN、SiC或SiCN等；在电镀铜之前，都会事先沉积一层TiN/Ti或TaN/Ta扩散阻挡层603和铜种子层。
采用一次性双镶嵌(DD，Dual Damascene)工艺，如图2(j)所示；其步骤如下：
步骤4.2.1：在电介质覆盖层403上，沉积顶电极通孔电介质501，并采用平坦化工艺磨平顶电极通孔(TEV)电介质501，沉积金属连线(Mx+1)电介质602；顶电极通孔(TEV)电介质501为SiO2、SiON或low-k等材料，其厚度为120nm～400nm；金属连线(Mx+1)电介质602的厚度为50nm～300nm，其材料为SiO2、SiON或low-k等，通常在沉积之前，都会沉积一层厚度为几十纳米的刻蚀阻挡层601，其材料为SiN、SiC或SiCN等。
步骤4.2.2：采用两次光刻两次刻蚀分别先后图形化定义并刻蚀工艺形成顶电极通孔(TEV)502和连接逻辑区域和存储区域的金属连线槽，在逻辑区域，使顶电极通孔502连接到底电极通孔(BEV)填充205，在存储区域，使顶电极通孔502连接到刻蚀硬掩模层402顶部，通常，在刻蚀之后采用清洗工艺除去聚合物。
步骤4.2.3：采用铜电镀工艺一次性填充，形成顶电极通孔填充504和金属铜连线(Mx+1)604，并采用化学机械抛光磨平，其中，通常在电镀铜之前，都会事先沉积一层TiN/Ti或TaN/Ta扩散阻挡层503和铜种子层。
实施案例二：
由于BEV不是Cu金属，所以BEC也可以同MTJ多层膜一起生长，甚至省略掉BEC，并用同一个MTJ掩模，然后采用自对准一起先后刻蚀MTJ和BEC，由于BEV采用的是非Cu金属，所以刻蚀过程中BEV表面暴露出来也没关系。这样做可以省去好几道工序。
同实施案例一相比，在实施案例二中，没有进行底电极接触的制作。其步骤如下：
步骤一：同实施案例一步骤一，如图1(a)-图1(c)所示；
步骤二：同实施案例一步骤三，如图3(a)-图3(c)所示；
步骤三：同实施案例一步骤四，如图3(d)-图3(h)所示。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (10)

1.一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，包括如下步骤：
步骤1：提供表面抛光的带金属连线的CMOS基底，并在所述基底上制作底电极通孔，然后在所述底电极通孔中填充非铜金属；
步骤2：在所述底电极通孔上制作底电极接触；
步骤3：在所述底电极接触上制作磁性隧道结结构单元；
步骤4：在所述磁性隧道结结构单元上制作顶电极通孔和实现逻辑单元/存储单元相连接的金属连线。
2.根据权利要求1所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，所述步骤1包括如下细分步骤：
步骤1.1：在所述基底上沉积扩散阻挡层和底电极通孔电介质；
步骤1.2：在存储区域和逻辑区域同时图形化定义底电极通孔图案，刻蚀形成所述底电极通孔，在刻蚀之后除去残留的杂质；
步骤1.3：在所述底电极通孔里填充所述非铜金属并磨平，形成底电极通孔填充。
3.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，所述非铜金属选自Ta、TaN、Ti、TiN、W或WN之中的一种。
4.根据权利要求3所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，所述非铜金属选自W或WN。
5.根据权利要求4所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，在所述底电极通孔中填充W或WN之前，先沉积一层扩散阻挡层。
6.根据权利要求5所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，所述扩散阻挡层的材料为TiN/Ti或TaN/Ta。
7.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，选用化学气相沉积、原子层沉积、物理气相沉积或离子束沉积之中的一种方法将所述非铜金属填充至所述底电极通孔。
8.根据权利要求1所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，所述底电极接触的材料选自Ta、TaN、Ti、TiN、W或WN之中的一种。
9.一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，包括如下步骤：
步骤1：提供表面抛光的带金属连线的CMOS基底，并在所述基底上制作底电极通孔，然后在所述底电极通孔中填充非铜金属；
步骤2：在所述底电极通孔上制作磁性隧道结结构单元；
步骤3：在所述磁性隧道结结构单元上制作顶电极通孔和实现逻辑单元/存储单元相连接的金属连线。
10.根据权利要求9所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，所述非铜金属选自Ta、TaN、Ti、TiN、W或WN之中的一种。
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