CN111834288A - 一种互连线及其形成方法 - Google Patents
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Abstract
本发明提供一种互连线及其形成方法，包括以下步骤：提供基底，在基底上形成第一通孔，在第一通孔内填充钌；在至少一个第一通孔的一侧形成第二通孔，第二通孔和第一通孔连通，且第二通孔内填充铜。具体的，在第二通孔内填充铜形成铜金属线，在第一通孔内填充钌形成钌金属线。第一基底上形成的钌金属互连线与第二基底上形成的铜金属线形成复合金属互连线。在本发明中，钌的电阻率较低，而且钌的抗氧化性较强，可抑制铜发生电迁移的几率，避免铜导线的电阻增大，影响互连线的性能。并且，采用钌与铜形成的互连线结构，不用再额外设置防扩散层，同时可以减小半导体器件的尺寸。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种互连线及其形成方法。
背景技术
随着芯片制成的缩小，所采用的互连导线越来越细。然而，当互连导线的横截面减小时，互连导线的电阻则会增大，这将导致信号延迟增加。比如，当互连导线从45nm减小到22nm时，产生信号延迟的几率增加7％，互连导线从22减小到10nm时，产生信号延迟的几率增加22％，所以急需开发新的导线材料或者互连导线的制造工艺，来解决这个问题。
目前，通常采用铜作为互连工艺的导电材料，而传统的铜互连技术有以下问题：铜容易电迁移，因为铜的电化学活性比较强，容易发生电腐蚀，从而影响材料稳定性。为了防止通扩散，如图1a-1h所示，往往在衬底100内的导线填充沟槽111内都会先沉积一层防扩散层112，来抑制铜氧化，防止铜发生电迁移，避免铜导线的电阻增大。然而，防扩散层112具有一定的厚度和电阻，也会提高芯片的电阻，影响芯片的性能，还影响芯片的尺寸大小。
另外，如图1a-1h所示，为了抑制铜的电迁移，目前常用的另一种方法是在铜互连工艺中，在铜仔晶层113沉积过程中掺杂其他金属，例如铝掺杂或锰掺杂等，在退火过程中杂质会在介电层和铜的界面形成杂质氧化物，这种杂质氧化物会阻止铜的电迁移，进而改善芯片的可靠性。然而，由于铜仔晶层113本身是铜导线的一部分，对其进行掺杂必然会增加铜导线的电阻。
因此，需要一种制作互连线的新材料或工艺，解决现有技术中采用铜或者掺杂其他金属的铜来制作互连线时，铜会发生电迁移，使得铜导线的电阻增大，影响互连线的性能的问题。
发明内容
本发明的目的在于解决现有技术中，采用铜或者掺杂其他金属的铜来制作互连线时，铜会发生电迁移，使得铜导线的电阻增大，影响互连线的性能的问题。
本发明提供一种互连线及其形成方法，包括以下步骤：提供基底，在基底上形成第一通孔，在第一通孔内填充钌；在至少一个第一通孔的一侧形成第二通孔，第二通孔和第一通孔连通，且第二通孔内填充铜。
采用上述技术方案，铜和钌形成复合互连金属线。钌的电阻率较低，而且钌的抗氧化性较强，可抑制铜发生电迁移的几率，避免铜导线的电阻增大，影响互连线的性能。并且，采用该材料制成的互连结构，不用再设置防扩散层，同时可以减小芯片的尺寸。
进一步地，在第一通孔的宽度延伸方向上，第二通孔的宽度大于第一通孔的宽度。
采用上述技术方案，第二通孔的宽度大于第一通孔，第一通孔内填充钌，形成钌金属线，在第二通孔内填充铜，形成插头凹槽，因此第二通孔大于第一通孔。
进一步地，在基底上，在除形成有第二通孔外的其他至少一个第一通孔的一侧形成钌延伸图案，钌延伸图案与第一通孔内的钌接触。
采用上述技术方案，在除形成有第二通孔外的其他至少一个第一通孔的一侧形成钌延伸图案，钌延伸图案与钌接触，形成钌金属互连线。
进一步地，在第一通孔的宽度延伸方向上，钌延伸图案的宽度大于第一通孔的宽度。
采用上述技术方案，钌延伸图案的宽度大于第一通孔的宽度，钌延伸图案可形成宽度较大的凹槽，以连接其他金属部件。
进一步地，基底包括第一基底和第二基底，第一通孔形成在第一基底上，第二通孔和钌延伸图案形成在第二基底上。
采用上述技术方案，基底包括第一基底和第二基底，在第一基底上形成钌金属互连线，在第二基底上形成铜金属线，第一基底上形成的钌金属互连线与第二基底上形成的铜金属线形成复合金属互连线。
进一步地，形成第一通孔，包括以下步骤：刻蚀第一基底，形成第一通孔；形成第二通孔和钌延伸图案，包括以下步骤：在第一通孔内沉积钌，且在第一基底的一侧沉积钌形成待刻蚀钌层；第一通孔内的钌与待刻蚀钌层接触；刻蚀待刻蚀钌层，去除至少一个第一通孔的一侧的待刻蚀钌层，且在其他至少一个第一通孔的一侧形成钌延伸图案；在第一基底靠近钌延伸图案的一侧沉积形成第二基底；刻蚀第二基底，形成第二通孔。
采用上述技术方案，第一基底上形成的钌金属互连线与第二基底上形成的铜金属线形成复合金属互连线包括：刻蚀第二基底，形成第二通孔，在第二通孔内填充铜形成铜金属线；刻蚀第一基底，形成第一通孔，在第一通孔内填充钌形成钌金属线。
进一步地，在第一基底的一侧沉积钌形成待刻蚀钌层，还包括以下步骤：在待刻蚀钌层远离第一基底的一侧沉积氧化膜层；刻蚀氧化膜层和待刻蚀钌层，使待刻蚀钌层平整化。采用上述技术方案，在第一基底的一侧沉积待刻蚀钌层；在第一基底的一侧沉积的待刻蚀钌层上沉积氧化膜层；刻蚀氧化膜层和待刻蚀钌层，使待刻蚀钌层平整化，用于后续形成钌延伸图案。
进一步地，刻蚀氧化膜层和待刻蚀钌层，使待刻蚀钌层平整化，包括以下步骤：采用离子束刻蚀去除氧化膜层，其中，离子束包括惰性离子、氢离子、硼离子中的至少一种；然后继续采用离子束刻蚀待刻蚀钌层，使待刻蚀钌层平整化。
采用上述技术方案，刻蚀氧化膜层和待刻蚀钌层，使钌平整化，用于形成图案平整且规则的钌延伸图案。
进一步地，第一基底和第二基底的材料为氮化硅或锗化硅；氧化膜层的材料为氧化硅或者氮氧化硅。
采用上述技术方案，第一基底和第二基底的材料为氮化硅或锗化硅；氧化膜层的材料为氧化硅或者氮氧化硅，采用氮化硅或锗化硅材料制成的基底，其使用性能更好。
进一步地，本发明还提供一种互连线，互连线基于上述的互连线的形成方法制成。更具体地，该互连线包括基底，在基底上形成有第一通孔，第一通孔内填充有钌；并且至少一个第一通孔的一侧形成有第二通孔，该第二通孔和第一通孔连通，且第二通孔内填充有铜。
采用上述技术方案，采用钌和铜制成的互连线，不用再设置防扩散层即可降低铜发生电迁移的几率，同时可以减小芯片的尺寸。
本发明的有益效果是：
本发明提供一种互连线及其形成方法，包括以下步骤：提供基底，在基底上形成第一通孔，在第一通孔内填充钌；在至少一个第一通孔的一侧形成第二通孔，第二通孔和第一通孔连通，且第二通孔内填充铜。具体的，在第二通孔内填充铜形成铜金属线，在第一通孔内填充钌形成钌金属线。第一基底上形成的钌金属互连线与第二基底上形成的铜金属线形成复合金属互连线。在本发明中，钌的电阻率较低，而且钌的抗氧化性较强，可抑制铜发生电迁移的几率，避免铜导线的电阻增大，影响互连线的性能。并且，采用钌与铜形成的互连线结构，不用再额外设置防扩散层，同时可以减小半导体器件的尺寸。
附图说明
图1a-1h为现有技术提供的半导体器件的制作工艺流程图；
图2为本实施例提供的半导体器件的方法流程图；
图3a-3f为本实施例提供的半导体器件的制作工艺流程图。
现有技术附图标记：
100：衬底；111：填充沟槽；112：防扩散层；113：铜仔晶层；
本发明附图标记：
200：基底；201：第一基底；202：第二基底；210：第一通孔；211：钌；212钌延伸图案；213：待刻蚀钌层；220：第二通孔；221：铜；230：氧化膜层；300：互连线。
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合较佳实施例一起介绍，但这并不代表此发明的特征仅限于该实施方式。恰恰相反，结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解，以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外，为了避免混乱或模糊本发明的重点，有些具体细节将在描述中被省略。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
应注意的是，在本说明书中，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本实施例的描述中，需要说明的是，术语“上”、“下”、“内”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本实施例的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实施例中的具体含义。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。
为解决现有技术中，采用铜或者掺杂其他金属的铜来制作互连线时，铜会发生电迁移，使得铜导线的电阻增大，影响互连线的性能的问题。
如图2所示，本发明提供一种互连线的形成方法，包括以下步骤：
S11：提供基底，在基底上形成第一通孔，在第一通孔内填充钌；
S12：在至少一个第一通孔的一侧形成第二通孔，第二通孔和第一通孔连通，且第二通孔内填充铜。
如图3f所示，提供基底200，在基底200上形成第一通孔210，在第一通孔210内填充钌211。在至少一个第一通孔210的一侧形成第二通孔220，第二通孔220和第一通孔210连通，且第二通孔220内填充铜221。铜221和钌211形成复合互连金属线。钌211的电阻率较低，而且钌211的抗氧化性较强，可抑制铜221发生电迁移、降低铜221发生电迁移的几率，避免铜221的电阻增大，影响互连线的性能。并且，采用该材料制成的互连结构，不用再设置防扩散层，可以减小半导体器件的尺寸。
如图3d、图3e、图3f所示，在第一通孔210的宽度延伸方向上，第二通孔220的宽度大于第一通孔210的宽度。
具体的，第二通孔220的宽度大于第一通孔210，第一通孔210内填充钌211，形成钌金属线，在第二通孔220内填充铜221，形成插头凹槽，因此第二通孔220大于第一通孔210。更具体的，第二通孔220的宽度与第一通孔210的宽度比可以为1.5：1，或者2：1，或者其他宽度比，具体根据实际需要选择，本实施例对此不作具体限定。
如图3c、3d、图3e所示，在基底200上，在除形成有第二通孔220外的其他至少一个第一通孔210的一侧形成钌延伸图案212，钌延伸图案212与第一通孔210内的钌211接触。
具体的，在基底200上，在除形成有第二通孔220外的其他至少一个第一通孔210的一侧形成钌延伸图案212，钌延伸图案212与钌211接触，形成钌金属互连线。更具体的，可以在一个第一通孔210的一侧形成钌延伸图案212，钌延伸图案212与钌211接触，形成钌金属互连线，也可以在两个第一通孔210的一侧形成钌延伸图案212，钌延伸图案212与钌211接触，形成钌金属互连线，或者在更多数量的第一通孔210的一侧形成钌延伸图案212，钌延伸图案212与钌211接触，形成钌金属互连线，具体需要形成的钌金属互连线的数目，根据实际需要选择，本实施例对此不作具体限定。
如图3d所示，在第一通孔210的宽度延伸方向上，钌延伸图案212的宽度大于第一通孔210的宽度。
具体的，钌延伸图案212的宽度大于第一通孔210的宽度，钌延伸图案212可形成宽度较大的凹槽，以连接其他金属部件。更具体的，钌延伸图案212的宽度与第一通孔210的宽度比可以为1.5：1，或者2：1，或者其他宽度比，具体根据实际需要选择，本实施例对此不作具体限定。
如图3f所示，基底200包括第一基底201和第二基底202，第一通孔210形成在第一基底201上，第二通孔220和钌延伸图案212形成在第二基底202上。
具体的，基底200包括第一基底201和第二基底202，在第一基底201上形成钌金属互连线，在第二基底202上形成铜金属线，第一基底201上形成的钌金属互连线与第二基底202上形成的铜金属线形成复合金属互连线。更具体的，第一基底201和第二基底202的材料可以为氮化硅或锗化硅或者其他材料，具体根据实际需要选择，本实施例对此不作具体限定。另外，第一基底201和第二基底202的材料可以相同，也可以不相同，具体根据实际需要设定，本实施例对此不作具体限定。
如图3a、图3b、图3c所示，形成第一通孔210，包括以下步骤：刻蚀第一基底201，形成第一通孔210；形成第二通孔220和钌延伸图案212，包括以下步骤：在第一通孔210内沉积钌211，沉积钌211时，通过化学气相沉积(CVD，Chemical Vapor Deposition)填充钌211再回流，进而在第一通孔210内沉积钌211，且在第一基底201的一侧沉积钌211形成待刻蚀钌层213，第一通孔210内的钌211与待刻蚀钌层213接触。刻蚀第一基底201，形成第一通孔210时，可在所述第一基底201上形成光刻胶图案，然后沿着光刻胶图案的形状刻蚀形成第一通孔210，用于后续填充铜。
如图3b、图3c、图3e所示，刻蚀待刻蚀钌层213，去除至少一个第一通孔210的一侧的待刻蚀钌层213，且在其他至少一个第一通孔210的一侧形成钌延伸图案212；在第一基底201靠近钌延伸图案212的一侧沉积形成第二基底202；刻蚀第二基底202，形成第二通孔220。刻蚀待刻蚀钌层213，形成钌延伸图案212时，可在待刻蚀钌层213上形成光刻胶图案，然后沿着光刻胶图案的形状刻蚀形成钌延伸图案212，用于后续填充钌211。
具体的，第一基底201上形成的钌金属互连线与第二基底202上形成的铜金属线形成复合金属互连线。
如图3a、图3b所示，在第一基底201的一侧沉积钌211形成待刻蚀钌层213，还包括以下步骤：在待刻蚀钌层213远离第一基底201的一侧沉积氧化膜层230；刻蚀氧化膜层230和待刻蚀钌层213，使待刻蚀钌层213平整化。
具体的，在第一基底201的一侧沉积钌211形成待刻蚀钌层213，在待刻蚀钌层213远离第一基底201的一侧沉积氧化膜层230，刻蚀氧化膜层230和待刻蚀钌层213，使待刻蚀钌层213平整化，用于后续形成钌延伸图案212。
如图3b、图3c所示，刻蚀氧化膜层230和待刻蚀钌层213，使待刻蚀钌层213平整化，包括以下步骤：采用离子束刻蚀去除氧化膜层230，其中，离子束包括惰性离子、氢离子、硼离子中的至少一种。然后继续采用离子束刻蚀待刻蚀钌层213，使待刻蚀钌层213平整化。
具体的，采用离子束刻蚀去除刻蚀氧化膜层230，然后继续采用离子束刻蚀待刻蚀钌层213，使待刻蚀钌层213平整化，用于形成图案平整且规则的钌延伸图案212。离子束包括惰性离子、氢离子、硼离子中的至少一种，也可以不仅限于本实施例给出的离子，具体根据时就需要选择，本实施例对此不作具体限定。
另外，氧化膜层230的材料具体可以为氧化硅或者氮氧化硅或者其混合物等超低介电常数(ULK,Ultra Low K)类材料,通过降低集成电路中使用的介电材料的介电常数，可以降低集成电路的漏电电流，降低导线之间的电容效应，降低集成电路发热等，具体可根据实际需要选择，本实施例对此不作具体限定。
如图3f所示，本发明还提供一种互连线300，基于上述的互连线的形成方法制成，包括基底200，在基底200上形成有第一通孔210，在第一通孔210内填充钌211；在至少一个第一通孔210的一侧形成第二通孔220，第二通孔220和第一通孔210连通，且第二通孔220内填充铜221。
具体的，本实施例的互连线的制作工艺简述如下：
如图3a所示，刻蚀第一基底201，形成第一通孔210。刻蚀第一基底201，形成第一通孔210时，可在所述第一基底201上形成光刻胶图案，然后沿着光刻胶图案的形状刻蚀形成第一通孔210，用于后续填充铜。在第一基底201的一侧沉积钌211形成待刻蚀钌层213。
如图3b所示，在待刻蚀钌层213远离第一基底201的一侧沉积氧化膜层230；刻蚀氧化膜层230和待刻蚀钌层213，使待刻蚀钌层213平整化。具体的，在第一基底201的一侧沉积钌211形成待刻蚀钌层213，第一通孔210内的钌211与待刻蚀钌层213接触。在待刻蚀钌层213远离第一基底201的一侧沉积氧化膜层230，刻蚀氧化膜层230和待刻蚀钌层213，使待刻蚀钌层213平整化，用于后续形成钌延伸图案212。刻蚀待刻蚀钌层213，形成钌延伸图案212时，可在待刻蚀钌层213上形成光刻胶图案，然后沿着光刻胶图案的形状刻蚀形成钌延伸图案212，用于后续填充钌211。
如图3c所示，刻蚀氧化膜层230和待刻蚀钌层213，使待刻蚀钌层213平整化，包括以下步骤：采用离子束刻蚀去除氧化膜层230，其中，离子束包括惰性离子、氢离子、硼离子中的至少一种。然后继续采用离子束刻蚀待刻蚀钌层213，使待刻蚀钌层213平整化。具体的，采用离子束刻蚀去除刻蚀氧化膜层230，然后继续采用离子束刻蚀待刻蚀钌层213，使待刻蚀钌层213平整化，用于形成图案平整且规则的钌延伸图案212。离子束包括惰性离子、氢离子、硼离子中的至少一种，也可以不仅限于本实施例给出的离子，具体根据时就需要选择，本实施例对此不作具体限定。另外，氧化膜层230的材料具体可以为氧化硅或者氮氧化硅或者其混合物，具体可根据实际需要选择，本实施例对此不作具体限定。
如图3d所示，刻蚀待刻蚀钌层213，去除至少一个第一通孔210的一侧的待刻蚀钌层213，且在其他至少一个第一通孔210的一侧形成钌延伸图案212。
如图3e所示，在第一基底201靠近钌延伸图案212的一侧沉积形成第二基底202，刻蚀第二基底202，形成第二通孔220。
如图3f所示，本发明还提供一种互连线300，基于上述的互连线的形成方法制成。该互连线300包括基底200，在基底200上形成有第一通孔210，在第一通孔210内填充钌211；在至少一个第一通孔210的一侧形成第二通孔220，第二通孔220和第一通孔210连通，且第二通孔220内填充铜221。
具体的，本实施例提供的互连线，在基底200上形成有第一通孔210，在第一通孔210内填充钌211；在至少一个第一通孔210的一侧形成第二通孔220，第二通孔220和第一通孔210连通，且第二通孔220内填充铜221。第一基底201上形成的钌金属互连线与第二基底202上形成的铜金属线形成复合金属互连线包括：刻蚀第二基底202，形成第二通孔220，在第二通孔220内填充铜221形成铜金属线；刻蚀第一基底201，形成第一通孔210，在第一通孔210内填充钌211形成钌金属线。第一基底201上形成的钌金属互连线与第二基底202上形成的铜金属线形成复合金属互连线。铜221和钌211形成复合互连金属线。钌211的电阻率较低，而且钌211的抗氧化性较强，可抑制铜221发生电迁移的几率，避免铜导线的电阻增大，影响互连线的性能。并且，采用该材料制成的互连结构，不用再设置防扩散层，同时可以减小半导体器件的尺寸。
本实施例提供的互连线及其形成方法，包括以下步骤：提供基底，在基底上形成第一通孔，在第一通孔内填充钌；在至少一个第一通孔的一侧形成第二通孔，第二通孔和第一通孔连通，且第二通孔内填充铜。具体的，在第二通孔内填充铜形成铜金属线，在第一通孔内填充钌形成钌金属线。第一基底上形成的钌金属互连线与第二基底上形成的铜金属线形成复合金属互连线。在本发明中，钌的电阻率较低，而且钌的抗氧化性较强，可抑制铜发生电迁移的几率，避免铜导线的电阻增大，影响互连线的性能。并且，采用钌与铜形成的互连线结构，不用再额外设置防扩散层，可以减小半导体器件的尺寸。
虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。本领域技术人员可以在形式上和细节上对其作各种改变，包括做出若干简单推演或替换，而不偏离本发明的精神和范围。
Claims (10)
1.一种互连线的形成方法，其特征在于，包括以下步骤：
提供基底，在所述基底上形成第一通孔，在所述第一通孔内填充钌；
在至少一个所述第一通孔的一侧形成第二通孔，所述第二通孔和所述第一通孔连通，且所述第二通孔内填充铜。
2.根据权利要求1所述的互连线的形成方法，其特征在于，在所述第一通孔的宽度延伸方向上，所述第二通孔的宽度大于所述第一通孔的宽度。
3.根据权利要求1所述的互连线的形成方法，其特征在于，还包括：在所述基底上，除形成有所述第二通孔外的其他至少一个所述第一通孔的一侧形成钌延伸图案，所述钌延伸图案与所述第一通孔内的所述钌接触。
4.根据权利要求3所述的互连线的形成方法，其特征在于，在所述第一通孔的宽度延伸方向上，所述钌延伸图案的宽度大于所述第一通孔的宽度。
5.根据权利要求3所述的互连线的形成方法，其特征在于，所述基底包括第一基底和第二基底，所述第一通孔形成在所述第一基底上，所述第二通孔和所述钌延伸图案形成在所述第二基底上。
6.根据权利要求5所述的互连线的形成方法，其特征在于，
形成所述第一通孔，包括以下步骤：
刻蚀所述第一基底，形成所述第一通孔；
形成所述第二通孔和所述钌延伸图案，包括以下步骤：
在所述第一通孔内沉积所述钌，且在所述第一基底的一侧沉积所述钌形成待刻蚀钌层；所述第一通孔内的所述钌与所述待刻蚀钌层接触；
刻蚀所述待刻蚀钌层，去除至少一个所述第一通孔的一侧的所述待刻蚀钌层，且在其他至少一个所述第一通孔的一侧形成所述钌延伸图案；
在所述第一基底靠近所述钌延伸图案的一侧沉积形成所述第二基底；
刻蚀所述第二基底，形成所述第二通孔。
7.根据权利要求6所述的互连线的形成方法，其特征在于，在所述第一基底的一侧沉积所述钌形成待刻蚀钌层，还包括以下步骤：
在所述待刻蚀钌层远离所述第一基底的一侧沉积氧化膜层；
刻蚀所述氧化膜层和所述待刻蚀钌层，使所述待刻蚀钌层平整化。
8.根据权利要求7所述的互连线的形成方法，其特征在于，刻蚀所述氧化膜层和所述待刻蚀钌层，使所述待刻蚀钌层平整化，包括以下步骤：
采用离子束刻蚀去除所述氧化膜层，其中，所述离子束包括惰性离子、氢离子、硼离子中的至少一种；
然后继续采用所述离子束刻蚀所述待刻蚀钌层，使所述待刻蚀钌层平整化。
9.根据权利要求7所述的互连线的形成方法，其特征在于，
所述第一基底和所述第二基底的材料为氮化硅或锗化硅；
所述氧化膜层的材料为氧化硅或氮氧化硅。
10.一种互连线，其特征在于，所述互连线基于权利要求1-9任意一项所述的互连线的形成方法制成；其中
所述互连线包括基底，在所述基底上形成有所述第一通孔，所述第一通孔内填充有钌；并且
至少一个所述第一通孔的一侧形成有第二通孔，所述第二通孔和所述第一通孔连通，且所述第二通孔内填充有铜。
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