TWI543318B - 一種內連線結構及其製備方法 - Google Patents

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Description

一種內連線結構及其製備方法
本揭露係關於一種內連線結構及其製備方法，特別係關於一種內連線結構及其製備方法，其具有高製程裕度(process margin)。
半導體製程通常需要銅後段製程(Backt-End-of Line)電氣連接前段製程(Front-End-of Line)之高深寬比的鎢接觸。在製備半導體元件之後，內連線即將半導體元件與導線予以電性連接，其中內連線包含導線部分及中介窗部分。中介窗部分一般係由鎢構成，而鎢之沈積技術已經高度發展。導線部分一般係由銅構成，銅具有高導電性、低電阻，且可避免電子遷移現象。由於蝕刻較難控制，蝕刻不足現象經常發生，而隨著電子元件持續縮小尺寸，高深寬比之鎢接觸的製備越來越困難。此外，間距很小的銅導線與鎢介層窗的對位裕度持續縮小，導致發生短路之風險增加。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露提供一種內連線結構及其製備方法，其具有高製程裕度 (process margin)，對銅後段製程(Backt-End-of Line)電氣連接前段製程(Front-End-of Line)之高深寬比的鎢接觸相當重要。本揭露之技術對內連線結構之導線部分及中介窗部分提供較高對位裕度，降低發生短路之風險。
本揭露之內連線結構之一實施例，包含一基板；一第一絕緣層，設置於該基板之上，其中該第一絕緣層具有複數個介層洞，且一第一導電材料填滿該複數個介層洞；一第二絕緣層，設置於該第一絕緣層之上，其中該第二絕緣層具有複數個溝槽，且一第二導電材料填滿該複數個溝槽；以及一遮罩層，設置於該第一絕緣層及該第二絕緣層之間，其中遮罩層具有複數個開孔，連接該複數個介層洞及該複數個溝槽；其中該複數個介層洞係自對準(self-aligned)該複數個溝槽。
本揭露之內連線結構之製備方法之一實施例，包含形成一第一絕緣層於一基板之上；形成一第一遮罩層於該第一絕緣層之上，其中該第一遮罩層具有複數個第一開孔；形成一第二絕緣層於該第一遮罩層之上；形成一第二遮罩層於該第二絕緣層之上，其中該第二遮罩層具有複數個第二開孔；進行一蝕刻製程，其使用該第二遮罩層作為一蝕刻遮罩以形成複數個凹部，其中該複數個凹部貫穿該第二絕緣層、該第一遮罩層及該第一絕緣層；以及填入至少一導電材料至該複數個凹部。
相較於習知之雙鑲嵌技術需要二次對位程序，本揭露之技術由於該複數個介層洞係自對準(self-align)該複數個溝槽，因此本揭露之技術的優點之一在於減少一次對位程序；其中本揭露技術之該複數個溝槽在後續製程中形成導線，有效地降低發生短路之風險，並提升製程裕度。
此外，本揭露之技術亦可降低成本，例如，相較於習知之雙鑲 嵌技術需要二次介電材料之蝕刻製程以分別形成介層洞與溝槽，本揭露之技術由於僅需要一次蝕刻製程即可形成該複數個介層洞及該複數個溝槽；另，相較於習知之雙鑲嵌技術需要對介層洞及溝槽進行共二次化學機械研磨，本揭露之技術無需鎢化學機械研磨(WCMP)。
此外，本揭露之技術使用該第一遮罩層且使用鎢填滿該複數個介層洞，藉此減少需要填入銅之深寬比結構，如此本揭露之技術無需在高深寬比之介層洞之中沈積銅阻障層及銅種晶層。再者，由於該複數個介層洞已填入該第一導電材料，可避免銅孔洞形成於內連線結構之中，因而本揭露之技術具有較可靠之電氣效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10‧‧‧內連線結構
11‧‧‧基板
20‧‧‧第一絕緣層
21‧‧‧第二絕緣層
23‧‧‧第一遮罩層
24‧‧‧第二遮罩層
30‧‧‧介層洞
31‧‧‧溝槽
32‧‧‧第一開孔
33‧‧‧凹部
34‧‧‧第二開孔
40‧‧‧第一導電材料
41‧‧‧第二導電材料
101‧‧‧接觸
藉由參照前述說明及下列圖式，本揭露之技術特徵及優點得以獲得完全瞭解。
圖1係一剖示圖，例示本揭露一實施例之一基板，其具有複數個接觸；圖2係一剖示圖，例示本揭露一實施例之一第一絕緣層及一第一遮罩層之沈積；圖3係一剖示圖，例示本揭露一實施例之一第二絕緣層及一第二遮罩層之沈積； 圖4係一剖示圖，例示本揭露一實施例之一蝕刻製程，其使用該第二遮罩層作為一蝕刻遮罩以形成複數個凹部，其貫穿該第二絕緣層、該第一遮罩層及該第一絕緣層；圖5係一剖示圖，例示一第一導電材料填滿該複數個凹部並覆蓋該第二絕緣層之一上表面；圖6係一剖示圖，例示一蝕刻製程，其去除該第二絕緣層之上表面的該第一導電材料，並局部去除該複數個凹部內之該第一導電材料；以及圖7係一剖示圖，例示一第二導電材料填滿該複數個溝槽，完成高可靠度之內連線結構的製備。
為了使具有通常知識者能徹底地瞭解本發明，將在下列的描述中提出詳盡的步驟及結構。顯然地，本發明的實現並未限定於相關領域之具有通常知識者所熟習的特殊細節。另一方面，眾所周知的結構或步驟並未描述於細節中，以避免造成本發明不必要之限制。本發明的較佳實施例會詳細描述如下，然而除了這些詳細描述之外，本發明還可以廣泛地施行在其他實施例中，且本發明的範圍不受限定，其以後附的申請專利範圍為準。
在下文中本揭露的實施例係配合所附圖式以闡述細節。說明書所提及的「實施例」、「此實施例」、「其他實施例」等等，意指包含在本發明之該實施例所述有關之特殊特性、構造、或特徵。說明書中各處出現之「在此實施例中」的片語，並不必然全部指相同的實施例。
本揭露係關於一種內連線結構及其製備方法。下列記載詳細說明本揭露之實施步驟及結構以使本揭露得以被完整地瞭解。本揭露之實現並不限於具有特定知識之具有通常知識者。此外，習知之結構及 步驟並未記載於下文，以免本揭露受到不必要之限制。本揭露之較佳實施例將於下文中描述，然而本揭露除了下文之外，亦可廣泛地實現於其它實施例中。本揭露之範圍不應限制於下文之記載，而應由申請專利範圍予以定義。
圖1係一剖示圖，例示本揭露一實施例之一基板11，其具有複數個接觸101。在本揭露之一實施例中，該複數個接觸101下方可包含複數個元件或MOSFET，其電性連接於該複數個接觸101。在本揭露之一實施例中，該複數個接觸101包含金屬，例如鎢。在本揭露之一實施例中，由鎢構成之該複數個接觸101係藉由前段製程(Front-End-of Line)予以製備，而該基板10之上端再進行一化學機械研磨(CMP)製程。
圖2係一剖示圖，例示本揭露一實施例之一第一絕緣層20及一第一遮罩層23之沈積。在本揭露之一實施例中，該第一絕緣層20係藉由一化學沈積(CVD)製程或一物理沈積(PVD)製程予以製備。在本揭露之一實施例中，該第一絕緣層20包含氧化矽或二氧化矽。在本揭露之一實施例中，在沈積該第一絕緣層20之後，進行一化學沈積(CVD)製程或一物理沈積(PVD)製程以形成該第一遮罩層23於該第一絕緣層20之上。在本揭露之一實施例中，該第一遮罩層23包氮化矽或其它適當之材料。之後，在本揭露之一實施例中，進行一圖案化製程以形成複數個第一開孔32於該第一遮罩層23之內。在本揭露之一實施例中，該複數個第一開孔32係作為後續製程之對位標記。
圖3係一剖示圖，例示本揭露一實施例之一第二絕緣層21及一第二遮罩層24之沈積。在本揭露之一實施例中，該第二絕緣層21包含氧化矽或二氧化矽，該第二遮罩層24包含光阻材料；該第二絕緣層21及該第二遮罩層24係藉由一化學沈積(CVD)製程或一物理沈積(PVD)製程予以製備。在本揭露之一實施例中，在沈積該第二遮罩 層24於該第二絕緣層21上之後，進行一圖案化製程以形成複數個第二開孔34於該第二遮罩層24之內，其中該複數個第二開孔34對準該複數個第一開孔32。在本揭露之一實施例中，該複數個第二開孔34大於該複數個第一開孔32；此外，該複數個第二開孔34涵蓋該複數個第一開孔32，而無需完美地中心對準。
圖4係一剖示圖，例示本揭露一實施例之一蝕刻製程，其使用該第二遮罩層24作為一蝕刻遮罩以形成複數個凹部33，其貫穿該第二絕緣層21、該第一遮罩層23及該第一絕緣層20。在本揭露之一實施例中，該蝕刻製程連續地貫穿該第二絕緣層21及該第一絕緣層20，直到該基板11之上端；一旦完成該蝕刻製程，即形成該複數個凹部33。在本揭露之一實施例中，該複數個凹部33各包含一介層洞30(位於該第一絕緣層20之內)、一第一開孔32(位於該第一遮罩層23之內)以及一溝槽31(位於該第二絕緣層21之內)。在本揭露之一實施例中，該複數個第一開孔32係經配置以使得該複數個介層洞30對準該複數個溝槽31，亦即該複數個介層洞30係自對準(self-aligned)該複數個溝槽31，而該介層洞30之寬度實質上等於該第一開孔32之寬度。在本揭露之一實施例中，該第一遮罩層23避免該蝕刻製程之誤差，並提供較大的對位裕度。在本揭露之一實施例中，該複數個介層洞30之高度係由該基板11之一上端至該第一遮罩層23之一下端予以定義。在本揭露之一實施例中，在完成該蝕刻製程之後，去除該第二遮罩層24。
圖5係一剖示圖，例示一第一導電材料40填滿該複數個凹部33並覆蓋該第二絕緣層21之一上表面。在本揭露之一實施例中，該第一導電材料40包含鎢。在本揭露之一實施例中，圖5之製程係進行一化學沈積(CVD)製程；例如，氮化鈦或鎢之化學沈積(CVD)製程。
圖6係一剖示圖，例示一蝕刻製程，其去除該第二絕緣層21之上表面的該第一導電材料40，並局部去除該複數個凹部33內之該第一導 電材料40。在本揭露之一實施例中，圖6所示之蝕刻製程係一回蝕製程，其局部或完全去除該複數個溝槽31內之該第一導電材料40。在本揭露之一實施例中，該第一導電材料40包含鎢，該回蝕製程係一乾蝕刻製程，使用之蝕刻氣體包含NF3/Ar，其對氮化矽與氧化矽具有優異的蝕刻選擇比。在本揭露之一實施例中，該回蝕製程之製程條件為25℃，0.5torr，50sccm之三氟化氮(NF3)，800sccm之氬氣(Ar)，900W之射頻功率(頻率13.56MHz)。在本揭露之一實施例中，在該回蝕製程之後，去除該複數個溝槽31內之該第一導電材料40，而該複數個介層洞30則填滿該第一導電材料40。
圖7係一剖示圖，例示一第二導電材料41填滿該複數個溝槽31，完成高可靠度之內連線結構10的製備，其以較高的製程裕度製備複合結構之內連線。在本揭露之一實施例中，該第二導電材料41包含銅，而該複數個溝槽31內之銅係作為導線。在本揭露之一實施例中(參考圖6)，該第一導電材料40可予以蝕刻至該第一遮罩層23之下方，而該第二導電材料41可填入該複數個溝槽31及該複數個介層洞30之上部。
相較於習知之雙鑲嵌技術(dual damascene)，本揭露之技術具有下列數項優點。習知之雙鑲嵌技術通常需要二次介電材料之蝕刻製程，其中一次蝕刻製程形成介層洞，另一次蝕刻製程形成溝槽。此外，習知之雙鑲嵌技術亦需要二次圖案化製程及二次對位程序。由於習知之雙鑲嵌技術需要上述結構及程序，隨著元件尺寸持續縮小，內連線之導線部分及中介窗部分的對位變成相當困難。相較於習知之雙鑲嵌技術需要二次對位程序，本揭露之技術由於該複數個介層洞係自對準(self-align)該複數個溝槽，因此本揭露之技術的優點之一在於減少一次對位程序；其中本揭露技術之該複數個溝槽在後續製程中形成導線，有效地降低發生短路之風險，並提升製程裕度(如前文圖4所述)。此外，相較於習知之雙鑲嵌技術需要二次介電材料之蝕刻製 程以分別形成介層洞與溝槽，本揭露之技術由於僅需要一次蝕刻製程即可形成該複數個介層洞及該複數個溝槽。再者，相較於習知之雙鑲嵌技術需要對介層洞及溝槽進行共二次化學機械研磨，本揭露之技術無需鎢化學機械研磨(WCMP)。參考圖5及圖6，本揭露之技術係藉由該回蝕製程以去除該第二絕緣層21之上表面的該第一導電材料40，而非藉由鎢化學機械研磨(WCMP)，其製程成本較高且產生碟盤(Dishing)及侵蝕(Erosion)現象。此外，習知之雙鑲嵌技術難以在二次介電材料蝕刻製程中控制導線高度；相對地，本揭露之技術藉由一蝕刻停止層而控制導線高度(該複數個介層洞之高度係由該基板之一上端至該遮罩層之一下端予以定義)，因而降低此一高度控制難度。
習知之全銅化雙鑲嵌技術包含導線部分及中介窗部分，二者均由銅構成。由於習知之全銅化雙鑲嵌技術一般需要物理沈積(PVD)之銅阻障層及銅種晶層，其難以在高深寬比之介層窗中提供足夠之階梯覆蓋特性，且在溝槽之開口附近易於發生麵包條(bread-loafing)現象，導致銅空洞問題，因而習知之全銅化雙鑲嵌技術相當難以實施。相對地，本揭露之技術使用該第一遮罩層且使用鎢填滿該複數個介層洞，藉此減少需要填入銅之深寬比結構，解決了此一銅沈積問題。此外，由於高深寬比之孔洞，在銅內連線下方之接觸結構易於形成鎖眼(keyhole)，其常發生於深接觸結構。當銅內連接直接形成於具有鎖眼之深結觸結構，銅原子可穿透該深接觸，降低元件之效能或可靠度。本揭露之技術由於使用具有較佳可靠度之鎢介層窗以分隔銅導線與基板內之深接觸，因而有效地解決此一問題。
本揭露之技術內容及技術特點已揭示如上，然而本揭露所屬技術領域中具有通常知識者應瞭解，在不背離後附申請專利範圍所界定之本揭露精神和範圍內，本揭露之教示及揭示可作種種之替換及修 飾。例如，上文揭示之許多製程可以不同之方法實施或以其它製程予以取代，或者採用上述二種方式之組合。
此外，本案之權利範圍並不侷限於上文揭示之特定實施例的製程、機台、製造、物質之成份、裝置、方法或步驟。本揭露所屬技術領域中具有通常知識者應瞭解，基於本揭露教示及揭示製程、機台、製造、物質之成份、裝置、方法或步驟，無論現在已存在或日後開發者，其與本案實施例揭示者係以實質相同的方式執行實質相同的功能，而達到實質相同的結果，亦可使用於本揭露。因此，以下之申請專利範圍係用以涵蓋用以此類製程、機台、製造、物質之成份、裝置、方法或步驟。
10‧‧‧內連線結構
11‧‧‧基板
20‧‧‧第一絕緣層
21‧‧‧第二絕緣層
23‧‧‧第一遮罩層
30‧‧‧介層洞
32‧‧‧第一開孔
41‧‧‧第二導電材料
101‧‧‧接觸

Claims (12)

  1. 一種內連線結構，包含：一基板；一第一絕緣層，設置於該基板之上，其中該第一絕緣層具有複數個介層洞，且一第一導電材料填滿該複數個介層洞；一第二絕緣層，設置於該第一絕緣層之上，其中該第二絕緣層具有複數個溝槽，且一第二導電材料填滿該複數個溝槽，該複數個溝槽內沒有該第一導電材料；以及一遮罩層，設置於該第一絕緣層及該第二絕緣層之間，其中遮罩層具有複數個開孔，連接該複數個介層洞及該複數個溝槽；其中該複數個介層洞係自對準(self-align)該複數個溝槽。
  2. 如請求項1所述之內連線結構，其中該基板包含複數個接觸，耦接於該複數個介層洞之該第一導電材料。
  3. 如請求項1所述之內連線結構，其中該第一導電材料包含鎢。
  4. 如請求項1所述之內連線結構，其中該第二導電材料包含銅。
  5. 如請求項1所述之內連線結構，其中該第一絕緣層包含二氧化矽或氧化矽。
  6. 如請求項1所述之內連線結構，其中該第二絕緣層包含二氧化矽或氧化矽。
  7. 如請求項1所述之內連線結構，其中該複數個介層洞之高度係由該基板之一上端至該遮罩層之一下端予以定義。
  8. 如請求項1所述之內連線結構，其中該遮罩層包含氮化矽。
  9. 一種內連線結構之製備方法，包含：形成一第一絕緣層於一基板之上； 形成一第一遮罩層於該第一絕緣層之上，其中該第一遮罩層具有複數個第一開孔；形成一第二絕緣層於該第一遮罩層之上；形成一第二遮罩層於該第二絕緣層之上，其中該第二遮罩層具有複數個第二開孔；進行一蝕刻製程，其使用該第二遮罩層作為一蝕刻遮罩以形成複數個凹部，其中該複數個凹部貫穿該第二絕緣層、該第一遮罩層及該第一絕緣層，其中該複數個凹部各包含：一介層洞，位於該第一絕緣層之內；一第一開孔，位於該第一遮罩層之內；以及一溝槽，位於該第二絕緣層之內；使用一第一導電材料填滿該複數個凹部；進行一回蝕製程，去除該複數個溝槽內的該第一導電材料；以及使用一第二導電材料填滿該複數個溝槽，該複數個溝槽內沒有該第一導電材料。
  10. 如請求項9所述之內連線結構之製備方法，其中使用該第一導電材料填滿該複數個凹部另包含使用該第一導電材料覆蓋該第二絕緣層之一上表面。
  11. 如請求項9所述之內連線結構之製備方法，其中該回蝕製程係一乾蝕刻製程，其使用之蝕刻氣體包含NF3/Ar。
  12. 一種內連線結構之製備方法，包含：形成一第一絕緣層於一基板之上；形成一第一遮罩層於該第一絕緣層之上，其中該第一遮罩層具有複數個第一開孔；形成一第二絕緣層於該第一遮罩層之上； 形成一第二遮罩層於該第二絕緣層之上，其中該第二遮罩層具有複數個第二開孔；進行一蝕刻製程，其使用該第二遮罩層作為一蝕刻遮罩以形成複數個凹部，其中該複數個凹部貫穿該第二絕緣層、該第一遮罩層及該第一絕緣層，其中該複數個凹部各包含：一介層洞，位於該第一絕緣層之內；一第一開孔，位於該第一遮罩層之內；以及一溝槽，位於該第二絕緣層之內；使用一第一導電材料填滿該複數個介層洞；以及使用一第二導電材料填滿該複數個溝槽，該複數個溝槽內沒有該第一導電材料。
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