JP5434360B2 - 半導体装置及びその製造方法 - Google Patents
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Description
(A)基体に形成されたソース/ドレイン領域及びチャネル形成領域、
(B)チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
(C)ソース/ドレイン領域上に形成された第1層間絶縁層、
(D)第1層間絶縁層に形成され、ソース/ドレイン領域に接続された第1コンタクト部、
(E)ゲート電極、第1層間絶縁層及び第1コンタクト部上に形成された第2層間絶縁層、
(F)第1コンタクト部の上の第2層間絶縁層の部分に形成された第2コンタクト部、並びに、
(G)第2層間絶縁層上に形成され、第2コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の頂面は同一平面内にあり、
第1コンタクト部は溝状の形状を有し、第2コンタクト部は孔状の形状を有する。
nチャネル型半導体装置及びpチャネル型半導体装置から成り、
nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれは、
(A)基体に形成されたソース/ドレイン領域及びチャネル形成領域、
(B)チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
(C)ソース/ドレイン領域上に形成された第1層間絶縁層、
(D)第1層間絶縁層に形成され、ソース/ドレイン領域に接続された第1コンタクト部、
(E)ゲート電極、第1層間絶縁層及び第1コンタクト部上に形成された第2層間絶縁層、
(F)第1コンタクト部の上の第2層間絶縁層の部分に形成された第2コンタクト部、並びに、
(G)第2層間絶縁層上に形成され、第2コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の頂面は同一平面内にあり、
nチャネル型半導体装置の第1コンタクト部とpチャネル型半導体装置の第1コンタクト部とは繋がっており、溝状の形状を有し、
nチャネル型半導体装置の第2コンタクト部及びpチャネル型半導体装置の第2コンタクト部は、孔状の形状を有し、
nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、
pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する。
(a)基体上にゲート電極を形成し、基体にソース/ドレイン領域及びチャネル形成領域を形成し、ソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成した後、
(b)第1層間絶縁層に、ソース/ドレイン領域に接続された溝状の第1コンタクト部を形成し、次いで、
(c)全面に第2層間絶縁層を形成した後、
(d)第1コンタクト部の上の第2層間絶縁層の部分に、孔状の第2コンタクト部を形成し、その後、
(e)第2層間絶縁層上に、第2コンタクト部と接続された配線を形成する、
各工程から成る。
(a)基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成し、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成し、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成した後、
(b)nチャネル型半導体装置のソース/ドレイン領域上の第1層間絶縁層の部分からpチャネル型半導体装置のソース/ドレイン領域上の第1層間絶縁層の部分まで延びる溝状の第1コンタクト部を第1層間絶縁層に形成し、次いで、
(c)全面に第2層間絶縁層を形成した後、
(d)第1コンタクト部の上の第2層間絶縁層の部分に孔状の第2コンタクト部を形成し、その後、
(e)第2層間絶縁層上に、第2コンタクト部と接続された配線を形成する、
各工程から成り、
nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、
pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する。
1.本発明の半導体装置及びその製造方法、全般に関する説明
2.実施例1(本発明の第1の態様に係る半導体装置及びその製造方法)
3.実施例2(実施例1の変形)
4.実施例3(本発明の第2の態様に係る半導体装置及びその製造方法)
5.実施例4(実施例3の変形、その他)
本発明の第1の態様に係る半導体装置あるいはその製造方法において、nチャネル型半導体装置から成り、第1コンタクト部は引っ張り応力を有する構成とすることができる。あるいは又、pチャネル型半導体装置から成り、第1コンタクト部は圧縮応力を有する構成とすることができる。
(A)基体(具体的には、シリコン半導体基板21)に形成されたソース/ドレイン領域37及びチャネル形成領域35、
(B)チャネル形成領域35の上方にゲート絶縁膜32を介して設けられたゲート電極31、
(C)ソース/ドレイン領域37上に形成された第1層間絶縁層41、
(D)第1層間絶縁層41に形成され、ソース/ドレイン領域37に接続された第1コンタクト部43、
(E)ゲート電極31、第1層間絶縁層41及び第1コンタクト部43上に形成された第2層間絶縁層51、
(F)第1コンタクト部43の上の第2層間絶縁層51の部分に形成された第2コンタクト部53、並びに、
(G)第2層間絶縁層51上に形成され、第2コンタクト部53と接続された配線61、
を備えている。
先ず、基体(シリコン半導体基板21)上にゲート電極31を形成し、基体(シリコン半導体基板21)にソース/ドレイン領域37及びチャネル形成領域35を形成し、ソース/ドレイン領域37上にゲート電極31の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成する。尚、実施例1にあっては、上述したとおり、第1の形態のゲート電極の形成方法を採用している。即ち、基体(シリコン半導体基板21)にソース/ドレイン領域37及びチャネル形成領域35を形成した後、ソース/ドレイン領域37上にゲート電極31の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成し、次いで、基体上にゲート電極31を形成する。即ち、実施例1においては、ゲートラストプロセスを採用している。
具体的には、実施例1においてはゲートラストプロセスを採用しているので、先ず、シリコン半導体基板21に素子分離領域22、及び、素子分離領域22によって囲まれた活性領域23を周知の方法で形成した後、周知の方法で、シリコン半導体基板21の表面にダミーゲート絶縁膜72、ダミーゲート電極71、ハードマスク膜73を形成する。ダミーゲート絶縁膜72は、例えば、厚さ1nm〜3nmのSiO2層から成り、熱酸化法やCVD法にて形成することができる。ダミーゲート電極71は、例えば、厚さ80nm〜150nmのポリシリコン層から成り、CVD法にて形成することができる。ハードマスク膜73は、例えば、厚さ50nm〜150nm程度の窒化シリコン膜から成り、CVD法にて形成することができる。次いで、リソグラフィ技術及びエッチング技術に基づき、窒化シリコン膜、ポリシリコン層及びダミーゲート絶縁膜72をパターニングすることで、ダミーゲート絶縁膜72、ダミーゲート電極71及びハードマスク膜73から成る積層構造を得ることができる。この状態を、図2の(A)に示す。具体的には、レジスト層をエッチング用マスクとしてドライエッチング法等によりハードマスク膜73をエッチングした後、レジスト層を除去し、ハードマスク膜73をエッチング用マスクとしてポリシリコン層及びダミーゲート絶縁膜72をエッチングすればよい。このとき、レジスト層を除去せずに、ハードマスク膜73、ポリシリコン層、ダミーゲート絶縁膜72をエッチングしてもよい。
次に、絶縁膜を全面に形成した後、エッチバックして、ダミーゲート絶縁膜72、ダミーゲート電極71及びハードマスク膜73の側面に絶縁膜を残すことで、ダミー側面絶縁膜81を得ることができる(図2の(B)参照)。絶縁膜は、例えば、厚さ50nm〜150nm程度のSiN膜やSiO2膜から成り、CVD法にて成膜することができる。
その後、シリコン半導体基板21の表面を、ドライエッチング法等により、深さ50nm〜100nm程度、エッチングする(図2の(C)参照)。このとき、シリコン半導体基板21に対してハードマスク膜73及びダミー側面絶縁膜81の選択比を高くすることで、シリコン半導体基板21のみをエッチングすることができる。また、素子分離領域22が形成されている場合には、素子分離領域22を構成する材料との選択比も出来るだけ高くしておくことが望ましい。その後、シリコン半導体基板21のエッチングした領域上に、選択的に第1の応力印加膜38を形成する(図3の(A)参照)。第1の応力印加膜38は、例えば、圧縮応力を導入する際にはシリコンゲルマニウム (SiGe)から成り、引っ張り応力を導入する際には炭化シリコン(SiC)から成り、選択エピタキシャル成長法にて、厚さ50nm〜200nm程度形成すればよい。
次に、ソース/ドレイン領域37を形成する。
次に、サリサイドプロセス技術により、ソース/ドレイン領域37の上部に、厚さ20nm〜70nm程度のシリサイド層39を形成した後、全面に第2の応力印加膜42を形成する(図4の(C)参照)。第2の応力印加膜42は、例えば、厚さ30nm〜70nm程度の窒化シリコン膜から成り、1.5GPa〜2.2GPa程度の引っ張り応力や圧縮応力を有する膜である。例えば、プラズマCVD法における成膜条件を適宜、選択することで、引っ張り応力を有するSiNから成る第2の応力印加膜42、圧縮応力を有するSiNから成る第2の応力印加膜42を得ることができる。但し、第2の応力印加膜42の形成は必須ではない。また、シリサイド層39の形成のために、第1の応力印加膜38上に、先ず、厚さ30nm〜50nm程度のシリコン層を形成することが望ましく、これによって、サリサイドプロセス技術により金属層とシリコン層との反応に基づき、低抵抗で結晶欠陥が少ないシリサイド層を形成することができる。
次に、全面に第1層間絶縁層41を、CVD法に基づき形成する。第1層間絶縁層41は、例えば、TEOS膜から成る。そして、ダミーゲート電極71の頂面が露出するまで、第1層間絶縁層41、第2の応力印加膜42、ハードマスク膜73を、CMP法にて除去する(図5の(A)参照)。
その後、ダミーゲート電極71及びダミーゲート絶縁膜72を除去して、ゲート電極形成用の溝部82を得る(図5の(B)参照)。ダミーゲート電極71は、例えば、ドライエッチング法を用いて選択的に除去することができる。また、ダミーゲート絶縁膜72は、例えば、ドライエッチング法やウェットエッチング法を用いて選択的に除去することができる。
次いで、ゲート電極形成用の溝部82内にゲート絶縁膜32及びゲート電極31を形成する。具体的には、全面に厚さ1nm〜3nm程度の酸化ハフニウム(HfO2)膜を成膜し、更に、ゲート電極31を形成するための導電材料層を成膜した後、第1層間絶縁層41、第1のサイドウオール33、第2のサイドウオール34の上の導電材料層及び酸化ハフニウム膜をCMP法にて除去する。こうして、図5の(C)に示す構造を得ることができる。ここで、ゲート電極31の頂面と第1層間絶縁層41の頂面とは同一平面内にある。
その後、第1層間絶縁層41に、ソース/ドレイン領域37に接続された溝状の第1コンタクト部43を形成する。具体的には、第1層間絶縁層41の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき溝状の開口部を形成し、レジスト層をエッチング用マスクとして第1層間絶縁層41をエッチングし、レジスト層を除去する。こうして、図6の(A)に示すように、第1層間絶縁層41に、第1コンタクト部43を形成するための溝状の形状を有する開口部43Aを形成することができる。
パワー :1kW
プロセスガス:アルゴンガス/45sccm
引っ張り応力:1.5GPa
[pチャネル型半導体装置]
パワー :9kW
プロセスガス:アルゴンガス/45sccm
圧縮応力 :1.0GPa
その後、全面に、SiNから成り、厚さ20nm〜50nm程度のエッチングストップ層52を形成し、更に、SiO2から成る第2層間絶縁層51を形成する。尚、エッチングストップ層52の形成は必須ではない。
次いで、第2層間絶縁層51の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき孔状の開口部を形成し、レジスト層をエッチング用マスクとして第2層間絶縁層51及びエッチングストップ層52をエッチングし、レジスト層を除去する。こうして、図7の(A)に示すように、第1コンタクト部43の上方の第2層間絶縁層51の部分に、第2コンタクト部53を形成するための孔状の形状を有する開口部53Aを形成することができる。同時に、ゲート電極31の上方の第2層間絶縁層51の部分に、第3コンタクト部54を形成するための孔状の形状を有する開口部54Aを形成することができる。
その後、周知の方法で、第2層間絶縁層51上に、第2コンタクト部53、第3コンタクト部54と接続された配線61を、ダマシンプロセスに基づき形成する。
先ず、基体(シリコン半導体基板21)上にゲート電極131を形成し、基体(シリコン半導体基板21)にソース/ドレイン領域37及びチャネル形成領域35を形成し、ソース/ドレイン領域37上にゲート電極131の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成する。
具体的には、先ず、シリコン半導体基板21に素子分離領域22、及び、素子分離領域22によって囲まれた活性領域23を周知の方法で形成した後、周知の方法で、シリコン半導体基板21の表面にゲート絶縁膜132、ゲート電極131、ハードマスク膜73を形成する(図8の(A)参照)。尚、この工程は、ダミーゲート絶縁膜72をゲート絶縁膜132と読み替え、ダミーゲート電極71をゲート電極131と読み替える点を除き、実質的に、実施例1の[工程−100A]と同様の工程とすることができる。
次に、実施例1の[工程−100B]と同様にして、絶縁膜を全面に形成した後、エッチバックして、ゲート絶縁膜132、ゲート電極131及びハードマスク膜73の側面に絶縁膜を残すことで、ダミー側面絶縁膜81を得ることができる(図8の(B)参照)。
その後、実施例1の[工程−100C]と同様にして、シリコン半導体基板21の表面を、ドライエッチング法等により、深さ50nm〜100nm程度、エッチングし(図8の(C)参照)、その後、シリコン半導体基板21のエッチングした領域上に、選択的に、第1の応力印加膜38を形成する(図9の(A)参照)。
次に、ソース/ドレイン領域37を形成する。そのために、実施例1の[工程−100D]と同様にして、先ず、ダミー側面絶縁膜81をウェットエッチング法にて除去した後、全面に絶縁膜を形成し、次いで、エッチバックし、ゲート絶縁膜132、ゲート電極131及びハードマスク膜73の側面に絶縁膜を残すことで、第1のサイドウオール33を形成する(図9の(B)参照)。その後、イオン注入法にてエクステンション領域36を形成する(図9の(C)参照)。次に、全面に絶縁膜を形成し、エッチバックすることで、第1のサイドウオール33上に第2のサイドウオール34を形成する(図10の(A)参照)。その後、ソース/ドレイン領域37を形成するために、イオン注入を行う。こうして、図10の(B)に示す構造を得ることができる。その後、エクステンション領域36、ソース/ドレイン領域37に注入された不純物をアニール処理により活性化する。
次に、実施例1の[工程−100E]と同様にして、サリサイドプロセス技術により、ソース/ドレイン領域37の上部に、厚さ20nm〜70nm程度のシリサイド層39を周知の方法で形成した後、全面に第2の応力印加膜42を形成する(図10の(C)参照)。
次に、実施例1の[工程−100F]と同様にして、全面に第1層間絶縁層41を、CVD法に基づき形成する。そして、ゲート電極131の頂面が露出するまで、第1層間絶縁層41、第2の応力印加膜42、ハードマスク膜73を、CMP法にて除去する(図11の(A)参照)。
その後、実施例2においては、ゲート電極131及びゲート絶縁膜132を除去すること無く、実施例1の[工程−110I]と同様にして、第1層間絶縁層41に形成された溝状の開口部43A内に、ソース/ドレイン領域37に接続された溝状の第1コンタクト部43を形成する(図11の(B)、(C)参照)。ここで、ゲート電極131の頂面、第1コンタクト部43の頂面及び第1層間絶縁層41の頂面は同一平面内にある。尚、第1コンタクト部43は、素子分離領域22上にまで延在してもよいし、ソース/ドレイン領域37の上のみに形成されていてもよい。
その後、実施例1の[工程−120]と同様にして、全面に、SiNから成り、厚さ20nm〜50nm程度のエッチングストップ層52を形成し、更に、SiO2から成る第2層間絶縁層51を形成する。尚、エッチングストップ層52の形成は必須ではない。
次いで、実施例1の[工程−130]と同様にして、孔状の形状を有する開口部53A内に、第1コンタクト部43に接続された孔状の第2コンタクト部53を形成し(図12の(A)、(B)参照)。同時に、孔状の形状を有する開口部54A内に、ゲート電極131に接続された孔状の第3コンタクト部54を形成することができる。
その後、周知の方法で、第2層間絶縁層51上に、第2コンタクト部53、第3コンタクト部54と接続された配線61を、ダマシンプロセスに基づき形成する。
先ず、基体(シリコン半導体基板21)上にnチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのゲート電極31を形成し、基体にnチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのソース/ドレイン領域37N,37P及びチャネル形成領域を形成し、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのソース/ドレイン領域37N,37P上にゲート電極31の頂面と同一平面内に頂面を有する第1層間絶縁層41を形成する。
その後、[工程−110I]と同様の工程において、nチャネル型半導体装置10N及びpチャネル型半導体装置10Pのそれぞれのために、第1層間絶縁層41に、ソース/ドレイン領域37N,37Pに接続された溝状の第1コンタクト部43N,43Pを形成する。
その後、実施例1の[工程−120]と同様にして、全面に、SiNから成り、厚さ20nm〜50nm程度のエッチングストップ層を形成し、更に、SiO2から成る第2層間絶縁層51を形成する。
次いで、実施例1の[工程−130]と同様にして、第2層間絶縁層51の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき孔状の開口部を形成し、レジスト層をエッチング用マスクとして第2層間絶縁層51及びエッチングストップ層をエッチングし、レジスト層を除去する。こうして、第1コンタクト部43N、43Pの上方の第2層間絶縁層51の部分に、第2コンタクト部53N,53Pを形成するための孔状の形状を有する開口部を形成することができる。同時に、ゲート電極31の上方の第2層間絶縁層51の部分に、第3コンタクト部54を形成するための孔状の形状を有する開口部を形成することができる。
その後、周知の方法で、第2層間絶縁層51上に、第2コンタクト部53N,53P、第3コンタクト部54と接続された配線を、ダマシンプロセスに基づき形成する。
先ず、実施例2の[工程−200]と同様の工程において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのために、基体(シリコン半導体基板)上にゲート電極を形成し、基体にソース/ドレイン領域及びチャネル形成領域を形成し、ソース/ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第1層間絶縁層を形成する。
その後、実施例4においては、ゲート電極及びゲート絶縁膜を除去すること無く、実施例3の[工程−310]と同様にして、第1層間絶縁層に、ソース/ドレイン領域に接続された溝状の第1コンタクト部を形成する。ここで、ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の頂面は同一平面内にある。
その後、実施例3の[工程−320]〜[工程−340]と同様の工程を実行することで、実施例4の半導体装置を得ることができる。
Claims (7)
- (a)基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成し、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成し、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成した後、
(b)nチャネル型半導体装置のソース/ドレイン領域上の第1層間絶縁層の部分からpチャネル型半導体装置のソース/ドレイン領域上の第1層間絶縁層の部分まで延びる溝状の第1コンタクト部を第1層間絶縁層に形成し、次いで、
(c)全面に第2層間絶縁層を形成した後、
(d)第1コンタクト部の上の第2層間絶縁層の部分に孔状の第2コンタクト部を形成し、その後、
(e)第2層間絶縁層上に、第2コンタクト部と接続された配線を形成する、
各工程から成り、
nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、
pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する半導体装置の製造方法。 - 前記工程(a)において、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域に応力印加膜を形成する請求項1に記載の半導体装置の製造方法。
- 前記工程(b)と工程(c)の間で、全面にエッチングストップ層を形成し、
前記工程(c)において、エッチングストップ層上に第2層間絶縁層を形成する請求項1に記載の半導体装置の製造方法。 - 前記工程(a)においては、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成した後、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成し、次いで、基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成する請求項1に記載の半導体装置の製造方法。
- 前記工程(a)においては、基体上にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのゲート電極を形成した後、基体にnチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域及びチャネル形成領域を形成し、次いで、nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれのソース/ドレイン領域上にゲート電極と同じ高さを有する第1層間絶縁層を形成する請求項1に記載の半導体装置の製造方法。
- nチャネル型半導体装置及びpチャネル型半導体装置から成り、
nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれは、
(A)基体に形成されたソース/ドレイン領域及びチャネル形成領域、
(B)チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
(C)ソース/ドレイン領域上に形成された第1層間絶縁層、
(D)第1層間絶縁層に形成され、ソース/ドレイン領域に接続された第1コンタクト部、
(E)ゲート電極、第1層間絶縁層及び第1コンタクト部上に形成された第2層間絶縁層、
(F)第1コンタクト部の上の第2層間絶縁層の部分に形成された第2コンタクト部、並びに、
(G)第2層間絶縁層上に形成され、第2コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第1コンタクト部の頂面及び第1層間絶縁層の高さは同じであり、
nチャネル型半導体装置の第1コンタクト部とpチャネル型半導体装置の第1コンタクト部とは繋がっており、溝状の形状を有し、
nチャネル型半導体装置の第2コンタクト部及びpチャネル型半導体装置の第2コンタクト部は、孔状の形状を有し、
nチャネル型半導体装置の第1コンタクト部は引っ張り応力を有し、
pチャネル型半導体装置の第1コンタクト部は圧縮応力を有する半導体装置。 - nチャネル型半導体装置及びpチャネル型半導体装置のそれぞれにおいて、第1層間絶縁層とゲート電極との間に、ゲート絶縁膜が延在している請求項6に記載の半導体装置。
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