KR102526325B1 - 최적화된 게이트 스페이서 및 게이트 단부 유전체를 갖는 게이트 올 어라운드 디바이스 - Google Patents

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Abstract

구조체는 기판, 기판 위의 분리 구조체, 기판으로부터 연장되며 분리 구조체에 인접한 핀, 핀 위의 두 개의 소스/드레인(S/D) 피쳐, 기판 위에 현수되며 S/D 피쳐를 연결하는 채널 층, 스택 내의 채널 층의 각각의 주위를 감싸는 제1 게이트 구조체, 스택의 외부 표면 상에 있는 제1 게이트 구조체의 두 개의 대향하는 측벽 상에 배치되는 두 개의 외부 스페이서, S/D 피쳐와 채널 층 사이에 배치되는 내부 스페이서, 및 분리 구조체 위에 있으며 게이트 구조체의 단부와 직접적으로 접촉하는 게이트 단부 유전체 피쳐를 포함한다. 게이트 단부 유전체 피쳐는 외부 스페이서 및 내부 스페이서에 포함되는 재료의 유전 상수보다 더 높은 유전 상수의 제1 재료를 포함한다.

Description

최적화된 게이트 스페이서 및 게이트 단부 유전체를 갖는 게이트 올 어라운드 디바이스{GATE-ALL-AROUND DEVICES WITH OPTIMIZED GATE SPACERS AND GATE END DIELECTRIC}
우선권
이것은, 참조에 의해 그 전체가 본원에 통합되는, 2020년 3월 30일자로 출원된 미국 가출원 일련번호 제63/002186호에 대한 이점을 주장한다.
전자기기 산업은 더 많은 수의 점점 더 복잡하고 정교해지는 기능을 동시에 지원할 수 있는 더 작고 더 빠른 전자 디바이스에 대한 점점 증가하는 수요를 경험하여 왔다. 이들 요구를 충족하기 위해, 집적 회로(integrated circuit; IC) 산업에서는 저비용, 고성능, 및 저전력 IC를 제조하는 추세가 계속되고 있다. 지금까지, 이들 목표는 IC 치수(예를 들면, 최소 IC 피쳐 사이즈)를 감소시키고, 그에 의해, 생산 효율성을 향상시키고 관련된 비용을 낮추는 것에 의해 대부분 달성되어 왔다. 그러나, 그러한 확장은 IC 제조 프로세스의 복잡성을 또한 증가시켰다. 따라서, IC 디바이스 및 그들의 성능에서 계속된 발전을 실현하는 것은, IC 제조 프로세스 및 기술에서 유사한 발전을 필요로 한다.
최근에는, 게이트 제어를 향상시키기 위해 다중 게이트 디바이스가 도입되고 있다. 다중 게이트 디바이스는 게이트 채널 커플링을 증가시키기 위해, OFF 상태 전류를 감소시키기 위해, 및/또는 단채널 효과(short-channel effect; SCE)를 감소시키기 위해 관찰되어 왔다. 하나의 그러한 다중 게이트 디바이스는 게이트 올 어라운드(gate-all around; GAA) 디바이스인데, 이것은 채널 영역 주위로 확장되어 다수의 측면에서 채널 영역에 대한 액세스를 제공하는 게이트 구조체를 포함한다. GAA 디바이스는, 종래의 IC 제조 프로세스와 원활하게 통합되면서, IC 기술의 적극적 축소, 게이트 제어를 유지하는 것 및 SCE를 완화하는 것을 가능하게 한다. GAA 디바이스가 계속 확장됨에 따라, GAA 디바이스를 제조할 때 도전과제가 발생하였다. 그러한 도전 과제는, 다른 것들 중에서도, 소스/드레인 콘택과 게이트 사이의 그리고 불충분한 게이트 분리(gate isolation)에 기인하는 인접한 게이트 단부 사이의 단락, 금속 게이트 및 소스/드레인 콘택으로부터의 금속 확산과 관련되는 장기간 신뢰성 이슈, 게이트와 소스/드레인 사이의 증가된 표류 커패시턴스를 포함한다. 따라서, 현존하는 GAA 디바이스 및 그러한 것을 제조하기 위한 방법이 그들의 의도된 목적에 대해 일반적으로 충분하지만, 그들은 모든 면에서 완전히 만족스러운 것은 아니다.
본 개시는 첨부하는 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않으며 예시적 목적만을 위해 사용된다는 것이 강조된다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 본 개시의 한 실시형태에 따른, 부분적인 GAA 디바이스의 레이아웃의 상면도(top view)이다.
도 2, 도 3, 도 4, 도 5는, 각각, 본 개시의 몇몇 실시형태에 따른, "컷 1(cut-1)" 라인, "컷 2" 라인, "컷 3 라인", 및 "컷 4" 라인을 따른, 부분적인 도 1에서의 GAA 디바이스의 개략적인 단면도이다.
도 6은, 본 개시의 한 실시형태에 따른, 도 1에서의 "컷 5" 라인을 따른, 부분적인 도 1에서의 GAA 디바이스의 개략적인 단면도이다.
도 7은, 본 개시의 다른 실시형태에 따른, 도 1에서의 "컷 5" 라인을 따른, 부분적인 도 1에서의 GAA 디바이스의 개략적인 단면도이다.
도 8은, 본 개시의 다른 실시형태에 따른, 부분적인 GAA 디바이스의 레이아웃의 상면도이다.
도 9는, 본 개시의 한 실시형태에 따른, 도 8의 "컷 9" 라인을 따른, 부분적인 도 8의 GAA 디바이스의 개략적인 단면도이다.
도 10은, 본 개시의 또 다른 실시형태에 따른, 부분적인 GAA 디바이스의 레이아웃의 상면도이다.
도 11, 도 12, 도 13, 도 14는, 본 개시의 몇몇 실시형태에 따른, 도 10에서의 "컷 10" 라인, "컷 11" 라인, "컷 12" 라인, 및 "컷 13" 라인을 각각 따른, 부분적인 도 1에서의 GAA 디바이스의 개략적인 단면도이다.
도 15는, 본 개시의 한 실시형태에 따른, 도 1에서의 "컷 14" 라인을 따른, 부분적인 도 10의 GAA 디바이스의 개략적인 단면도이다.
도 16은, 본 개시의 다른 실시형태에 따른, 도 1에서의 "컷 14" 라인을 따른, 부분적인 도 10의 GAA 디바이스의 개략적인 단면도이다.
도 17a, 도 17b 및 도 17c는, 본 개시의 몇몇 실시형태에 따른, GAA 디바이스를 제조하기 위한 방법의 플로우차트이다.
도 18, 도 19, 도 20, 도 21a, 도 21b, 도 22b, 도 22c, 도 23b, 도 23c, 도 24b, 도 24c, 도 25b, 도 25c, 도 26b, 도 26c, 도 27b, 도 27c, 도 28b, 도 28c, 도 29b, 도 29c, 도 30b, 도 30c, 본 개시의 다양한 양태에 따른 (도 17a 내지 도 17c에서의 방법과 관련되는 것과 같은) 다양한 제조 단계에서의 부분적인 GAA 디바이스의 단편적인 개략적 단면도이다.
도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 및 도 30a는, 본 개시의 다양한 양태에 따른, (도 17a 내지 도 17c에서의 방법과 관련되는 것과 같은) 다양한 제조 단계에서의 부분적인 GAA 디바이스의 단편적인 개략적 상면도이다.
도 31은, 본 개시의 몇몇 실시형태에 따른 GAA 디바이스를 제조하기 위한 방법의 플로우차트이다.
도 32a, 도 32b, 도 32c, 도 32d, 도 32e, 및 도 32e-1은, 본 개시의 다양한 양태에 따른, (도 31에서의 방법과 관련되는 것과 같은) 다양한 제조 단계에서의 부분적인 GAA 디바이스의 단편적인 개략적 단면도이다.
하기의 개시는, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접적으로 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가 피쳐가 형성될 수도 있어서, 결과적으로 제1 및 제2 피쳐가 직접적으로 접촉하지 않을 수도 있는 실시형태도 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다. 여전히 또한, 숫자 또는 숫자의 범위가 "약", "대략", 및 등등과 함께 설명될 때, 그 용어는, 달리 명시되지 않는 한, 본원에서 개시되는 특정한 기술의 관점에서 기술 분야의 숙련된 자의 지식에 따라, 설명되는 숫자의 소정의 변동(예컨대 +/-10 % 또는 다른 변동) 이내의 숫자를 포괄한다. 예를 들면, 용어 "약 5 nm"는 4.5 nm에서부터 5.5 nm까지, 4.0 nm에서부터 5.0 nm까지, 등등의 치수 범위를 포괄할 수도 있다.
본 출원은 반도체 제조 프로세스 및 그 구조체에 관한 것으로, 특히, 수직으로 적층된 게이트 올 어라운드(gate-all-around; GAA) 디바이스 예컨대 극히 좁은 원통형 또는 시트 채널 본체(body)를 갖는 수직으로 적층된 게이트 올 어라운드 수평 나노와이어 또는 나노시트 MOSFET 디바이스에 관한 것이다. GAA 디바이스는 우수한 게이트 제어 능력, 더 낮은 누설 전류, 축소 성능, 및 완전한 FinFET 디바이스 레이아웃 호환성에 기인하여 CMOS를 로드맵의 다음 스테이지로 가져가는 것을 약속한다. 본 개시의 일반적인 목적은 자기 정렬된(self-aligned) 접촉 스킴(contact scheme)을 위해 유전체 핀(fin)(또는 유전체 라인)과 결합되는 새로운 게이트 스페이서 설계를 제공하는 것을 포함한다. 이것은, 유리하게도, 디바이스 밀도가 계속 상승함에 따라 단락의 위험성을 감소시킨다. 게이트 측벽 유전체의 경우, 본 개시는 표류 커패시턴스를 감소시키기 위해 그리고 게이트 분리를 증가시키기 위해, 게이트 단부(gate-end)와 게이트 단부 사이의 고도로 신뢰 가능한 게이트 단부 유전체 스킴뿐만 아니라, 게이트 측벽에 대한 다중 스페이서 스킴(multiple spacer scheme)을 제공한다.
도 2 내지 도 7은, 본 개시의 몇몇 실시형태에 따른, 부분적인 GAA 디바이스(200)의 단편적인 개략도이다. 특히, 도 2는 X-Y 평면에서의 디바이스(200)의 상면도이고; 도 2, 도 3, 도 4, 도 5는, 본 개시의 몇몇 실시형태에 따른, 도 1에서의 "컷 1" 라인, "컷 2" 라인, "컷 3 라인", 및 "컷 4" 라인을 각각 따른, 부분적인 도 1에서의 GAA 디바이스의 개략적인 단면도이고; 도 6은, 본 개시의 한 실시형태에 따른, 도 1에서의 "컷 5" 라인을 따른, 부분적인 도 1에서의 GAA 디바이스의 개략적인 단면도이고; 도 7은, 본 개시의 다른 실시형태에 따른, 도 1에서의 "컷 5" 라인을 따른, 부분적인 도 1에서의 GAA 디바이스의 개략적인 단면도이다.
몇몇 실시형태에서, 디바이스(200)는 마이크로프로세서, 메모리, 및/또는 다른 IC 디바이스에 포함될 수도 있다. 몇몇 실시형태에서, 디바이스(200)는, 저항기, 커패시터, 인덕터, 다이오드, p 타입 전계 효과 트랜지스터(p-type field effect transistor; PFET), n 타입 전계 효과 트랜지스터(n-type field effect transistor; NFET), FinFET, 나노시트 FET, 나노와이어 FET, 다른 타입의 다중 게이트 FET, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보성 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT), 횡방향 확산 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 메모리 디바이스, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는 IC 칩의 일부, 시스템 온 칩(system on chip; SoC), 또는 그 일부이다. 도 2 내지 도 7은, 본 개시의 발명적 개념을 더 잘 이해하기 위한 명확성을 위해 단순화되었다. 추가적인 피쳐가 디바이스(200)에 추가될 수 있고, 하기에서 설명되는 피쳐 중 일부는 디바이스(200)의 다른 실시형태에서 대체, 수정 또는 제거될 수 있다.
도 1을 참조하면, 디바이스(200)는, 각각의 표준 셀이 다수의 트랜지스터를 포함하는 다수의 표준(standard; STD) 셀을 포함한다. 표준 셀은 유전체 게이트(402) 및 게이트 단부 유전체 피쳐(gate-end dielectric feature; 404)에 의해 서로 분리되고 절연된다. 다시 말하면, 유전체 게이트(402) 및 게이트 단부 유전체 피쳐(404)는 STD 셀의 경계를 따라 배치된다. 트랜지스터는 활성 영역(204B 및 204A) 위에 배치되는("y"방향을 따라 길이 방향으로 배향되는) 게이트 스택(240)("x"방향을 따라 길이 방향으로 배향됨)에 의해 형성된다(또는 그것을 포함한다). 디바이스(200)는 또한 "x" 방향을 따라 게이트 스택(240)의 측벽을 따라 배치되는 게이트 측벽 스페이서(247)를 포함한다.
도 2 및 도 3을 참조하면, 디바이스(200)는, 게이트 스택(240) 및 활성 영역(204A 및 204B)을 포함하는 다양한 피쳐가 형성되는 기판(202)을 포함한다. 묘사된 실시형태에서, 기판(202)은 실리콘 웨이퍼와 같은 실리콘을 포함한다. 대안적으로 또는 추가적으로, 기판(202)은 게르마늄과 같은 다른 기본 반도체; 실리콘 탄화물(silicon carbide), 갈륨 비화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)과 같은 화합물 반도체; 실리콘 게르마늄(silicon germanium; SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 대안적으로, 기판(202)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판, 실리콘 게르마늄 온 인슐레이터(silicon germanium-on-insulator; SGOI) 기판, 또는 게르마늄 온 인슐레이터(germanium-on-insulator; GOI) 기판과 같은 반도체 온 인슐레이터 기판(semiconductor-on-insulator substrate)이다. 반도체 온 인슐레이터 기판은 산소의 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩, 및/또는 다른 적절한 방법을 사용하여 제조될 수 있다. 기판(202)은 디바이스(200)의 설계 요건에 따라 다양한 도핑된 영역을 포함할 수 있다.
본 실시형태에서, 활성 영역(204A)은, n 타입 GAA 트랜지스터에 대해 구성될 수 있는 p 타입 도핑 영역(이하 p 웰로 지칭됨)이고, 활성 영역(204B)은, p 타입 GAA 트랜지스터에 대해 구성될 수 있는 n 타입 도핑된 영역(이하 n 웰로 지칭됨)이다. n 웰(204B)과 같은 n 타입 도핑 영역은 인, 비소, 다른 n 타입 도펀트, 또는 이들의 조합과 같은 n 타입 도펀트로 도핑된다. p 웰(204A)과 같은 p 형 도핑 영역은 붕소, 인듐, 다른 p 타입 도펀트, 또는 이들의 조합과 같은 p 타입 도펀트로 도핑된다. 몇몇 구현예에서, 기판(202)은 p 타입 도펀트 및 n 타입 도펀트의 조합으로 형성되는 도핑된 영역을 포함한다. 다양한 도핑 영역은, 예를 들면, p 웰 구조체, n 웰 구조체, 이중 웰 구조체, 융기된 구조체(raised structure), 또는 이들의 조합을 제공하면서, 기판(202) 상에 및/또는 내에 직접적으로 형성될 수 있다. 이온 주입 프로세스, 확산 프로세스, 및/또는 다른 적절한 도핑 프로세스가 수행되어 다양한 도핑 영역을 형성할 수 있다.
도 3 및 도 4에서 도시되는 바와 같이, 디바이스(200)는 도핑된 영역(204A 및 204B) 위에 각각 배치되는 핀(fin)(205A 및 205B)을 더 포함한다. 몇몇 실시형태에서, 핀(205A 및 205B)은 도핑된 영역(204A 및 204B)의 상부 부분을, 각각, 핀의 형상으로 패턴화하는 것에 의해 형성된다. 핀(205A 및 205B)은 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들면, 핀205A 및 205B은, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다.
도 3 및 도 4에서 도시되는 바와 같이, 디바이스(200)는 기판(202) 위에 있는 그리고 핀(205A 및 205B)을 서로 분리하는 분리 피쳐(isolation feature)(230)를 더 포함한다. 분리 피쳐(230)는 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 다른 적절한 절연 재료(예를 들면, 실리콘, 산소, 질소, 탄소, 또는 다른 적절한 절연 구성 성분을 포함함), 또는 이들의 조합을 포함할 수도 있다. 분리 피쳐(230)는 얕은 트렌치 분리(shallow trench isolation; STI) 구조체, 깊은 트렌치 분리(deep trench isolation; DTI) 구조체, 및/또는 실리콘의 국소적 산화(local oxidation of silicon; LOCOS) 구조체와 같은 상이한 구조체를 포함할 수도 있다. 예를 들면, 분리 피쳐(230)는, 핀(205A 및 205B)을 정의하고 다른 능동 디바이스 영역(예컨대 핀) 및/또는 수동 디바이스 영역으로부터 전기적으로 분리하는 STI 피쳐를 포함할 수 있다. 몇몇 실시형태에서, STI 피쳐는, 라이너 층을 포함하는 열 산화물 위에 배치되는 층을 포함하는 실리콘 질화물과 같은, 트렌치를 충전하는 다층 구조체를 포함한다. 다른 예에서, STI 피쳐는 도핑된 라이너 층(예를 들면, 붕소 실리케이트 유리(boron silicate glass; BSG) 또는 포스포실리케이트 유리(phosphosilicate glass; PSG)를 포함함) 위에 배치되는 유전체 층을 포함한다. 또 다른 예에서, STI 피쳐는, 라이너 유전체 층 위에 배치되는 벌크 유전체 층을 포함하는데, 여기서 벌크 유전체 층 및 라이너 유전체 층은 설계 요건에 따른 재료를 포함한다.
도 2 및 도 4에서 도시되는 바와 같이, 디바이스(200)는 NMOSFET를 형성하기 위한 p 타입 도핑 영역(204A) 및 핀(205A) 위에 배치되는 n 타입 도핑된 소스/드레인 피쳐(260A), 및 PMOSFET를 형성하기 위한 n 타입 도핑 영역(204B) 및 핀(205B) 위에 배치되는 p 타입 도핑된 소스/드레인 피쳐(260B)를 더 포함한다. 소스/드레인 피쳐(260A 및 260B)는 에피택셜 성장을 사용하여 형성될 수도 있다. 예를 들면, 반도체 재료는 기판(202), 핀(205A/B), 및 반도체 층(215)의 부분으로부터 에피택셜하게 성장되어, 에피택셜 소스/드레인 피쳐(260A 및 260B)를 형성한다. 에피택시 프로세스는 CVD 퇴적 기술(예를 들면, VPE 및/또는 UHV-CVD), 분자 빔 에피택시, 다른 적절한 에피택셜 성장 프로세스, 또는 이들의 조합을 사용할 수 있다. 에피택시 프로세스는, 기판(202) 및/또는 반도체 핀(205A/B)의 조성과 상호 작용하는 기체 및/또는 액체 프리커서를 사용할 수 있다. 몇몇 실시형태에서, 에피택셜 소스/드레인 피쳐(260A)는 실리콘을 포함할 수도 있고 탄소, 인, 비소, 다른 n 타입 도펀트, 또는 이들의 조합으로 도핑될 수도 있다(예를 들면, Si:C 에피택셜 소스/드레인 피쳐, Si:P 에피택셜 소스/드레인 피쳐, 또는 Si:C:P 에피택셜 소스/드레인 피쳐를 형성함). 몇몇 실시형태에서, 에피택셜 소스/드레인 피쳐(260B)는 실리콘 게르마늄 또는 게르마늄을 포함할 수도 있고 붕소, 다른 p 타입 도펀트, 또는 이들의 조합으로 도핑될 수도 있다(예를 들면, Si:Ge:B 에피택셜 소스/드레인 피쳐를 형성함). 몇몇 실시형태에서, 에피택셜 소스/드레인 피쳐(260A 및/또는 260B)는 하나 이상의 에피택셜 반도체 층을 포함하는데, 여기서 에피택셜 반도체 층은 동일한 또는 상이한 재료 및/또는 도펀트 농도를 포함할 수 있다. 몇몇 실시형태에서, 에피택셜 소스/드레인 피쳐(260A, 260B)는 GAA 트랜지스터의 각각의 채널 영역에서 소망되는 인장 응력 및/또는 압축 응력을 달성하는 재료 및/또는 도펀트를 포함한다. 몇몇 실시형태에서, 에피택시 프로세스의 소스 재료에 불순물을 첨가하는 것에 의해(즉, 인 시튜) 퇴적 동안 에피택셜 소스/드레인 피쳐(260A, 260B)가 도핑된다. 몇몇 실시형태에서, 에피택셜 소스/드레인 피쳐(260A, 260B)는 퇴적 프로세스에 후속하여 이온 주입 프로세스에 의해 도핑된다. 몇몇 실시형태에서, 어닐링 프로세스(예를 들면, 급속 열 어닐링(rapid thermal annealing; RTA) 및/또는 레이저 어닐링)는 에피택셜 소스/드레인 피쳐(260A, 260B) 및/또는 다른 소스/드레인 영역(예를 들면, 강하게 도핑된 소스/드레인 영역 및/또는 약하게 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역)에서 도펀트를 활성화하기 위해 수행된다. 몇몇 실시형태에서, 에피택셜 소스/드레인 피쳐(260A, 260B)는, 예를 들면, n 타입 GAA 트랜지스터 영역에서 에피택셜 소스/드레인 피쳐(260A)를 형성할 때 p 타입 GAA 트랜지스터 영역을 마스킹하는 것 및 p 타입 GAA 트랜지스터 영역에서 에피택셜 소스/드레인 피쳐(260B)를 형성할 때 n 타입 GAA 트랜지스터 영역을 마스킹하는 것을 포함하는 별개의 프로세싱 시퀀스에서 형성된다.
도 2 및 도 3에서 도시되는 바와 같이, 디바이스(200)는 소스/드레인 피쳐(260A)의 각각의 쌍 사이에서 현수되는(suspended) 반도체 층(215)의 스택 및 소스/드레인 피쳐(260B)의 각각의 쌍 사이에서 현수되는 반도체 층 스택(215)의 다른 스택을 더 포함한다. 반도체 층 스택(215)은 GAA 디바이스에 대한 트랜지스터 채널로서 기능한다. 따라서, 반도체 층(215)은 채널 층(215)으로 또한 지칭된다. 채널 층(215)은 단결정 실리콘을 포함할 수도 있다. 대안적으로, 채널 층(215)은 게르마늄, 실리콘 게르마늄, 또는 다른 적절한 반도체 재료(들)를 포함할 수도 있다. 최초, 채널 층(215)은, 채널 층(215) 및 상이한 재료의 다른 반도체 층을 포함하는 반도체 층 스택의 일부로서 형성된다. 핀(205A 및 205B)을 형성하는 프로세스의 일부로서, 반도체 층 스택은 또한 기판(202) 위에 돌출되는 핀으로 패턴화된다. 게이트 대체 프로세스 동안, 반도체 층 스택은, 기판(202) 위에 그리고 각각의 소스/드레인 피쳐(260A, 260B) 사이에 현수되는 채널 층(215)을 남겨두면서, 다른 반도체 층을 제거하기 위해 선택적으로 에칭된다. 이것은 채널 릴리스 프로세스(channel release process)로 또한 지칭된다.
도 3에서 도시되는 바와 같이, NMOSFET GAA에 대한 채널 층(215)은 z 방향을 따라 간격 S1만큼 서로 분리되고, PMOSFET GAA에 대한 채널 층(215)은 z 방향을 따라 간격 S2만큼 서로 분리된다. 묘사된 실시형태에서, 간격 S1은, 비록 본 개시가 간격 S1이 간격 S2와는 상이한 실시형태를 고려하지만, S2와 대략 동일하다. 게다가, NMOSFET GAA에 대한 채널 층(215)은 "x" 방향을 따라 폭 W1을 그리고 "z" 방향을 따라 두께 "T1" 을 가지며, PMOSFET GAA에 대한 채널 층(215)은 "x" 방향을 따라 폭 W2을 그리고 "z" 방향을 따라 두께 "T2"를 갖는다. 묘사된 실시형태에서, 두께 T1은, 비록 본 개시가 두께 T1이 두께 T2와는 상이한 실시형태를 고려하지만, 두께 T2와 거의 동일하다. 한 실시형태에서, 폭 W1은 폭 W2와 대략 동일하다. 다른 실시형태에서, 폭 W2는 균형 잡힌 CMOS 설계의 경우 PMOS 디바이스의 성능을 높이기 위해 폭 W1보다 더 크다. 예를 들면, 폭 W2 대 폭 W1의 비율은, 비록 W1이 W2보다 더 큰 다른 구성을 폭 W1 및 폭 W2이 갖는 실시형태를 본 개시가 고려하고 있지만, 1.05 내지 2의 범위 내에 있을 수도 있다. 몇몇 실시형태에서, 폭 W1 및/또는 폭 W2는 약 4 nm 내지 약 10 nm이다. 몇몇 실시형태에서, 각각의 채널 층(215)은 나노미터 사이즈의 치수를 가지며 "나노와이어"로 지칭될 수 있는데, 이것은 일반적으로, 금속 게이트가 채널 층의 적어도 두 개의 면과 물리적으로 접촉하는 것을 허용할, 그리고 GAA 트랜지스터에서, 금속 게이트가 채널 층의 적어도 네 개의 면과 물리적으로 접촉하는 것(즉, 채널 층을 둘러싸는 것)을 허용할 방식으로 현수되는 채널 층을 지칭한다. 그러한 실시형태에서, 현수된 채널 층의 수직 스택은 나노구조체로 지칭될 수 있다. 몇몇 실시형태에서, 채널 층(215)은 원통 형상의(예를 들면, 나노와이어), 직사각형 형상의(예를 들면, 나노바(nanobar)), 시트 형상의(예를 들면, 나노시트), 등등)일 수도 있거나, 또는 다른 적절한 형상을 가질 수도 있다. 본 개시에서, 논의의 편의를 위해, 최상부 채널 층(215)은 215a로 라벨링되고 한편 다른 채널 층(215)은 215b로 라벨링된다.
도 1, 2, 및 3에서 도시되는 바와 같이, 게이트 스택(240)은 게이트 유전체 층(282) 및 게이트 전극 층(350)을 포함한다. PMOSFET GAA에 대한 게이트 스택(240)은 한 쌍의 p 타입 소스/드레인 피쳐(260B) 사이에 배치되고, NMOSFET GAA에 대한 게이트 스택(240)은 한 쌍의 n 타입 소스/드레인 피쳐(260A) 사이에 배치된다. 몇몇 게이트 스택(240)은 PMOSFET GAA 및 NMOSFET GAA를 연결할 수도 있다(또는 이들에 걸칠 수도 있다). 게이트 유전체 층(282)은 반도체 층(215)의 각각의 주위를 감싼다. 게이트 유전체 층(282)은 하이 k(high-k) 유전체 재료, 예컨대 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3(BTO), (Ba,Sr)TiO3(BST), Si3N4, 하프늄 이산화물-알루미나(hafnium dioxide-alumina)(HfO2-Al2O3) 합금, 다른 적절한 하이 k 유전체 재료, 또는 이들의 조합을 포함할 수도 있다. 하이 k 유전체 재료는, 예를 들면, 실리콘 산화물의 유전 상수(k
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3.9)보다 더 큰 높은 유전 상수를 갖는 유전체 재료를 일반적으로 지칭한다. 게이트 유전체 층(282)은 화학적 산화, 열 산화, 원자 층 퇴적(atomic layer deposition; ALD), 화학적 기상 증착(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수도 있다. 몇몇 실시형태에서, 게이트 스택(240)은 게이트 유전체 층(282)과 채널 층(215) 사이의 계면 층을 더 포함한다. 계면 층은 실리콘 이산화물, 실리콘 산질화물, 또는 다른 적절한 재료를 포함할 수도 있다. 몇몇 실시형태에서, 게이트 전극 층(350)은 NMOSFET GAA 디바이스에 대한 n 타입 일 함수 층(work function layer) 또는 PMOSFET GAA 디바이스에 대한 p 타입 일 함수 층을 포함하고 금속 충전 층(metal fill layer)을 더 포함한다. 예를 들면, n 타입 일 함수 층은 티타늄, 알루미늄, 탄탈룸 탄화물(tantalum carbide), 탄탈룸 탄화물 질화물(tantalum carbide nitride), 탄탈룸 실리콘 질화물(tantalum silicon nitride), 또는 이들의 조합과 같은 충분히 낮은 유효 일 함수를 갖는 금속을 포함할 수도 있다. 예를 들면, p 타입 일 함수 층은 티타늄 질화물(titanium nitride), 탄탈룸 질화물(tantalum nitride), 루테늄(ruthenium), 몰리브덴, 텅스텐, 백금, 또는 이들의 조합과 같은, 충분히 큰 유효 일 함수를 갖는 금속을 포함할 수도 있다. 예를 들면, 금속 충전 층은 알루미늄, 텅스텐, 코발트, 구리, 및/또는 다른 적절한 재료를 포함할 수도 있다. 게이트 전극 층(350)은 CVD, PVD, 도금, 및/또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 게이트 스택(240)이 하이 k 유전체 층 및 금속 층(들)을 포함하기 때문에, 그것은 하이 k 금속 게이트로 또한 지칭된다.
도 1 및 도 2에서 도시되는 바와 같이, 디바이스(200)는 게이트 스택(240)의 측벽 상에 그리고 상부 채널 층(215a) 위에 게이트 스페이서(247)를 포함하고, 게이트 스택(240)의 측벽 상에 그리고 상부 채널 층(215a) 아래에 게이트 스페이서(255)를 더 포함한다. 본 개시에서, 게이트 스페이서(247)는 외부 스페이서(247) 또는 상부 스페이서(247)로 또한 지칭되며, 게이트 스페이서(255)는 내부 스페이서(255)로 또한 지칭된다. 내부 스페이서(255)는 소스/드레인 피쳐(260A(또는 260B))와 게이트 스택(240) 사이에서 측방향으로 그리고 채널 층(215) 사이에서 수직으로 배치된다. 본 실시형태에서, 디바이스(200)는, 각각의 채널 층(215)과 S/D 피쳐(또는 강하게 도핑된 S/D)(260A/B) 사이에 있는 약하게 도핑된 소스/드레인(LDD) 영역(262)을 더 포함한다. 채널 층(215b)과 S/D 피쳐(260A/B) 사이의 LDD 영역(262)은 내부 스페이서(255)에 의해 둘러싸이고, 채널 층(215a)과 S/D 피쳐(260A/B) 사이의 LDD 영역(262)은 내부 스페이서(255) 및 상부 스페이서(247) 둘 모두에 의해 둘러싸여 있다. LDD 영역(262)은 GAA 디바이스(200)에 추가적인 디바이스 성능 향상(예컨대 단채널 제어)을 제공한다. 한 실시형태에서, 내부 스페이서(255) 및 상부 스페이서(247)에 대한 재료는 상이하다. 디바이스(200)는, 게이트 스택(240)에 길이 방향으로 평행하게 배향되는 더미 유전체 게이트(또는 분리 게이트)(402)를 더 포함한다. 유전체 게이트(402)는 "x" 방향을 따라 인접한 STD 셀을 분리한다. 상부 스페이서(247)는 또한 유전체 게이트(402)의 측벽 위에 배치된다.
도 1 및 도 3에서 도시되는 바와 같이, 디바이스(200)는 게이트 스택(240)의 단부와 다른 게이트 스택(240)의 단부 사이에서, 게이트 스택(240)의 단부와 유전체 게이트(402)의 단부 사이에서, 그리고 유전체 게이트(402)의 단부와 다른 유전체 게이트(402)의 단부 사이에 배치되는 게이트 단부 유전체 피쳐(404)를 더 포함한다. 게이트 단부 유전체 피쳐(404)는 또한 "x" 방향을 따라 상부 스페이서(247)를 분리한다. 상부 스페이서(247), 내부 스페이서(255), 유전체 게이트(402), 및 게이트 단부 유전체 피쳐(404)는 일괄적으로 분리 기능을 제공한다 - 게이트 스택(240)을 서로로부터 그리고 소스/드레인 피쳐(260A 및 260B) 및 소스/드레인 콘택(406)(도 2)을 포함하는 인근 도체로부터 분리한다. 디바이스 통합이 계속 증가함에 따라, 그러한 분리는 점점 더 바람직해지고 있다. 상부 스페이서(247), 내부 스페이서(255), 유전체 게이트(402), 및 게이트 단부 유전체 피쳐(404)에 대한 재료는 작은 치수(두께)로 우수한 분리를 제공하도록 선택된다. 게다가, 상부 스페이서(247), 내부 스페이서(255), 유전체 게이트(402), 및 게이트 단부 유전체 피쳐(404)에 대한 재료는 고속 성능을 충족시키기 위해 낮은 표류(또는 커플링) 커패시턴스를 제공하도록 선택된다.
한 실시형태에서, 상부 스페이서(247), 내부 스페이서(255), 및 게이트 단부 유전체 피쳐(404)에 대한 재료는 서로 상이하고 게이트 단부 유전체 피쳐(404)는 세 가지 중에서 가장 높은 유전 상수를 갖는다. 한 실시형태에서, 게이트 단부 유전체 피쳐(404)는, Si3N4, 질소 함유 산화물, 탄소 함유 산화물, 유전체 금속 산화물 예컨대 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3(BTO), (Ba,Sr)TiO3(BST), 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이 k 유전체 재료, 또는 이들의 조합으로 구성되는 그룹으로부터 선택되는 것과 같은 하이 k 재료를 포함한다. 또 다른 실시형태에서, 내부 스페이서(255)는 상부 스페이서(247)보다 더 높은 유효 유전 상수를 갖는다. 예를 들면, 내부 스페이서(255)는, SiO2, Si3N4, SiON, SiOC, SiOCN, 질화물계 유전체 재료(nitride base dielectric material), 에어 갭, 또는 이들의 조합으로 구성되는 그룹으로부터 선택되는 재료를 포함할 수도 있다; 상부 스페이서(247)는 SiO2, Si3N4, 탄소 도핑 산화물, 질소 도핑 산화물, 다공성 산화물(porous oxide), 에어 갭, 또는 이들의 조합으로 구성되는 그룹으로부터 선택되는 재료를 포함할 수도 있다. 유전체 게이트(또는 분리 게이트)(402)는 SiO2, SiON, Si3N4, 하이 k 유전체, 또는 이들의 조합과 같은 유전체 재료를 포함할 수도 있다. 유전체 게이트(402)를 형성하는 예시적인 프로세스는, 본 출원과 동일한 양수인에게 양도된 미국 특허 US 9,613,953, US 9,805,985, 및 US 9,793,273에서개시되어 있는데, 이들은 참조에 의해 본원에 통합된다.
도 2 및 도 3에서 도시되는 바와 같이, 디바이스(200)는 게이트 스택(240) 및 유전체 게이트(402)의 각각 위에 배치되는 게이트 탑 유전체 층(gate-top dielectric layer)(408)을 더 포함한다. 한 실시형태에서, 게이트 탑 유전체 층(408)의 두께는 약 2 nm 내지 약 60 nm의 범위 내에 있다. 게이트 탑 유전체 층(408)은, 실리콘 산화물, SiOC, SiON, SiOCN, 질화물계 유전체, 유전체 금속 산화물 예컨대 Hf 산화물(HfO2), Ta 산화물(Ta2O5), Ti 산화물(TiO2), Zr 산화물(ZrO2), Al 산화물(Al2O3), Y 산화물(Y2O3), 또는 이들의 조합으로 구성되는 그룹으로부터 선택되는 재료를 포함할 수도 있다. 게이트 탑 유전체 층(408)은, 게이트 스택(240), 유전체 게이트(402), 및 상부 스페이서(247)를 리세스하여 트렌치를 형성하는 것, 트렌치를 하나 이상의 유전체 재료로 채우는 것, 및 CMP 프로세스를 수행하여 과잉의 유전체 재료를 제거하는 것에 의해 형성될 수도 있다.
도 2 및 도 4에서 도시되는 바와 같이, 디바이스(200)는 소스/드레인 피쳐(260A 및 260B) 위의 실리사이드(silicide) 피쳐(261), 및 실리사이드 피쳐(261) 위의 소스/드레인 콘택(406)을 더 포함한다. 실리사이드 피쳐(261)는 S/D 피쳐(260A/B) 위에 하나 이상의 금속을 퇴적하는 것, 디바이스(200)에 어닐링 프로세스를 수행하여 하나 이상의 금속과 S/D 피쳐(260A/B) 사이에 반응을 야기하여 실리사이드 피쳐(261)를 생성하는 것, 및 하나 이상의 금속의 미반응 부분을 제거하는 것에 의해 형성될 수도 있다. 실리사이드 피쳐(261)는 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 니켈 백금 실리사이드(NiPtSi), 니켈 백금 게르마늄 실리사이드(NiPtGeSi), 니켈 게르마늄 실리사이드(NiGeSi), 이테르븀(ytterbium) 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀(erbium) 실리사이드(ErSi), 코발트 실리사이드(CoSi), 또는 다른 적절한 화합물을 포함할 수도 있다. 한 실시형태에서, S/D 콘택(406)은 전도성 배리어 층 및 전도성 배리어 층 위의 금속 충전 층을 포함할 수도 있다. 전도성 배리어 층은 금속 충전 층의 금속 재료가 S/D 콘택(406)에 인접한 유전체 층 안으로 확산되는 것을 방지하는 기능을 한다. 전도성 배리어 층은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 전도성 질화물 예컨대 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 또는 이들의 조합을 포함할 수도 있고, CVD, PVD, ALD, 및/또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 금속 충전 층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 또는 다른 금속을 포함할 수도 있고, CVD, PVD, ALD, 도금, 또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 몇몇 실시형태에서, 전도성 배리어 층은 S/D 콘택(406)에서 생략된다.
한 실시형태에서, 실리사이드 피쳐(261) 및 소스/드레인 콘택(406)은 자기 정렬 에칭 프로세스를 사용하여 S/D 콘택 홀을 에칭하는 것 및, 그 다음, 상기에서 개시된 퇴적, 어닐링, 및 다른 프로세스를 콘택 홀에서 수행하여 실리사이드 피쳐(261) 및 소스/드레인 콘택(406)을 형성하는 것에 의해 형성된다. 자기 정렬 에칭 프로세스는 에칭 마스크로서 게이트 탑 유전체 층(408), 상부 스페이서(247), 및/또는 게이트 단부 유전체 피쳐(404)를 사용한다. 자가 정렬된 소스/드레인 콘택을 형성하는 예시적인 방법은 본 출원과 동일한 양수인에게 양도된 미국 특허 US 7,026,689호 및 US 7,419,898호에 개시되어 있는데, 이들은 참조에 의해 본원에 통합된다.
도 5는, 소스/드레인 콘택(406)이 게이트 탑 유전체 층(408) 및 탑 스페이서(247)의 측벽에 자기 정렬되는 공간에서 형성되는 예를 예시한다. 도 6 및 도 7은, 소스/드레인 콘택(406)이 게이트 단부 유전체 피쳐(404)의 측벽에 자기 정렬되는 공간에서 형성되는 예를 예시한다. 자기 정렬 에칭 프로세스는, 층간 유전체(inter-layer dielectric; ILD) 층(270)(하기에서 논의됨)을 에칭하도록 튜닝되고, 게이트 탑 유전체 층(408), 상부 스페이서(247), 및 게이트 단부 유전체 피쳐(404)에 대한 어떠한 에칭도 갖지 않는(또는 최소의 에칭을 갖는), 그에 의해, 게이트 탑 유전체 층(408), 상부 스페이서(247), 및 게이트 단부 유전체 피쳐(404)의 측벽에 정렬되는 콘택 홀을 형성하는 에천트를 적용한다. 도 5는 또한, STI 영역에서(즉, 게이트 스택(240) 및 유전체 게이트(402)가 분리 피쳐(230) 상에 직접적으로 배치되는 경우), 게이트 스택(240) 및 유전체 게이트(402)의 측벽이 상부 스페이서(247)에 의해 피복되고, 내부 스페이서(255)가 존재하지 않음을 도시한다.
도 2 및 도 4에서 도시되는 바와 같이, 디바이스(200)는 층간 유전체(ILD) 층(270)을 더 포함한다. ILD 층(270)은 분리 피쳐(230) 위에 배치된다. S/D 피쳐(260A/B), 실리사이드 피쳐(261), 소스/드레인 콘택(406), 게이트 스택(240), 유전체 게이트(402), 상단 스페이서(247), 내부 스페이서(255), 게이트 단부 유전체 피쳐(404), 및 게이트 탑 유전체 층(408)을 포함하는 다양한 피쳐가 ILD 층(270)에 임베딩된다. 몇몇 실시형태에서, 디바이스(200)는 ILD 층(270)과 S/D 피쳐(260A/B), 게이트 스택(240), 유전체 게이트(402), 및 상부 스페이서(247) 사이에 콘택 에칭 정지 층(contact etch stop layer; CESL)을 더 포함한다. CESL은, La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적절한 재료(들)를 포함할 수도 있고; CVD, PVD, ALD, 또는 다른 적절한 방법에 의해 형성될 수도 있다. ILD 층(270)은 테트라에틸오르쏘실리케이트(tetraethylorthosilicate; TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 도핑된 실리콘 산화물 예컨대 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 플루오르화물 도핑 실리카 유리(fluoride-doped silica glass; FSG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 붕소 도핑된 실리콘 유리(boron doped silicon glass; BSG), 로우 k(low-k) 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합을 포함할 수도 있다. ILD(270)는 PECVD(플라즈마 강화(plasma enhanced) CVD), FCVD(유동 가능(flowable) CVD), 또는 다른 적절한 방법에 의해 형성될 수도 있다.
도 1 및 도 3에서 도시되는 바와 같이, 디바이스(200)는 게이트 스택(240)에 전기적으로 연결되는 게이트 비아(410)를 더 포함한다. 도 1 및 도 4에서 도시되는 바와 같이, 디바이스(200)는, S/D 콘택(406)에 전기적으로 연결되는 S/D 콘택 비아(412)를 더 포함한다. 게이트 비아(410) 및 S/D 콘택 비아(412)의 각각은 전도성 배리어 층 및 전도성 배리어 층 위의 금속 충전 층을 포함할 수도 있다. 전도성 배리어 층은, 금속 충전 층의 금속 재료가 비아에 인접한 유전체 층 안으로 확산되는 것을 방지하는 기능을 한다. 전도성 배리어 층은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 전도성 질화물 예컨대 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 또는 이들의 조합을 포함할 수도 있고, CVD, PVD, ALD, 및/또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 금속 충전 층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 또는 다른 금속을 포함할 수도 있고, CVD, PVD, ALD, 도금, 또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 몇몇 실시형태에서, 전도성 배리어 층은 비아에서 생략된다.
도 6은, 한 실시형태에 따른, 디바이스(200), 특히 게이트 단부 유전체 피쳐(404)의 더 많은 세부 사항을 예시한다. 도 6에서 도시되는 바와 같이, 게이트 단부 유전체 피쳐(404)는 분리 피쳐(230) 상에 직접적으로 배치된다. 게이트 단부 유전체 피쳐(404)와 분리 피쳐(230) 사이에는 상부 스페이서(247)가 없다. 다시 말하면, 이 실시형태에서, 게이트 단부 유전체 피쳐(404)는 "x" 방향을 따라 정렬되는 상부 스페이서(247)를 완전히 분리한다(도 1).
도 7은, 다른 실시형태에 따른, 디바이스(200), 특히 게이트 단부 유전체 피쳐(404)의 더 많은 세부 사항을 예시한다. 도 7에서 도시되는 바와 같이, 게이트 단부 유전체 피쳐(404)는 분리 피쳐(230) 상에 직접적으로 배치된다. 그러나, 게이트 단부 유전체 피쳐(404)와 분리 피쳐(230) 사이에는 상부 스페이서(247)의 부분이 존재한다. 다시 말하면, 이 실시형태에서, 게이트 단부 유전체 피쳐(404)는 "x" 방향(도 1)을 따라 정렬되는 상부 스페이서(247)를 완전히 분리하지 않으며, 상부 스페이서(247)의 몇몇 부분은 게이트 단부 유전체 피쳐(404)의 측벽 상에 배치된다. 나중에 논의되는 바와 같이, 게이트 단부 유전체 피쳐(404)에 의해 점유되는 공간은, 초기에, 게이트 스택(240)(또는 궁극적으로 게이트 스택(240)으로 대체되는 희생 게이트 스택) 및 상부 스페이서(247)에 의해 점유된다. 한 실시형태에서, 게이트 단부 유전체 피쳐(404)는, 절단 패턴에 따라 게이트 스택(240)(또는 희생 게이트 스택) 및 상부 스페이서(247)를 절단하여 트렌치를 형성하고 트렌치를 하나 이상의 유전체 재료로 충전하는 것에 의해 형성된다. 절단 프로세스는 절단 패턴에 따라 게이트 스택(240)을 완전히 절단하지만 그러나 상부 스페이서(247)를 완전히 또는 부분적으로 절단할 수도 있다. 상부 스페이서(247)가 완전히 절단되는 경우, 게이트 단부 유전체 피쳐(404)는 도 6에서 도시되는 바와 같은 구성을 가지고 형성된다. 상부 스페이서(247)가 부분적으로 절단되는 경우, 게이트 단부 유전체 피쳐(404)는 도 7에서 도시되는 바와 같은 구성을 가지고 형성된다.
도 8은 다른 실시형태(또는 제2 실시형태)에 따른, 디바이스(200)의 상면도를, 부분적으로, 예시한다. 도 9는, 제2 실시형태에 따른, 도 8의 "컷 9" 라인을 따른, 디바이스(200)의 단면도를, 부분적으로, 예시한다. 제2 실시형태는 도 1 내지 도 7을 참조하여 상기에서 논의되는 실시형태(제1 실시형태)와 유사하다. 한 가지 차이점은, 제1 실시형태에서의 유전체 게이트(402)가 제2 실시형태에서 더미 금속 게이트(240IP 및 240IN)로 대체된다는 것이다. 더미 금속 게이트(240IP 및 240IN)는 게이트 단부 유전체 피쳐(404)에 의해 분리된다. 더미 금속 게이트(240IP)는 PMOSFET에 대한 일반적인 기능성 금속 게이트(240)와 동일한 구조(예를 들면, 하이 k 게이트 유전체 및 금속 게이트 전극을 가짐)를 가지지만, 그러나, 그것의 게이트 전극은, 기저의 채널을 턴오프하는 전압 전위에 영구적으로 연결된다. 예를 들면, 더미 금속 게이트(240IP)는 Vdd(양의 전원)에 영구적으로 연결될 수도 있다. 더미 금속 게이트(240IN)는 NMOSFET에 대한 일반적인 기능성 금속 게이트(240)와 동일한 구조(예를 들면, 하이 k 게이트 유전체 및 금속 게이트 전극을 가짐)를 가지지만, 게이트 전극은 기저의 채널을 턴오프하는 전압 전위에 영구적으로 연결된다. 예를 들면, 더미 금속 게이트(240IN)는 Vss(음의 전원) 또는 접지에 영구적으로 연결될 수도 있다. 더미 금속 게이트(240IP 및 240IN)는 인접한 STD 셀 사이의 노이즈 커플링을 감소시킨다. 도 8에서 도시되는 바와 같이, 더미 금속 게이트(240IP 및 240IN) 및 게이트 단부 유전체 피쳐(404)는 STD 셀의 경계를 따라 배치된다. 게다가, 게이트 단부 유전체 피쳐(404)는 게이트 스택(240)의 단부와 다른 게이트 스택(240)의 단부 사이서, 게이트 스택(240)의 단부와 더미 금속 게이트(240IP 또는 240IN)의 단부 사이에서, 그리고 더미 금속 게이트(240IP 또는 240IN)의 단부와 다른 더미 금속 게이트(240IP 또는 240IN)의 단부 사이에서 배치된다. 제2 실시형태의 다른 양태는 제1 실시형태와 동일하다. 예를 들면, 게이트 단부 유전체 피쳐(404), 분리 피쳐(230), 및 상부 스페이서(247)는 일 실시형태에서 도 6에서 도시되는 바와 같이 또는 다른 실시형태에서 도 7에서 도시되는 바와 같이 배열될 수도 있다. 다른 예를 들면, 게이트 단부 유전체 피쳐(404), 상부 스페이서(247), 및 내부 스페이서(255)의 재료는 서로 상이하고 게이트 단부 유전체 피쳐(404)는 세 가지 중에서 가장 높은 유전 상수를 갖는다. 또 다른 예에서, 내부 스페이서(255)는 상부 스페이서(247)보다 더 높은 유효 유전 상수를 갖는다.
도 10은, 또 다른 실시형태(또는 제3 실시형태)에 따른, 디바이스(200)의 부분적인 상면도를, 부분적으로, 예시한다. 도 11, 도 12, 도 13, 및 도 14는, 몇몇 실시형태에 따른, 각각, 도 10에서의 "컷 10" 라인, "컷 11" 라인, "컷 12" 라인, 및 "컷 13" 라인을 따른, 디바이스(200)의 단면도를, 부분적으로, 예시한다. 제3 실시형태는 도 1 내지 도 7을 참조하여 상기에서 논의되는 실시형태(제1 실시형태)와 유사하다. 특히, 도 11은 도 2와 동일하고, 도 14는 도 5와 동일하다. 한 가지 차이점은, 디바이스(200)의 제3 실시형태가 앞서 논의된 핀(205A/B)에 평행한 "y" 방향을 따라 배향되는 유전체 라인(또는 유전체 핀)(414)을 더 포함한다는 것이다. 도 10 및 도 12에서 도시되는 바와 같이, 유전체 라인(414)은 STD 셀의 경계를 따라 그리고 게이트 단부 유전체 피쳐(404) 아래에 배치된다. 게다가, 유전체 라인(414) 중 일부는 동일한 STD 셀 내에서 PMOSFET와 NMOSFET 사이에 배치된다. 도 12에서 도시되는 바와 같이, 유전체 라인(414)은 분리 피쳐(230) 위에 그리고 핀(205A 및 205B) 사이에 배치된다. 유전체 라인(414)은 분리 피쳐(230) 위로 연장된다. 각각의 게이트 단부 유전체 피쳐(404)는 더미 유전체 라인(414) 위에 배치된다. 몇몇 실시형태에서, 각각의 게이트 단부 유전체 피쳐(404)는 기저의 더미 유전체 라인(414)과 중앙 정렬된다. 또한, PMOSFET 및 NMOSFET를 연결하는 게이트 전극(350)은 더미 유전체 라인(414) 위에 배치되고 게이트 전극(350) 상의 게이트 비아(410)는 기저의 더미 유전체 라인(414)과 실질적으로 중앙 정렬된다. 도 13에서 도시되는 바와 같이, 유전체 라인(414)은 S/D 피쳐(260A 및 260B) 사이에 배치된다. S/D 콘택(406) 중 일부는 유전체 라인(414) 위에 그리고 그와 접촉하여 직접적으로 배치된다. 유전체 라인(414)은, S/D 피쳐(260A 및 260B) 사이, 인접한 STD 셀 사이, 및 인접한 게이트 스택(240) 사이의 분리를 추가로 증가시킨다.
도 15 및 도 16은 두 개의 대안적인 실시형태에 따른 도 10에서의 "컷 14" 라인을 따른, 디바이스(200)의 단면도를, 부분적으로, 예시한다. 도 15를 참조하면, 더미 유전체 라인(414)은 분리 피쳐(230) 위에 배치되고, 게이트 단부 유전체 피쳐(404)는 더미 유전체 라인(414) 위에 배치된다. S/D 콘택(406)은 또한 본 실시형태에서 더미 유전체 라인(414) 위에 배치된다. 이 단면도에서 더미 유전체 라인(414) 위에는 상부 스페이서(247)가 없다. 도 16을 참조하면, 상부 스페이서(247)는 더미 유전체 라인(414) 상에 그리고 게이트 단부 유전체 피쳐(404)의 하부 부분(lower portion)에 인접하게 배치된다. 상부 스페이서(247)는 또한 이 실시형태에서 S/D 콘택(406)의 하부 부분에 인접하게 배치된다. 나중에 논의되는 바와 같이, 게이트 단부 유전체 피쳐(404)에 의해 점유되는 공간은, 초기에, 게이트 스택(240)(또는 궁극적으로 게이트 스택(240)으로 대체되는 희생 게이트 스택) 및 상부 스페이서(247)에 의해 점유된다. 한 실시형태에서, 게이트 단부 유전체 피쳐(404)는, 절단 패턴에 따라 게이트 스택(240)(또는 희생 게이트 스택) 및 상부 스페이서(247)를 절단하여 트렌치를 형성하고 트렌치를 하나 이상의 유전체 재료로 충전하는 것에 의해 형성된다. 절단 프로세스는 절단 패턴에 따라 게이트 스택(240)을 완전히 절단하지만 그러나 상부 스페이서(247)를 완전히 또는 부분적으로 절단할 수도 있다. 상부 스페이서(247)가 완전히 절단되는 경우, 게이트 단부 유전체 피쳐(404)는 도 15에서 도시되는 바와 같은 구성을 가지고 형성된다. 상부 스페이서(247)가 부분적으로 절단되는 경우, 게이트 단부 유전체 피쳐(404)는 도 16에서 도시되는 바와 같은 구성을 가지고 형성된다. 유전체 라인(414)은 S/D 콘택(406)과 분리 피쳐(230) 사이의 분리를 더욱 증가시킨다.
다양한 실시형태에서, 유전체 라인(414)은 유전체 재료의 단일 층 또는 유전체 재료의 다수의 층을 포함할 수도 있다. 유전체 라인(414)의 재료(들)는 SiO2, SiOC, SiON, SiOCN, 탄소 함유 산화물, 질소 함유 산화물, 유전체 금속 산화물 예컨대 Hf 산화물(HfO2), Ta 산화물(Ta2O5), Ti 산화물(TiO2), Zr 산화물(ZrO2), Al 산화물(Al2O3), Y 산화물(Y2O3), 또는 이들의 조합을 포함할 수도 있다.
도 17a, 도 17b, 및 도 17c는, 본 개시의 다양한 양태에 따른, 디바이스(200)와 같은 다중 게이트 디바이스를 제조하기 위한 방법(600)의 플로우차트이다. 방법(600)은 도 18 내지 도 30c와 연계하여 하기에서 간략하게 설명된다. 추가적인 프로세싱이 본 개시에 의해 고려된다. 방법(600) 이전, 동안 및 이후에 추가적인 단계가 제공될 수 있으며, 설명되는 단계 중 일부는 방법(600)의 추가적인 실시형태를 위해 이동, 대체, 또는 제거될 수 있다.
동작(602)에서, 방법(600)(도 17a)은 기판(202) 위에 반도체 층 스택(201)을 형성하는데, 여기서 반도체 층 스택(201)은 기판(202)의 표면으로부터 교대하는 또는 인터리빙 구성으로 수직으로 적층되는 반도체 층(210) 및 반도체 층(215)을 포함한다. 기판(202)은, 한 실시형태에서, 도 18에서 도시되고 활성 영역(204A 및 204B)을 포함한다. 반도체 층 스택(201)은, 한 실시형태에서, 도 19에서 도시된다. 최상부 반도체 층(215)은 논의의 편의를 위해 215a로 라벨링된다. 몇몇 실시형태에서, 반도체 층(210) 및 반도체 층(215)은 묘사된 인터리빙 및 교대하는 구성으로 에피택셜하게 성장된다. 예를 들면, 반도체 층(210) 중 제1의 것은 기판 상에서 에피택셜 성장되고, 반도체 층(215) 중 제1의 것은 반도체 층(215) 중 제1의 것 상에서 에피택셜 성장되고, 반도체 층(210) 중 제2의 것은 반도체 층(215) 중 제1의 것 상에서 에피택셜 성장되고, 반도체 층 스택(205)이 소망되는 수의 반도체 층(210) 및 반도체 층(215)을 가질 때까지 계속 그런 식일 수 있다. 그러한 실시형태에서, 반도체 층(210) 및 반도체 층(215)은 에피택셜 층으로 지칭될 수 있다. 몇몇 실시형태에서, 반도체 층(210) 및 반도체 층(215)의 에피택셜 성장은 분자 빔 에피택시(molecular beam epitaxy; MBE) 프로세스, 화학적 기상 증착(chemical vapor deposition; CVD) 프로세스, 금속 유기 화학적 기상 증착(metalorganic chemical vapor deposition; MOCVD) 프로세스, 다른 적절한 에피택셜 성장 프로세스, 또는 이들의 조합에 의해 달성된다.
반도체 층(210)의 조성은 후속하는 프로세싱 동안 에칭 선택도 및/또는 상이한 산화 레이트를 달성하기 위해 반도체 층(215)의 조성과는 상이하다. 몇몇 실시형태에서, 반도체 층(210)은 에천트에 대해 제1 에칭 레이트를 가지며 반도체 층(215)은 에천트에 대해 제2 에칭 레이트를 가지는데, 여기서 제2 에칭 레이트는 제1 에칭 레이트보다 더 낮다. 몇몇 실시형태에서, 반도체 층(210)은 제1 산화 레이트를 가지며 반도체 층(215)은 제2 산화 레이트를 가지는데, 여기서 제2 산화 레이트는 제1 산화 레이트보다 더 낮다. 묘사된 실시형태에서, 반도체 층(210) 및 반도체 층(215)은, 에칭 프로세스, 예컨대 디바이스(200)의 채널 영역에서 현수된 채널 층을 형성하도록 구현되는 에칭 프로세스 동안 소망되는 에칭 선택도를 달성하기 위해, 상이한 재료, 구성 원자 백분율(constituent atomic percentage), 구성 중량 백분율, 두께, 및/또는 특성을 포함한다. 반도체 층(210)이 실리콘 게르마늄을 포함하고 반도체 층(215)이 실리콘을 포함하는 예를 들면,, 반도체 층(215)의 실리콘 에칭 레이트는 반도체 층(210)의 실리콘 게르마늄 에칭 레이트보다 더 낮다. 몇몇 실시형태에서, 반도체 층(210) 및 반도체 층(215)은 동일한 재료를 포함할 수 있지만 그러나 에칭 선택도 및/또는 상이한 산화 레이트를 달성하기 위해 상이한 구성 원자 백분율을 갖는 동일한 재료를 포함할 수 있다. 예를 들면, 반도체 층(210) 및 반도체 층(215)은 실리콘 게르마늄을 포함할 수 있는데, 여기서 반도체 층(210)은 제1 실리콘 원자 퍼센트 및/또는 제1 게르마늄 원자 퍼센트를 가지며 반도체 층(215)은 제2의 상이한 실리콘 원자 퍼센트 및/또는 제2의 상이한 게르마늄 원자 퍼센트를 갖는다. 본 개시는, 본원에서 개시되는 반도체 재료 중 임의의 것을 비롯하여, 소망되는 에칭 선택도, 소망되는 산화 레이트 차이, 및/또는 소망되는 성능 특성(예를 들면, 전류 흐름을 최대화하는 재료)을 제공할 수 있는 반도체 재료의 임의의 조합을 반도체 층(210) 및 반도체 층(215)이 포함한다는 것을 고려한다.
반도체 층(215) 또는 그 일부는 디바이스(200)의 채널 영역을 형성한다. 묘사된 실시형태에서, 반도체 층 스택(201)은 기판(202) 위에 배치되는 세 개의 반도체 층 쌍을 형성하도록 구성되는 세 개의 반도체 층(210) 및 세 개의 반도체 층(215)을 포함하는데, 각각의 반도체 층 쌍은 각각의 반도체 층(210) 및 각각의 반도체 층(215)을 갖는다. 후속하는 프로세싱을 거친 이후, 그러한 구성은 세 개의 채널을 갖는(GAA) 디바이스(200)로 나타날 것이다. 그러나, 본 개시는, 반도체 층 스택(201)이, 예를 들면, 디바이스(200)(예를 들면, GAA 트랜지스터) 및/또는 디바이스(200)의 설계 요건에 대해 소망되는 채널의 수에 따라, 더 많은 또는 더 적은 반도체 층을 포함하는 실시형태를 고려한다. 예를 들면, 반도체 층 스택(205)은 두 개 내지 열 개의 반도체 층(210) 및 두 개 내지 열 개의 반도체 층(215)을 포함할 수 있다. 몇몇 실시형태에서, 반도체 층(210)은 층마다 약 1 nm 내지 약 10 nm의 두께를 가지며, 반도체 층(215)은 층마다 약 1 nm 내지 약 10 nm의 두께를 가지는데, 여기서 두께는 디바이스(200)에 대한 제조 및/또는 디바이스 성능 고려 사항에 기초하여 선택된다. 도 19는 또한 후속하는 패턴화 프로세스(들) 동안 반도체 층 스택(201)을 보호하기 위한 반도체 층 스택(201) 위의 하드 마스크 층(416)을 도시한다.
동작(604)에서, 방법(600)(도 17a)은, 도 20에서 도시되는 바와 같이, 반도체 층 스택(201)을 핀(211)으로 패턴화하고 활성 영역(204A/B)을 핀(205A/B)으로 패턴화한다. 핀(211 및 205A/B)은 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들면, 핀은, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 희생 층이 반도체 층 스택(201) 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 나란히 형성된다. 그 다음, 희생 층은 제거되고, 그 다음, 나머지 스페이서, 또는 맨드렐(mandrel)이 핀을 패턴화하기 위한 마스킹 엘리먼트로서 사용될 수도 있다. 예를 들면, 마스킹 엘리먼트는 반도체 층 스택(201) 및 기판(202) 안으로 리세스를 에칭하기 위해 사용될 수도 있으며, 그 결과 핀(211, 205A 및 205B)으로 나타날 수도 있다. 에칭 프로세스는 건식 에칭(dry etching), 습식 에칭(wet etching), 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적절한 프로세스를 포함할 수도 있다. 예를 들면, 건식 에칭 프로세스는, 산소 함유 가스, 불소 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수도 있다. 예를 들면, 습식 에칭 프로세스는 희석된 플루오르화수소산(diluted hydrofluoric acid; DHF); 수산화 칼륨(potassium hydroxide; KOH) 용액; 암모니아; 플루오르화수소산(hydrofluoric acid; HF), 질산(nitric acid; HNO3), 및/또는 아세트산(acetic acid; CH3COOH)을 함유하는 용액; 또는 다른 적절한 습식 에천트에서의 에칭을 포함할 수도 있다. 핀을 형성하기 위한 방법의 수많은 다른 실시형태가 적절할 수도 있다.
동작(604)은 분리 피쳐(230)를 추가로 형성한다. 분리 피쳐(230)는 핀 사이의 트렌치를 절연체 재료로 충전하는 것에 의해, 예를 들면, CVD 프로세스 또는 스핀 온 글래스 프로세스를 사용하는 것에 의해 형성될 수 있다. 화학적 기계적 연마(CMP) 프로세스는 과잉의 절연체 재료를 제거하고 및/또는 분리 피쳐(230)의 상부 표면(top surface)을 평탄화하기 위해 수행될 수도 있다. 그 다음, 예컨대 핀의 하부 부분을 둘러싸면서 그리고 핀(특히, 핀(211)의 상부 부분을 분리 피쳐(230) 위로 돌출하게 남겨 두면서, 분리 피쳐(230)를 소망되는 두께로 리세스하기 위해, 에칭백 프로세스(etching back process)가 수행된다. 한 실시형태에서, 하드 마스크 층(416)은 CMP 프로세스 또는 에칭백 프로세스 동안 제거된다.
동작(606)에서, 방법(600)(도 17a)은 핀(211) 위에 게이트 구조체를 형성하는데, 각각의 게이트 구조체는 희생 게이트 스택(240') 및 상부 게이트 스페이서(247)를 포함한다. 희생 게이트 스택(240')은 희생 게이트 유전체 층(246) 및 희생 게이트 전극 층(245)을 포함한다. 도 21a 및 도 21b를 참조하면(도 21a는, 핀(211)의 폭 방향을 따른, 부분적인 디바이스(200)의 단면도이고, 도 21b는, 핀(211)의 길이 방향을 따른, 부분적인 디바이스(200)의 단면도이다), 희생 게이트 유전체 층(246)은 핀(211)의 상부 및 측벽 상에 형성되고, 희생 게이트 전극 층(245)은 희생 게이트 유전체 층(246) 상에 형성된다. 실시형태에서, 희생 게이트 유전체 층(246)은, 실리콘 산화물, 실리콘 산질화물, 하이 k 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합과 같은 유전체 재료를 포함할 수도 있다; 희생 게이트 전극 층(245)은 폴리실리콘 층과 같은 적절한 더미 게이트 재료를 포함한다. 희생 게이트 전극 층(245) 및 희생 게이트 유전체 층(246)은, CVD, 물리적 기상 증착(physical vapor deposition; PVD), 원자 층 퇴적(ALD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 금속 유기 CVD(metal organic CVD; MOCVD), 원격 플라즈마 CVD(remote plasma CVD; RPCVD), 플라즈마 강화 CVD(PECVD), 저압 CVD(low-pressure CVD; LPCVD), 원자 층 CVD(atomic layer CVD; ALCVD), 대기압 CVD(atmospheric pressure CVD; APCVD), 도금, 다른 적절한 방법, 또는 이들의 조합을 사용하여 퇴적될 수도 있다.
도 22a, 도 22b, 및 도 22c를 참조하면, 동작(606)은 희생 게이트 전극 층(245) 및 희생 게이트 유전체 층(246)을, 핀(211)에 수직인 길이 방향으로 배향되는 희생 게이트 스택(240')으로 패턴화한다. 도 22a는 부분적인 디바이스(200)의 상면도이고, 도 22b 및 도 22c는, 각각, 도 22a의 "단면 H(Cross-section-H)" 라인 및 "단면 V(Cross-section-V)" 라인을 따른, 부분적인 디바이스(200)의 단면도이다. 예를 들면, 동작(606)은 리소그래피 패턴화 및 에칭 프로세스를 수행하여 희생 게이트 전극 층(245) 및 희생 게이트 유전체 층(246)을 패턴화할 수도 있다. 리소그래피 패턴화 프로세스는 레지스트 코팅(예를 들면, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 이후 베이킹(post-exposure baking), 레지스트 현상, 헹굼, 건조(예를 들면, 하드 베이킹), 다른 적절한 리소그래피 프로세스, 또는 이들의 조합을 포함한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 방법, 또는 이들의 조합을 포함한다. 그 다음, 동작(606)은 퇴적 및 에칭 프로세스에 의해 희생 게이트 스택(240')의 측벽 상에 상부 스페이서(247)를 형성한다.
동작(608)에서, 방법(600)(도 17a)은 상부 스페이서(247)에 인접한 핀(211)을 에칭하여, 도 23a, 도 23b, 및 도 23c에서 도시되는 바와 같이, S/D 트렌치(또는 리세스)(250)를 형성한다. 도 23a는 부분적인 디바이스(200)의 상면도이고, 도 23b 및 도 23c는, 각각, 도 23a의 "단면 H" 라인 및 "단면 V" 라인을 따른, 부분적인 디바이스(200)의 단면도이다. 묘사된 실시형태에서, 에칭 프로세스는 핀(211)의 소스/드레인 영역에서 반도체 층 스택(201)을 완전히 제거하고, 그에 의해, 소스/드레인 영역에서 기판 부분(204A/B)을 노출시킨다. 몇몇 실시형태에서, 에칭 프로세스는, 소스/드레인 트렌치(250)가 소스/드레인 영역에서 반도체 층(210) 또는 반도체 층(215)에 의해 정의되는 저부를 가지도록, 반도체 층 스택(201)의 모두가 아닌 일부를 제거한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스, 또는 이들의 조합을 포함할 수 있다. 몇몇 실시형태에서, 에칭 프로세스는 다단계 에칭 프로세스이다. 예를 들면, 에칭 프로세스는 반도체 층(210) 및 반도체 층(215)을 별개로 또는 교대로 제거하기 위해 에천트를 교대할 수도 있다. 몇몇 실시형태에서, 에칭 프로세스의 파라미터는 게이트 스택(240'), 상부 스페이서(247), 및 분리 피쳐(230)의 최소의 에칭을 가지고(내지 에칭 없이) 반도체 층 스택을 선택적으로 에칭하도록 구성된다.
동작(608)은 또한 반도체 층(215) 사이에서 갭(418)을 형성한다. 예를 들면, 반도체 층(215) 사이에서 그리고 상부 스페이서(247) 아래의 기판(202)과 반도체 층(215) 사이에서 갭(418)이 형성되도록, 반도체 층(215)의 최소의 에칭을 가지고(내지 에칭 없이) 소스/드레인 트렌치(250)에 의해 노출되는 반도체 층(210)을 선택적으로 에칭하는 에칭 프로세스가 수행되어 된다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스, 또는 이들의 조합일 수도 있다.
동작(610)에서, 방법(600)(도 17a)은, 도 24a, 도 24b, 및 도 24c에서 도시되는 바와 같이, 갭(418) 내에 내부 스페이서(255)를 형성하고, S/D 피쳐(260A/B)를 에피택셜하게 성장시키고, ILD 층(270)을 형성한다. 도 24a는 부분적인 디바이스(200)의 상면도이고, 도 24b 및 도 24c는, 각각, 도 24a의 "단면 H" 라인 및 "단면 V" 라인을 따른, 부분적인 디바이스(200)의 단면도이다. 예를 들면, 퇴적 프로세스는 게이트 구조체(240') 위에 그리고 소스/드레인 트렌치(250)를 정의하는 피쳐 위에 스페이서 층을 형성한다. 퇴적 프로세스는 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 다른 적절한 방법, 또는 이들의 조합일 수도 있다. 스페이서 층은 소스/드레인 트렌치(250)를 부분적으로(그리고, 몇몇 실시형태에서, 완전히) 충전한다. 퇴적 프로세스는, 스페이서 층이 갭(418)을 충전하는 것을 보장하도록 구성된다. 그 다음, 반도체 층(215), 더미 게이트 스택(240'), 및 게이트 스페이서(247)의 최소의 에칭을 가지고(내지 에칭 없이) 스페이서 층을 선택적으로 에칭하여 도 24c에서 묘사되는 바와 같은 내부 스페이서(255)를 형성하는 에칭 프로세스가 수행된다. 몇몇 실시형태에서, 스페이서 층은 게이트 스페이서(247)의 측벽, 반도체 층(215)의 측벽, 더미 게이트 스택(240'), 및 기판(202)으로부터 제거된다. 스페이서 층(및 따라서 내부 스페이서(255))은, 제2 에칭 프로세스 동안 소망되는 에칭 선택도를 달성하기 위해 반도체 층(215)의 재료 및 게이트 스페이서(247)의 재료와는 상이한 재료를 포함한다. 그 다음, 동작(610)은 에피택셜 성장 프로세스를 사용하여 S/D 피쳐(260A 및 260B)를 형성한다. 에피택시 프로세스는 CVD 퇴적 기술(예를 들면, VPE 및/또는 UHV-CVD), 분자 빔 에피택시, 다른 적절한 에피택셜 성장 프로세스, 또는 이들의 조합을 사용할 수 있다. 에피택시 프로세스는 기판(202), 반도체 핀(205A/B), 및 반도체 층(215)의 조성과 상호 작용하는 기체 및/또는 액체 프리커서(precursor)를 사용할 수 있다. 동작(610)은 앞서 논의된 바와 같이 S/D 피쳐(260A 및 260B)를 인시튜로(in-situ) 또는 엑스시튜로(ex-situ) 도핑할 수도 있다. S/D 피쳐(260A 및 260B)가 에피택셜하게 성장된 이후, 동작(610)은 S/D 피쳐(260A 및 260B) 및 게이트 구조체(240') 위에 CESL을 형성하고 CESL 위에 ILD 층(270)을 형성한다.
방법(200)은 도 17b에서 도시되는 실시형태로 진행하여 게이트 구조체(240')를 절단하고, 게이트 단부 유전체 피쳐(404)를 형성하고, 그 다음, 하이 k 금속 게이트(240)를 형성할 수도 있거나, 또는 그것은 도 17c에서 도시되는 실시형태로 진행하여 하이 k 금속 게이트(240)를 형성하고, 하이 k 금속 게이트(240)를 절단하고, 그 다음, 게이트 단부 유전체 피쳐(404)를 형성할 수도 있다. 이들 두 실시형태는 하기에서 별개로 논의된다.
도 17b를 참조하면, 동작(612)에서, 방법(600)은, 도 25a, 25b 및 25c에서 도시되는 바와 같이, 게이트 구조체(240')를 절단하고 게이트 단부 유전체 피쳐(404)를 형성한다. 도 25a는 부분적인 디바이스(200)의 상면도이고, 도 25b 및 도 25c는, 각각, 도 25a의 "단면 H" 라인 및 "단면 V" 라인을 따른, 부분적인 디바이스(200)의 단면도이다. 예를 들면, 동작(612)은 퇴적 및 포토리소그래피 프로세스를 사용하여 에칭 마스크를 형성할 수도 있다. 에칭 마스크는 디바이스(200)의 대부분을 피복하지만, 그러나, 에칭 마스크에서의 개구를 통해 STD 셀 경계(예를 들면, 도 1 참조)를 따라 수직으로("y" 방향을 따라) 그들 영역을 노출시킨다. 한 실시형태에서, 이들 개구는 실질적으로 직사각형 패턴이며, 포토리소그래피 마스크 제조 및 노출을 더 용이하게 한다. 그 다음, 게이트 구조체(240') 및 게이트 스페이서(247)는 하나 이상의 에칭 프로세스를 사용하여 이들 개구를 통해 에칭된다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 게이트 구조체(240')(희생 게이트 전극(245)) 내의 재료에 대해 선택적으로 튜닝되고 분리 구조체(230) 및 ILD(270)에 대한 에칭을 갖지 않는다(또는 그 에칭을 최소로 갖는다). 에칭 프로세스는 에칭 마스크의 개구에서 노출되는 희생 게이트 전극(245)을 완전히 제거하고, 그에 의해, 희생 게이트 전극(245)을 세그먼트로 절단한다. 에칭 프로세스는, 도 6, 도 7, 도 15, 및 도 16을 참조하여 논의되는 바와 같이, 에칭 마스크의 개구에서 노출되는 게이트 스페이서(247)를 완전히 또는 부분적으로 제거할 수도 있다. 에칭 프로세스는 희생 게이트 전극(245)의 세그먼트 사이의 트렌치로 나타난다. 그 다음, 동작(612)은 하나 이상의 유전체 층을 트렌치 안으로 퇴적하고 하나 이상의 유전체 층에 대해 CMP 프로세스를 수행하여 도 25b에서 도시되는 바와 같은 게이트 단부 유전체 피쳐(404)(뿐만 아니라, 도 5 및 도 6에서 도시되는 바와 같은 게이트 단부 유전체 피쳐(404))를 형성한다.
동작(614)에서, 방법(600)(도 17b)은 게이트 구조체(240')를 제거하여 도 26a, 도 26b 및 도 26c에서 도시되는 바와 같이, 게이트 트렌치(275)를 형성한다. 도 26a는 부분적인 디바이스(200)의 상면도이고, 도 26b 및 도 26c는, 각각, 도 26a의 "단면 H" 라인 및 "단면 V" 라인을 따른, 부분적인 디바이스(200)의 단면도이다. 예를 들면, 하나 이상의 에칭 프로세스는 희생 게이트 구조체(240')(희생 게이트 전극(245) 및 희생 게이트 유전체 층(246)를 포함함)를 완전히 제거하여 채널 영역에서 반도체 층(215) 및 반도체 층(210)을 노출시킨다. 에칭 프로세스(들)는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스, 또는 이들의 조합을 포함할 수도 있다. 몇몇 실시형태에서, 에칭 프로세스는 ILD 층(270), 게이트 스페이서(247), 격리 피쳐(230), 반도체 층(215), 및 반도체 층(210)과 같은 디바이스(200)의 다른 피쳐의 최소의 에칭을 가지고(내지 에칭 없이) 희생 게이트 구조체(240')를 선택적으로 에칭하도록 구성된다.
동작(616)에서, 방법(600)(도 17b)은, 도 27a, 도 27b, 및 도 27c에서 도시되는 바와 같이, 반도체 층(210)을 제거한다. 도 27a는 부분적인 디바이스(200)의 상면도이고, 도 27b 및 도 27c는, 각각, 도 27a의 "단면 H" 라인 및 "단면 V" 라인을 따른, 부분적인 디바이스(200)의 단면도이다. 예를 들면, 에칭 프로세스는 반도체 층(215)의 최소의 에칭을 가지고(내지 에칭 없이), 그리고, 몇몇 실시형태에서는, 게이트 스페이서(247) 및/또는 내부 스페이서(255)의 최소의 에칭을 가지고(내지 에칭 없이) 반도체 층(210)을 선택적으로 에칭한다. 반도체 층(210)의 선택적 에칭을 달성하기 위해, 에천트 조성, 에칭 온도, 에칭 용액 농도, 에칭 시간, 에칭 압력, 소스 전력, RF 바이어스 전압, RF 바이어스 전력, 에천트 유량(flow rate), 다른 적절한 에칭 파라미터, 또는 이들의 조합과 같은 다양한 에칭 파라미터가 튜닝될 수 있다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스, 또는 이들의 조합을 포함할 수도 있다. 결과적으로, 반도체 층(215)은 게이트 트렌치(275)에 현수된다. 이 프로세스를 채널 릴리스 프로세스로 또한 지칭된다.
동작(618)에서, 방법(600)(도 17b)은, 도 28a, 도 28b, 및 도 28c에서 도시되는 바와 같이, 게이트 트렌치(275)에서 하이 k 금속 게이트(240)를 형성한다. 도 28a는 부분적인 디바이스(200)의 상면도이고, 도 28b 및 도 28c는, 각각, 도 28a의 "단면 H" 라인 및 "단면 V" 라인을 따른, 부분적인 디바이스(200)의 단면도이다. 예를 들면, 동작(618)은 화학적 산화, 열 산화, 원자 층 퇴적(ALD), 화학적 기상 증착(CVD), 및/또는 다른 적절한 방법을 사용하여 게이트 유전체 층(282)을 형성할 수도 있고, ALD, CVD, PVD, 도금, 및/또는 다른 적절한 프로세스를 사용하여, 게이트 전극(350)을 형성할 수도 있다.
동작(620)에서, 방법(600)(도 17b)은 게이트 탑 유전체(408)를 형성하는 것, S/D 콘택(406)을 형성하는 것, 및 등등과 같은, 디바이스(200)에 대한 추가 제조 프로세스를 수행한다. 특히, 도 28b 및 도 28c에서 도시되는 바와 같이, 게이트 탑 유전체(408)는 게이트 스페이서(247) 사이에서 그리고 게이트 단부 유전체 피쳐(404) 사이에서 형성된다.
도 17c를 참조하면, 동작(610)에 후속하여, 방법(600)은 동작(614)에서 희생 게이트 스택(240')을 제거하여 게이트 트렌치를 형성하고, 동작 616에서 채널을 릴리스하고, 동작(618)에서 하이 k 금속 게이트 스택(240)을 형성한다. 이들 세 가지 동작은 도 17b에서의 동작(614, 616, 및 618)과 유사하다. 동작(618)이 완료된 이후, 디바이스(200)는 도 29a, 도 29b, 및 도 29c에서 도시된다. 도 29a는 부분적인 디바이스(200)의 상면도이고, 도 29b 및 도 29c는, 각각, 도 29a의 "단면 H" 라인 및 "단면 V" 라인을 따른, 부분적인 디바이스(200)의 단면도이다.
그 다음, 방법(600)(도 17c)은, 도 30a, 30b 및 30c에서 도시되는 바와 같이, 동작(619)으로 진행하여 게이트 스택(240)을 절단하고 게이트 단부 유전체 피쳐(404)를 형성한다. 도 30a는 부분적인 디바이스(200)의 상면도이고, 도 30b 및 도 30c는, 각각, 도 30a의 "단면 H" 라인 및 "단면 V" 라인을 따른, 부분적인 디바이스(200)의 단면도이다. 동작(619)은 동작(619)에서의 절단 프로세스가 하이 k 금속 게이트(240)에 적용된다는 점을 제외하면 상기에서 논의되는 동작(612)과 유사하다. 게이트 단부 유전체 피쳐(404)가 형성된 이후, 방법(600)(도 17c)은 디바이스(200)에 대한 추가 제조 프로세스로 진행한다.
도 31은, 본 개시의 다양한 양태에 따른, 유전체 라인(414)을 형성하기 위한 방법(800)의 플로우차트이다. 방법(800)은 도 32a 내지 도 32e-1과 연계하여 하기에서 간략하게 설명된다. 추가적인 프로세싱이 본 개시에 의해 고려된다. 방법(800) 이전, 동안 및 이후에 추가 단계가 제공될 수 있고, 설명되는 단계 중 일부는 방법(800)의 추가적인 실시형태를 위해 이동, 대체, 또는 제거될 수 있다.
동작(802)에서, 방법(800)(도 31)은 기판(202) 위에 반도체 층 스택(201)을 형성하고 반도체 층 스택(201)으로부터 핀(211)을 형성한다. 이것은 상기에서 논의되는 동작(602 및 604)(도 17a)과 유사하다. 동작(804)에서, 방법(800)(도 31)은, 도 32a에서 도시되는 바와 같이, 핀(211) 위에 유전체 층(230)을 형성한다. 유전체 층(230)은, 몇몇 실시형태에서, 약 5 nm 내지 약 40 nm의 두께로 퇴적될 수도 있다. 유전체 층(230)은 핀(211) 사이의 공간을 완전히 충전하지 않는다. 동작(806)에서, 방법(800)(도 31)은 유전체 층(230) 위에 유전체 층(414)을 형성하고, 도 32b에서 도시되는 바와 같이 핀(211) 사이의 공간을 완전히 충전한다.
동작(808)에서, 방법(800)(도 31)은, 도 32c에서 도시되는 바와 같이, 유전체 층(414) 및 유전체 층(230)에 대해 CMP 프로세스를 수행한다. 이것은 유전체 라인(414)으로 나타난다. 동작(810)에서, 방법(800)(도 31)은 유전체 층(230)의 재료에 선택적이고 반도체 층(215) 및 유전체 라인(414)에 대한 에칭이 없는(또는 최소의 에칭을 갖는) 에칭 프로세스를 사용하여 유전체 층(230)을 리세스한다. 이것은 분리 피쳐(230)로 나타난다.
동작(812)에서, 방법(800)(도 31)은 유전체 라인(414), 유전체 층(230), 및 핀(211) 위에 희생 게이트 스택(240')(희생 게이트 유전체 층(246) 및 희생 게이트 전극(245)을 포함함)을 형성한다. 한 실시형태에서, 희생 게이트 유전체 층(246)은 핀(211)의 표면을 산화시키는 것에 의해 산화 프로세스를 사용하여 형성된다. 그러한 실시형태에서, 희생 게이트 유전체 층(246)은, 도 32e에서 도시되는 바와 같이, 핀(211) 위에 퇴적되지만, 그러나 유전체 라인(414) 및 유전체 층(230) 위에는 퇴적되지 않는다. 다른 실시형태에서, 희생 게이트 유전체 층(246)은 ALD와 같은 퇴적 프로세스를 사용하여 형성된다. 그러한 실시형태에서, 희생 게이트 유전체 층(246)은, 도 32e에서 도시되는 바와 같이, 핀(211), 유전체 라인(414), 및 유전체 층(230) 위에 퇴적된다. 방법(800)은 상기에서 논의되는 바와 같이 희생 게이트 스택(240')을 절단하는 것 또는 희생 게이트 스택(240')을 하이 k 금속 게이트 스택(240)으로 대체하는 것과 같은 다른 동작으로 진행할 수도 있다.
제한하는 것으로 의도되지는 않지만, 본 개시의 하나 이상의 실시형태는 반도체 디바이스 및 그 형성에 많은 이점을 제공한다. 예를 들면, 본 개시의 실시형태는, 표류 커패시턴스를 감소시키기 위해 그리고 게이트 절연을 증가시키기 위해, 게이트 단부와 게이트 단부 사이에 고도로 신뢰 가능한 게이트 단부 유전체 스킴을, 뿐만 아니라 게이트 측벽에 대한 다수의 스페이서 스킴을 제공한다. 본 실시형태는 현존하는 CMOS 제조 프로세스에 쉽게 통합될 수 있다.
하나의 예시적인 양태에서, 본 개시는, 기판, 기판 위의 분리 구조체, 기판으로부터 연장되며 분리 구조체에 인접한 반도체 핀, 반도체 핀 위의 두 개의 소스/드레인(S/D) 피쳐, 반도체 핀 위에 현수되며 S/D 피쳐를 연결하는 채널 층의 스택, 채널 층의 스택 내의 채널 층의 각각의 주위를 감싸는 게이트 구조체, 게이트 구조체의 두 개의 대향하는 측벽 상에 배치되는 두 개의 외부 스페이서, S/D 피쳐와 채널 층 사이에 배치되는 내부 스페이서, 및 분리 구조체 위에 있는 그리고 게이트 구조체의 단부와 직접적으로 접촉하는 게이트 단부 유전체 피쳐를 포함하는 반도체 구조체에 관한 것이다. 게이트 단부 유전체 피쳐에 포함되는 재료는, 외부 스페이서 및 내부 스페이서에 포함되는 재료보다 더 높은 유전 상수를 갖는다.
반도체 구조체의 한 실시형태에서, 내부 스페이서에 포함되는 재료는 외부 스페이서에 포함되는 재료보다 더 높은 유전 상수를 갖는다. 한 실시형태에서, 두 개의 외부 스페이서의 부분은 또한 게이트 단부 유전체 피쳐 아래에 그리고 분리 구조체 위에 배치된다. 다른 실시형태에서, 게이트 단부 유전체 피쳐는 하이 k 유전체 재료를 포함한다.
한 실시형태에서, 반도체 구조체는 분리 구조체 위에 배치되며 반도체 핀에 길이 방향으로 평행하게 배향되는 유전체 핀을 더 포함하되, 유전체 핀은 게이트 구조체의 단부의 하부 부분과 직접적으로 접촉하고, 게이트 단부 유전체 피쳐는 유전체 핀 위에 배치되며 게이트 구조체의 단부의 상부 부분과 직접적으로 접촉한다.
다른 실시형태에서, 반도체 구조체는 게이트 구조체 위에 배치되는 게이트 탑 유전체 층을 더 포함한다. 게이트 구조체가 제1 하이 k 금속 게이트 구조체인 몇몇 실시형태에서, 반도체 구조체는 제1 하이 k 금속 게이트 구조체와 길이 방향으로 정렬되는 제2 하이 k 금속 게이트 구조체를 더 포함하되, 게이트 단부 유전체 피쳐는 제2 하이 k 금속 게이트 구조체의 단부와 접촉하여 배치된다.
게이트 구조체가 제1 하이 k 금속 게이트 구조체인 몇몇 실시형태에서, 반도체 구조체는 하이 k 금속 게이트 구조체와 길이 방향으로 정렬되는 유전체 게이트 구조체를 더 포함하되, 게이트 단부 유전체 피쳐는 유전체 게이트 구조체의 단부와 접촉하여 배치된다.
게이트 구조체가 제1 게이트 구조체이고 두 개의 외부 스페이서가 두 개의 제1 외부 스페이서인 몇몇 실시형태에서, 반도체 구조체는 제1 게이트 구조체와 길이 방향으로 평행한 제2 게이트 구조체; 제2 게이트 구조체의 두 개의 대향하는 측벽 상에 배치되는 두 개의 제2 외부 스페이서; 및 두 개의 S/D 피쳐 중의 S/D 피쳐 위에 배치되는 S/D 콘택을 더 포함하되, S/D 콘택은 두 개의 제1 외부 스페이서 중의 제1 외부 스페이서의 측벽 및 두 개의 제2 외부 스페이서 중의 제2 외부 스페이서의 측벽과 물리적으로 접촉한다.
다른 예시적인 양태에서, 본 개시는, 기판; 기판 위의 분리 구조체; 기판으로부터 연장되며 분리 구조체에 인접한 반도체 핀; 분리 구조체 위에 배치되며 반도체 핀에 길이 방향으로 평행하게 배향되는 제1 및 제2 유전체 핀 - 반도체 핀은 제1 유전체 핀과 제2 유전체 핀 사이 내에 있음 - ; 반도체 핀 상에서 성장되는 두 개의 소스/드레인(S/D) 피쳐; 반도체 핀 위에 현수되며 두 개의 S/D 피쳐를 연결하는 채널 층의 스택; 채널 층의 스택 내의 채널 층의 각각의 주위를 감싸는 게이트 구조체 - 게이트 구조체는 또한 제1 유전체 핀 위에 배치됨 - ; 게이트 구조체의 두 개의 대향하는 측벽 상에 배치되는 두 개의 외부 스페이서; S/D 피쳐와 채널 층 사이에 배치되는 내부 스페이서; 및 제2 유전체 핀 위에 배치되며 게이트 구조체의 단부와 직접적으로 접촉하는 게이트 단부 유전체 피쳐 - 게이트 단부 유전체 피쳐, 외부 스페이서, 및 내부 스페이서는 상이한 재료를 포함함 - 를 포함하는 반도체 구조체에 관한 것이다.
몇몇 실시형태에서, 게이트 단부 유전체 피쳐에 포함되는 재료는 외부 스페이서 및 내부 스페이서에 포함되는 재료보다 더 높은 유전 상수를 갖는다. 몇몇 실시형태에서, 제2 유전체 핀은 게이트 구조체의 단부의 하부 부분과 직접적으로 접촉하고, 게이트 단부 유전체 피쳐는 게이트 구조체의 단부의 상부 부분과 직접적으로 접촉한다.
몇몇 실시형태에서, 제1 및 제2 유전체 핀의 상부 표면은 S/D 피쳐의 상부 표면 위에 있다. 몇몇 실시형태에서, 외부 스페이서의 부분은 제2 유전체 핀 위에 그리고 게이트 단부 유전체 피쳐 아래에 배치된다.
한 실시형태에서, 반도체 구조체는 S/D 피쳐 중 하나 상에 배치되는 S/D 콘택을 더 포함한다. S/D 콘택은 게이트 구조체에 길이 방향으로 평행하게 배향되고, S/D 콘택의 부분은 제2 유전체 핀 위에 배치되며 게이트 단부 유전체 피쳐와 접촉한다.
또 다른 예시적인 양태에서, 본 개시는, 기판, 기판 위의 분리 구조체, 기판으로부터 연장되며 분리 구조체에 인접한 반도체 핀, 분리 구조체 위에 있는 그리고 반도체 핀의 채널 영역과 결합되는 더미 게이트, 및 더미 게이트의 두 개의 대향하는 측벽 상의 외부 스페이서를 구비하는 구조체를 제공하는 것을 포함하는 방법에 관한 것인데, 반도체 핀은 교대로 적층되는 제1 반도체 층 및 제2 반도체 층의 스택을 포함한다. 방법은, 더미 게이트의 두 개의 대향하는 측벽에 근접하는 반도체 핀을 에칭하여 두 개의 소스/드레인(S/D) 트렌치를 형성하는 것; S/D 트렌치로부터 제2 반도체 층을 에칭하여 제1 반도체 층 사이에서 갭을 수직으로 형성하는 것; 갭 내에 내부 스페이서를 형성하는 것; S/D 트렌치에서 S/D 피쳐를 에피택셜하게 성장시키는 것; S/D 피쳐, 더미 게이트, 및 외부 스페이서 위에 층간 유전체(ILD) 층을 형성하는 것; 더미 게이트 및 외부 스페이서를 에칭하여 반도체 핀으로부터 떨어져 있고 분리 구조체 위에 있는 게이트 단부 트렌치를 형성하는 것; 및 게이트 단부 트렌치를 충전하는 게이트 단부 유전체 피쳐 - 게이트 단부 유전체 피쳐의 유전 상수는 외부 스페이서의 유전 상수 및 내부 스페이서의 유전 상수 둘 모두보다 더 높음 - 를 형성하는 것을 더 포함한다.
방법의 한 실시형태에서, 구조체는 분리 구조체 위에 배치되며 반도체 핀에 길이 방향으로 평행하게 배향되는 유전체 핀을 더 포함하되, 게이트 단부 트렌치는 유전체 핀의 상부 표면을 노출시킨다. 방법의 몇몇 실시형태에서, 외부 스페이서의 부분은 상면도에서 게이트 단부 트렌치에 남아 있다. 방법의 몇몇 실시형태에서, 게이트 단부 유전체 피쳐는 유전 상수가 3.9보다 더 큰 재료를 포함한다.
한 실시형태에서, 방법은 게이트 단부 유전체 피쳐의 형성 이후 더미 게이트의 나머지 부분을 제거하고, 그에 의해, 게이트 트렌치를 형성하는 것; 제1 반도체 층을 기판 위에 현수되는 상태로 그리고 S/D 피쳐 사이에 연결되는 상태로 남겨 두면서, 게이트 트렌치로부터 제2 반도체 층을 제거하는 것; 및 게이트 트렌치에 하이 k 금속 게이트 - 하이 k 금속 게이트의 부분은 제1 반도체 층의 각각의 주위를 감쌈 - 를 형성하는 것을 더 포함한다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
[실시예 1]
반도체 구조체로서,
기판;
상기 기판 위의 분리 구조체(isolation structure);
상기 기판으로부터 연장되며 상기 분리 구조체에 인접한 반도체 핀(fin);
상기 반도체 핀 위의 두 개의 소스/드레인(source/drain; S/D) 피쳐;
상기 반도체 핀 위에 현수되며(suspended) 상기 S/D 피쳐를 연결하는 채널 층의 스택;
상기 채널 층의 스택 내의 상기 채널 층의 각각의 주위를 감싸는 게이트 구조체;
상기 게이트 구조체의 두 개의 대향하는 측벽 상에 배치되는 두 개의 외부 스페이서;
상기 S/D 피쳐와 상기 채널 층 사이에 배치되는 내부 스페이서; 및
상기 분리 구조체 위에 있고 상기 게이트 구조체의 단부와 직접적으로 접촉하는 게이트 단부 유전체 피쳐(gate-end dielectric feature) - 상기 게이트 단부 유전체 피쳐에 포함되는 재료는 상기 외부 스페이서 및 상기 내부 스페이서에 포함되는 재료보다 더 높은 유전 상수를 가짐 -
를 포함하는, 반도체 구조체.
[실시예 2]
실시예 1에 있어서,
상기 내부 스페이서에 포함되는 재료는 상기 외부 스페이서에 포함되는 재료보다 더 높은 유전 상수를 갖는 것인, 반도체 구조체.
[실시예 3]
실시예 1에 있어서,
상기 두 개의 외부 스페이서의 부분은 또한 상기 게이트 단부 유전체 피쳐 아래에 그리고 상기 분리 구조체 위에 배치되는 것인, 반도체 구조체.
[실시예 4]
실시예 1에 있어서,
상기 분리 구조체 위에 배치되며 상기 반도체 핀에 길이 방향으로 평행하게 배향되는 유전체 핀을 더 포함하되, 상기 유전체 핀은 상기 게이트 구조체의 단부의 하부 부분과 직접적으로 접촉하고, 상기 게이트 단부 유전체 피쳐는 상기 유전체 핀 위에 배치되며 상기 게이트 구조체의 단부의 상부 부분과 직접적으로 접촉하는 것인, 반도체 구조체.
[실시예 5]
실시예 1에 있어서,
상기 게이트 단부 유전체 피쳐는 하이 k(high-k) 유전체 재료를 포함하는 것인, 반도체 구조체.
[실시예 6]
실시예 1에 있어서,
상기 게이트 구조체 위에 배치되는 게이트 탑 유전체 층(gate-top dielectric layer)을 더 포함하는, 반도체 구조체.
[실시예 7]
실시예 1에 있어서,
상기 게이트 구조체는 제1 하이 k 금속 게이트 구조체이고, 상기 제1 하이 k 금속 게이트 구조체와 길이 방향으로 정렬되는 제2 하이 k 금속 게이트 구조체를 더 포함하되, 상기 게이트 단부 유전체 피쳐는 상기 제2 하이 k 금속 게이트 구조체의 단부와 접촉하여 배치되는 것인, 반도체 구조체.
[실시예 8]
실시예 1에 있어서,
상기 게이트 구조체는 하이 k 금속 게이트 구조체이고, 상기 하이 k 금속 게이트 구조체와 길이 방향으로 정렬되는 유전체 게이트 구조체를 더 포함하되, 상기 게이트 단부 유전체 피쳐는 상기 유전체 게이트 구조체의 단부와 접촉하여 배치되는 것인, 반도체 구조체.
[실시예 9]
실시예 1에 있어서,
상기 게이트 구조체는 제1 게이트 구조체이고 상기 두 개의 외부 스페이서는 두 개의 제1 외부 스페이서이며,
상기 제1 게이트 구조체와 길이 방향으로 평행한 제2 게이트 구조체;
상기 제2 게이트 구조체의 두 개의 대향하는 측벽 상에 배치되는 두 개의 제2 외부 스페이서; 및
상기 두 개의 S/D 피쳐 중의 S/D 피쳐 위에 배치되는 S/D 콘택 - 상기 S/D 콘택은 상기 두 개의 제1 외부 스페이서 중의 제1 외부 스페이서의 측벽 및 상기 두 개의 제2 외부 스페이서 중의 제2 외부 스페이서의 측벽과 물리적으로 접촉함 -
을 더 포함하는, 반도체 구조체.
[실시예 10]
반도체 구조체로서,
기판;
상기 기판 위의 분리 구조체;
상기 기판으로부터 연장되며 상기 분리 구조체에 인접한 반도체 핀;
상기 분리 구조체 위에 배치되며 상기 반도체 핀에 길이 방향으로 평행하게 배향되는 제1 및 제2 유전체 핀 - 상기 반도체 핀은 상기 제1 유전체 핀과 상기 제2 유전체 핀 사이 내에 있음 - ;
상기 반도체 핀 상에서 성장되는 두 개의 소스/드레인(S/D) 피쳐;
상기 반도체 핀 위에 현수되며 상기 두 개의 S/D 피쳐를 연결하는 채널 층의 스택;
상기 채널 층의 스택 내의 상기 채널 층의 각각의 주위를 감싸는 게이트 구조체 - 상기 게이트 구조체는 또한 상기 제1 유전체 핀 위에 배치됨 - ;
상기 게이트 구조체의 두 개의 대향하는 측벽 상에 배치되는 두 개의 외부 스페이서;
상기 S/D 피쳐와 상기 채널 층 사이에 배치되는 내부 스페이서; 및
상기 제2 유전체 핀 위에 배치되며 상기 게이트 구조체의 단부와 직접적으로 접촉하는 게이트 단부 유전체 피쳐 - 상기 게이트 단부 유전체 피쳐, 상기 외부 스페이서, 및 상기 내부 스페이서는 상이한 재료를 포함함 -
를 포함하는, 반도체 구조체.
[실시예 11]
실시예 10에 있어서,
상기 게이트 단부 유전체 피쳐에 포함되는 재료는, 상기 외부 스페이서 및 상기 내부 스페이서에 포함되는 재료보다 더 높은 유전 상수를 갖는 것인, 반도체 구조체.
[실시예 12]
실시예 10에 있어서,
상기 제2 유전체 핀은 상기 게이트 구조체의 단부의 하부 부분과 직접적으로 접촉하고, 상기 게이트 단부 유전체 피쳐는 상기 게이트 구조체의 단부의 상부 부분과 직접적으로 접촉하는 것인, 반도체 구조체.
[실시예 13]
실시예 10에 있어서,
상기 제1 및 제2 유전체 핀의 상부 표면(top surface)은 상기 S/D 피쳐의 상부 표면 위에 있는 것인, 반도체 구조체.
[실시예 14]
실시예 10에 있어서,
상기 외부 스페이서의 부분은 상기 제2 유전체 핀 위에 그리고 상기 게이트 단부 유전체 피쳐 아래에 배치되는 것인, 반도체 구조체.
[실시예 15]
실시예 10에 있어서,
상기 S/D 피쳐 중 하나 상에 배치되는 S/D 콘택을 더 포함하되, 상기 S/D 콘택은 상기 게이트 구조체에 길이 방향으로 평행하게 배향되고, 상기 S/D 콘택의 부분은 상기 제2 유전체 핀 위에 배치되며 상기 게이트 단부 유전체 피쳐와 접촉하는 것인, 반도체 구조체.
[실시예 16]
방법으로서,
기판, 상기 기판 위의 분리 구조체, 상기 기판으로부터 연장되며 상기 분리 구조체에 인접한 반도체 핀, 상기 분리 구조체 위에 있는 그리고 상기 반도체 핀의 채널 영역과 결합되는(engaging) 더미 게이트, 및 상기 더미 게이트의 두 개의 대향하는 측벽 상의 외부 스페이서를 구비하는 구조체를 제공하는 단계 - 상기 반도체 핀은 교대로 적층되는 제1 반도체 층 및 제2 반도체 층의 스택을 포함함 - ;
상기 더미 게이트의 상기 두 개의 대향하는 측벽에 근접하는 상기 반도체 핀을 에칭하여 두 개의 소스/드레인(S/D) 트렌치를 형성하는 단계;
상기 S/D 트렌치로부터 상기 제2 반도체 층을 에칭하여 상기 제1 반도체 층 사이에서 갭을 수직으로 형성하는 단계;
상기 갭 내에 내부 스페이서를 형성하는 단계;
상기 S/D 트렌치에서 S/D 피쳐를 에피택셜하게 성장시키는 단계;
상기 S/D 피쳐, 상기 더미 게이트, 및 상기 외부 스페이서 위에 층간 유전체(inter-layer dielectric; ILD) 층을 형성하는 단계;
상기 더미 게이트 및 상기 외부 스페이서를 에칭하여 상기 반도체 핀으로부터 떨어져 있고 상기 분리 구조체 위에 있는 게이트 단부 트렌치를 형성하는 단계; 및
상기 게이트 단부 트렌치를 충전하는 게이트 단부 유전체 피쳐를 형성하는 단계 - 상기 게이트 단부 유전체 피쳐의 유전 상수는 상기 외부 스페이서의 유전 상수 및 상기 내부 스페이서의 유전 상수 둘 모두보다 더 높음 -
를 포함하는, 방법.
[실시예 17]
실시예 16에 있어서,
상기 구조체는, 상기 분리 구조체 위에 배치되며 상기 반도체 핀에 길이 방향으로 평행하게 배향되는 유전체 핀을 더 포함하되, 상기 게이트 단부 트렌치는 상기 유전체 핀의 상부 표면을 노출시키는 것인, 방법.
[실시예 18]
실시예 16에 있어서,
상기 외부 스페이서의 부분은 상면도에서 상기 게이트 단부 트렌치에 남아 있는 것인, 방법.
[실시예 19]
실시예 16에 있어서,
상기 게이트 단부 유전체 피쳐는 유전 상수가 3.9보다 더 큰 재료를 포함하는 것인, 방법.
[실시예 20]
실시예 16에 있어서,
상기 게이트 단부 유전체 피쳐의 형성 이후에 상기 더미 게이트의 나머지 부분을 제거하고, 그에 의해, 게이트 트렌치를 형성하는 단계;
상기 제1 반도체 층을 상기 기판 위에 현수되는 상태로 그리고 상기 S/D 피쳐 사이에 연결되는 상태로 남겨 두면서, 상기 게이트 트렌치로부터 상기 제2 반도체 층을 제거하는 단계; 및
상기 게이트 트렌치에 하이 k 금속 게이트 - 상기 하이 k 금속 게이트의 부분은 상기 제1 반도체 층의 각각의 주위를 감쌈 - 를 형성하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 반도체 구조체로서,
    기판;
    상기 기판 위의 분리 구조체(isolation structure);
    상기 기판으로부터 연장되며 상기 분리 구조체에 인접한 반도체 핀(fin);
    상기 반도체 핀 위의 두 개의 소스/드레인(source/drain; S/D) 피쳐;
    상기 반도체 핀 위에 현수되며(suspended) 상기 S/D 피쳐를 연결하는 채널 층의 스택;
    상기 채널 층의 스택 내의 상기 채널 층의 각각의 주위를 감싸는 게이트 구조체 - 상기 게이트 구조체는 게이트 유전체 층 위의 게이트 전극을 포함함 - ;
    상기 게이트 구조체의 두 개의 대향하는 측벽 상에 배치되는 두 개의 외부 스페이서;
    상기 S/D 피쳐와 상기 채널 층 사이에 배치되는 내부 스페이서;
    상기 분리 구조체 위에 있고 상기 게이트 구조체의 단부와 직접적으로 접촉하는 게이트 단부 유전체 피쳐(gate-end dielectric feature) - 상기 게이트 단부 유전체 피쳐는 상기 게이트 전극에 직접적으로 접촉하고, 상기 게이트 단부 유전체 피쳐에 포함되는 재료는 상기 외부 스페이서 및 상기 내부 스페이서에 포함되는 재료보다 더 높은 유전 상수를 가짐 - ;
    상기 분리 구조체 위에 배치되며 상기 반도체 핀에 길이 방향으로 평행하게 배향되는 유전체 핀 - 상기 유전체 핀은 상기 게이트 전극의 하부 부분과 직접적으로 접촉함 - ; 및
    게이트 탑 유전체 층(gate-top dielectric layer) - 상기 게이트 탑 유전체 층의 상단 표면 및 상기 게이트 단부 유전체 피쳐의 상단 표면은 공면이고, 상기 게이트 탑 유전체 층은 상기 게이트 구조체 및 상기 두 개의 외부 스페이서 모두의 바로 위에 배치됨 -
    을 포함하는, 반도체 구조체.
  2. 제1항에 있어서,
    상기 내부 스페이서에 포함되는 재료는 상기 외부 스페이서에 포함되는 재료보다 더 높은 유전 상수를 갖는 것인, 반도체 구조체.
  3. 제1항에 있어서,
    상기 두 개의 외부 스페이서의 일부는 상기 게이트 단부 유전체 피쳐 바로 아래에 그리고 상기 분리 구조체 바로 위에 배치되는 것인, 반도체 구조체.
  4. 제1항에 있어서,
    상기 게이트 단부 유전체 피쳐는 상기 유전체 핀 위에 배치되며 상기 게이트 전극의 상부 부분과 직접적으로 접촉하는 것인, 반도체 구조체.
  5. 제1항에 있어서,
    상기 게이트 단부 유전체 피쳐는 하이 k 유전체 재료를 포함하는 것인, 반도체 구조체.
  6. 제1항에 있어서,
    상기 게이트 구조체는 제1 하이 k 금속 게이트 구조체이고, 상기 제1 하이 k 금속 게이트 구조체와 길이 방향으로 정렬되는 제2 하이 k 금속 게이트 구조체를 더 포함하되, 상기 게이트 단부 유전체 피쳐는 상기 제2 하이 k 금속 게이트 구조체의 단부와 접촉하여 배치되는 것인, 반도체 구조체.
  7. 제1항에 있어서,
    상기 게이트 구조체는 하이 k 금속 게이트 구조체이고, 상기 하이 k 금속 게이트 구조체와 길이 방향으로 정렬되는 유전체 게이트 구조체를 더 포함하되, 상기 게이트 단부 유전체 피쳐는 상기 유전체 게이트 구조체의 단부와 접촉하여 배치되는 것인, 반도체 구조체.
  8. 제1항에 있어서,
    상기 게이트 구조체는 제1 게이트 구조체이고 상기 두 개의 외부 스페이서는 두 개의 제1 외부 스페이서이며,
    상기 제1 게이트 구조체와 길이 방향으로 평행한 제2 게이트 구조체;
    상기 제2 게이트 구조체의 두 개의 대향하는 측벽 상에 배치되는 두 개의 제2 외부 스페이서; 및
    상기 두 개의 S/D 피쳐 중 하나의 S/D 피쳐 위에 배치되는 S/D 콘택 - 상기 S/D 콘택은 상기 두 개의 제1 외부 스페이서 중 하나의 제1 외부 스페이서의 측벽 및 상기 두 개의 제2 외부 스페이서 중 하나의 제2 외부 스페이서의 측벽과 물리적으로 접촉함 -
    을 더 포함하는, 반도체 구조체.
  9. 반도체 구조체로서,
    기판;
    상기 기판 위의 분리 구조체;
    상기 기판으로부터 연장되며 상기 분리 구조체에 인접한 반도체 핀;
    상기 분리 구조체 위에 배치되며 상기 반도체 핀에 길이 방향으로 평행하게 배향되는 제1 및 제2 유전체 핀 - 상기 반도체 핀은 상기 제1 유전체 핀과 상기 제2 유전체 핀 사이에 있음 - ;
    상기 반도체 핀 상에서 성장되는 두 개의 소스/드레인(S/D) 피쳐;
    상기 반도체 핀 위에 현수되며 상기 두 개의 S/D 피쳐를 연결하는 채널 층의 스택;
    상기 채널 층의 스택 내의 상기 채널 층의 각각의 주위를 감싸는 게이트 구조체 - 상기 게이트 구조체는 또한 상기 제1 유전체 핀 위에 배치됨 - ;
    상기 게이트 구조체의 두 개의 대향하는 측벽 상에 배치되는 두 개의 외부 스페이서;
    상기 S/D 피쳐와 상기 채널 층 사이에 배치되는 내부 스페이서; 및
    상기 제2 유전체 핀 위에 배치되며 상기 게이트 구조체의 단부와 직접적으로 접촉하는 게이트 단부 유전체 피쳐 - 상기 게이트 단부 유전체 피쳐, 상기 외부 스페이서, 및 상기 내부 스페이서는 상이한 재료를 포함함 -
    를 포함하는, 반도체 구조체.
  10. 방법으로서,
    기판, 상기 기판 위의 분리 구조체, 상기 기판으로부터 연장되며 상기 분리 구조체에 인접한 반도체 핀, 상기 분리 구조체 위에 있는 그리고 상기 반도체 핀의 채널 영역과 결합되는(engaging) 더미 게이트, 및 상기 더미 게이트의 두 개의 대향하는 측벽 상의 외부 스페이서를 구비하는 구조체를 제공하는 단계 - 상기 반도체 핀은 교대로 적층되는 제1 반도체 층 및 제2 반도체 층의 스택을 포함함 - ;
    상기 더미 게이트의 상기 두 개의 대향하는 측벽에 근접하는 상기 반도체 핀을 에칭하여 두 개의 소스/드레인(S/D) 트렌치를 형성하는 단계;
    상기 S/D 트렌치로부터 상기 제2 반도체 층을 에칭하여 상기 제1 반도체 층 사이에서 갭을 수직으로 형성하는 단계;
    상기 갭 내에 내부 스페이서를 형성하는 단계;
    상기 S/D 트렌치에서 S/D 피쳐를 에피택셜하게 성장시키는 단계;
    상기 S/D 피쳐, 상기 더미 게이트, 및 상기 외부 스페이서 위에 층간 유전체(inter-layer dielectric; ILD) 층을 형성하는 단계;
    상기 더미 게이트 및 상기 외부 스페이서를 에칭하여 상기 반도체 핀으로부터 떨어져 있고 상기 분리 구조체 위에 있는 게이트 단부 트렌치를 형성하는 단계; 및
    상기 게이트 단부 트렌치를 충전하는 게이트 단부 유전체 피쳐를 형성하는 단계 - 상기 게이트 단부 유전체 피쳐의 유전 상수는 상기 외부 스페이서의 유전 상수 및 상기 내부 스페이서의 유전 상수 둘 모두보다 더 높음 -
    를 포함하는, 방법.
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