CN101996874B - 半导体器件及半导体器件制造方法 - Google Patents

半导体器件及半导体器件制造方法 Download PDF

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Abstract

本发明公开了半导体器件及其制造方法，所述制造方法包括以下步骤：(a)在基板上形成栅极电极、在所述基板中形成源极/漏极区域及沟道形成区域、以及在所述源极/漏极区域上形成顶面高度与所述栅极电极的顶面高度相等的第一层间绝缘层；之后，(b)在所述第一层间绝缘层中形成凹槽形状的第一接触部，所述第一接触部连接至所述源极/漏极区域；之后，(c)在整个表面上形成第二层间绝缘层；之后，(d)在所述第二层间绝缘层的位于所述第一接触部上的各部分中形成孔形状的第二接触部；并且之后，(e)在所述第二层间绝缘层上形成布线，各所述布线分别连接至各所述第二接触部。本发明适合于微细化工艺，并允许进行更自由的布线设计。

Description

半导体器件及半导体器件制造方法
相关申请的交叉参考
本申请包含与2009年8月20日向日本专利局提交的日本优先权专利申请案JP2009-190645中所揭露的内容相关的主题，在此将该日本优先权专利申请案的全部内容以引用的方式并入本文中。
技术领域
本发明涉及半导体器件及半导体器件制造方法。
背景技术
最近，半导体器件及半导体集成电路中的元件朝着微细化发展的趋势已造成了使接触电阻增大的问题。同时，人们已利用一种旨在通过以应力施加材料对沟道形成区域施加应力来提高载流子迁移率的技术，做出了许多尝试来改良电路晶体管的特征。
关于接触电阻增大的问题，例如，C.Auth等人在“45nm High-k+Metal Gate Strain-Enhanced Transistor(VLSI Sym.Tech.Dig.，第128页，2008年)”(非专利文件1)中揭露了一种凹槽形状(沟槽)接触部。此出版物旨在通过由具有内部应力的金属材料制成的接触部来提高载流子迁移率。
日本专利申请案JP-A-2001-291770(专利文件1)揭露了一种用来减小接触电阻的技术，该技术中：在下部层间绝缘层上以环绕源极/漏极区域的方式形成有绝缘壁，并且在设于上述绝缘壁及控制电极的侧面上的第一侧壁间隔层上形成有接触插头。各金属插头将该接触插头连接至设置在形成于整个表面上的上部层间绝缘层上的各布线。
图26A是非专利文件1的半导体器件的局部剖面示意图。图26B是图示了层间绝缘层的示意性俯视图。如这两图所示，与源极/漏极区域相接触的凹槽形状的第一接触部被形成在形成于整个表面上的层间绝缘层中，且凹槽形状的第二接触部被形成为与栅极电极的顶面相接触。在图26B中，为清楚起见，接触部和层间绝缘层由不同的阴影线表示。凹槽形状的第一接触部和第二接触部暴露于该层间绝缘层的顶面上。因此，需要一种能避开该层间绝缘层上的这些凹槽形状的接触部的布线布局。这使得难以自由地设计布线，并且布线需要延伸很长的距离，从而增大了布线电阻或电容及电路块的面积。当要在栅极电极和源极/漏极区域上同时形成凹槽形状的第二接触部和第一接触部时，以不同的厚度对层间绝缘层进行蚀刻。由于栅极电极的过蚀刻时间长于源极/漏极区域的时间，因而存在着栅极电极将会被蚀刻损坏的可能性。
在日本专利申请案JP-A-2001-291770中所揭露的技术中，由于接触插头和控制电极仅由第一侧壁间隔层隔开，因而在接触插头与控制电极之间很可能出现短路。此外，由于接触插头是以侧壁的形式而形成的，因而在接触插头和与其连接的金属插头之间很可能出现位置错位(position misregistration)。此外，当元件隔离区的宽度由于电路微细化而被制作得较窄时，由于金属插头和与靠近元件隔离区设置的接触插头连接的金属插头之间的距离缩短，因而金属插头之间很可能出现短路。为此，日本专利申请案JP-A-2001-291770中所揭露的技术不适合于微细化工艺，并且通过此技术难以实现电路面积的缩小。
发明内容
因此，需要适合于微细化工艺的半导体器件及半导体器件制造方法，它们应允许进行更自由的布线设计，并且在形成连接至栅极电极的接触部及连接至源极/漏极区域的接触部时不可能造成问题。
本发明第一实施方式的半导体器件包括：(A)源极/漏极区域及沟道形成区域，它们形成于基板中；(B)栅极电极，它隔着栅极绝缘膜形成于所述沟道形成区域上；(C)第一层间绝缘层，它形成于所述源极/漏极区域上；(D)第一接触部，它们形成于所述第一层间绝缘层中并分别连接至各所述源极/漏极区域；(E)第二层间绝缘层，它形成于所述栅极电极、所述第一层间绝缘层及所述第一接触部上；(F)第二接触部，它们形成于所述第二层间绝缘层的位于所述第一接触部上的各部分中；以及(G)布线，它们形成于所述第二层间绝缘层上并分别连接至各所述第二接触部。并且，所述栅极电极、所述第一接触部及所述第一层间绝缘层的顶面都位于同一平面内。所述第一接触部具有凹槽形状。所述第二接触部具有孔形状。
本发明第二实施方式的半导体器件是双栅极结构的CMOS型半导体器件，并包括n沟道半导体器件和p沟道半导体器件，所述n沟道半导体器件和所述p沟道半导体器件每一者均包括：(A)源极/漏极区域及沟道形成区域，它们形成于基板中；(B)栅极电极，它隔着栅极绝缘膜形成于所述沟道形成区域上；(C)第一层间绝缘层，它形成于所述源极/漏极区域上；(D)第一接触部，它们形成于第一层间绝缘层中并连分别接至各所述源极/漏极区域；(E)第二层间绝缘层，它形成于所述栅极电极、所述第一层间绝缘层及所述第一接触部上；(F)第二接触部，它们形成于所述第二层间绝缘层的位于所述第一接触部上的各部分中；以及(G)布线，它们形成于第二层间绝缘层上并分别连接至各所述第二接触部。并且，所述栅极电极、所述第一接触部及所述第一层间绝缘层的顶面位于同一平面内。所述n沟道半导体器件的所述第一接触部和所述p沟道半导体器件的所述第一接触部具有凹槽形状并相互连接。所述n沟道半导体器件的所述第二接触部和所述p沟道半导体器件的所述第二接触部具有孔形状。所述n沟道半导体器件的所述第一接触部具有拉伸应力。所述p沟道半导体器件的所述第一接触部具有压缩应力。
本发明第一实施方式的半导体器件制造方法包括以下步骤：(a)在基板上形成栅极电极、在所述基板中形成源极/漏极区域及沟道形成区域、以及在所述源极/漏极区域上形成第一层间绝缘层，所述第一层间绝缘层的顶面与所述栅极电极的顶面位于同一平面内；之后，(b)在所述第一层间绝缘层中形成凹槽形状的第一接触部，所述第一接触部连接至所述源极/漏极区域；之后，(c)在整个表面上形成第二层间绝缘层；之后，(d)在所述第二层间绝缘层的位于所述第一接触部上的各部分中形成孔形状的第二接触部；并且之后，(e)在所述第二层间绝缘层上形成布线，各所述布线分别连接至各所述第二接触部。
本发明第二实施方式的半导体器件制造方法是一种用于制造双栅极结构的CMOS型半导体器件的方法，并包括以下步骤：(a)在基板上形成n沟道半导体器件和p沟道半导体器件每一者的栅极电极、在所述基板中形成所述n沟道半导体器件和所述p沟道半导体器件每一者的源极/漏极区域及沟道形成区域、以及在所述n沟道半导体器件和所述p沟道半导体器件每一者的所述源极/漏极区域上形成第一层间绝缘层，所述第一层间绝缘层的顶面与所述栅极电极的顶面位于同一平面内；之后，(b)在所述第一层间绝缘层中形成凹槽形状的第一接触部，所述第一接触部从所述第一层间绝缘层的位于所述n沟道半导体器件的所述源极/漏极区域上的部分延伸至所述第一层间绝缘层的位于所述p沟道半导体器件的所述源极/漏极区域上的部分；之后，(c)在整个表面上形成第二层间绝缘层；之后，(d)在所述第二层间绝缘层的位于所述第一接触部上的各部分中形成孔形状的第二接触部；并且之后，(e)在所述第二层间绝缘层上形成布线，各所述布线分别连接至各所述第二接触部。并且，所述n沟道半导体器件的所述第一接触部具有拉伸应力。所述p沟道半导体器件的所述第一接触部具有压缩应力。
在本发明第一实施方式和第二实施方式的半导体器件及半导体器件制造方法中，设置了凹槽形状的连接至源极/漏极区域的第一接触部。这样，可减小源极/漏极区域与第一接触部之间的接触电阻。还设置了孔形状的连接至第一接触部的第二接触部。由于孔形状的第二接触部暴露于第二层间绝缘层的顶面上，因而形成于第二层间绝缘层上的布线可自由地设计而成，并且不需延伸很长的距离。此外，由于栅极电极、第一接触部及第一层间绝缘层的顶面都位于同一平面内，因而当在栅极电极和源极/漏极区域上同时形成孔形状的第二接触部时，能够以相同的厚度对第二层间绝缘层进行蚀刻。因此，将不会对栅极电极造成蚀刻损坏。此外，由于孔形状的第二接触部设置于凹槽形状的第一接触部上，因而在这些接触部之间不可能出现位置错位。此外，由于在电路微细化过程中不可能出现接触部之间的短路，因而该器件及方法适合于微细化工艺，并且可减小电路面积。如上所述，本发明的各实施方式提供了适合于微细化工艺的半导体器件及半导体器件制造方法，它们对布线设计提出了更少的限制，并且在形成连接至栅极电极的接触部及连接至源极/漏极区域的接触部时不可能造成问题。此外，由于n沟道半导体器件的第一接触部具有拉伸应力，并且p沟道半导体器件的第一接触部具有压缩应力，因而在每一种类型的半导体器件中均可提高迁移率。
附图说明
图1A是实施例1的半导体器件沿栅极长度的示意性局部端视图，其是沿图1B中的由箭头所示的线A-A截取的；图1B是以俯视图形式图示了实施例1的半导体器件的每一构成元件的布局的示意图。
图2A、图2B及图2C是基板及其它元件的示意性局部端视图，用于解释实施例1的半导体器件制造方法。
图3A、图3B及图3C是基板及其它元件的示意性局部端视图，用于解释在图2C之后的实施例1的半导体器件制造方法。
图4A、图4B及图4C是基板及其它元件的示意性局部端视图，用于解释在图3C之后的实施例1的半导体器件制造方法。
图5A、图5B及图5C是基板及其它元件的示意性局部端视图，用于解释在图4C之后的实施例1的半导体器件制造方法。
图6A及图6B是基板及其它元件的示意性局部端视图，用于解释在图5C之后的实施例1的半导体器件制造方法。
图7A及图7B是基板及其它元件的示意性局部端视图，用于解释在图6B之后的实施例1的半导体器件制造方法。
图8A、图8B及图8C是基板及其它元件的示意性局部端视图，用于解释实施例2的半导体器件制造方法。
图9A、图9B及图9C是基板及其它元件的示意性局部端视图，用于解释在图8C之后的实施例2的半导体器件制造方法。
图10A、图10B及图10C是基板及其它元件的示意性局部端视图，用于解释在图9C之后的实施例2的半导体器件制造方法。
图11A、图11B及图11C是基板及其它元件的示意性局部端视图，用于解释在图10C之后的实施例2的半导体器件制造方法。
图12A及图12B是基板及其它元件的示意性局部端视图，用于解释在图11C之后的实施例2的半导体器件制造方法。
图13是图示了实施例3的半导体器件的每一构成元件的布局的示意性俯视图；
图14是图示了实施例3的半导体器件的每一构成元件的布局的示意图，用于解释实施例3的半导体器件制造方法。
图15是图示了实施例3的半导体器件的每一构成元件的布局的示意图，用于解释在图14之后的实施例3的半导体器件制造方法。
图16是图示了实施例3的半导体器件的每一构成元件的布局的示意图，用于解释在图15之后的实施例3的半导体器件制造方法。
图17是图示了实施例3的半导体器件的每一构成元件的布局的示意图，用于解释在图16之后的实施例3的半导体器件制造方法。
图18是图示了实施例3的半导体器件的每一构成元件的布局的示意图，用于解释在图17之后的实施例3的半导体器件制造方法。
图19是图示了实施例1的半导体器件的变形例的每一构成元件的布局的示意性俯视图。
图20是图示了实施例1的半导体器件的另一变形例的每一构成元件的布局的示意性俯视图。
图21是图示了实施例3的半导体器件的变形例的每一构成元件的布局的示意性俯视图。
图22是图示了实施例3的半导体器件的另一变形例的每一构成元件的布局的示意性俯视图。
图23是图示了实施例3的半导体器件的又一变形例的每一构成元件的布局的示意性俯视图。
图24是图示了实施例3的半导体器件的再一变形例的每一构成元件的布局的示意性俯视图。
图25是图示了实施例3的半导体器件的另外一变形例的每一构成元件的布局的示意性俯视图。
图26A是非专利文件1中所揭露的半导体器件的示意性局部剖面图；图26B是层间绝缘层的示意性俯视图。
具体实施方式
以下，将参照附图并基于各实施例对本发明进行说明。应注意，本发明并不限于以下各实施例，并且以下各实施例中所提及的数值及材料只是示例性的。将按照以下顺序进行说明。
1.本发明的半导体器件及半导体器件制造方法的总体说明
2.实施例1(本发明第一实施方式的半导体器件及半导体器件制造方法)
3.实施例2(实施例1的变形例)
4.实施例3(本发明第二实施方式的半导体器件及半导体器件制造方法)
5.实施例4(实施例3的变形例，以及其他内容)
1.本发明的半导体器件及半导体器件制造方法的总体说明
本发明第一实施方式的半导体器件或半导体器件制造方法可适合于n沟道半导体器件或适合于提供n沟道半导体器件，该n沟道半导体器件中的第一接触部具有拉伸应力。作为另外一种选择，本发明第一实施方式的半导体器件或半导体器件制造方法可适合于p沟道半导体器件或适合于提供p沟道半导体器件，该p沟道半导体器件中的第一接触部具有压缩应力。
在具有上述优选配置的本发明第一实施方式的半导体器件中，应力施加膜可形成于源极/漏极区域中。在具有上述优选配置的本发明第一实施方式的半导体器件制造方法中，可在步骤(a)中在源极/漏极区域中形成应力施加膜。此外，本发明第二实施方式的半导体器件制造方法可适合于在步骤(a)中在n沟道半导体器件和p沟道半导体器件每一者的源极/漏极区域中都形成应力施加膜。
此外，具有上述优选配置的本发明第一实施方式的半导体器件可适合于包括在栅极电极、第一层间绝缘层及第一接触部与第二层间绝缘层之间的蚀刻停止层。此外，具有上述优选配置的本发明第一实施方式的半导体器件制造方法可适合于在步骤(b)之后且在步骤(c)之前在栅极电极、第一层间绝缘层及第一接触部与第二层间绝缘层之间(即在整个表面上)形成蚀刻停止层，然后在步骤(c)中在该蚀刻停止层上形成第二层间绝缘层。此外，具有上述优选配置的本发明第二实施方式的半导体器件制造方法可适合于在步骤(b)之后且在步骤(c)之前在整个表面上形成蚀刻停止层，然后在步骤(c)中在该蚀刻停止层上形成第二层间绝缘层。
具有上述优选配置的本发明第一实施方式的半导体器件可适合于包括延伸到第一层间绝缘层与栅极电极之间的栅极绝缘膜。此外，本发明第二实施方式的半导体器件可适合于在n沟道半导体器件和p沟道半导体器件每一者中都包括延伸到第一层间绝缘层与栅极电极之间的栅极绝缘膜。具体而言，在具有上述配置的半导体器件中，栅极电极是通过所谓的栅极在后制备工艺(gate-last process)来形成的。
此外，具有上述优选配置的本发明第一实施方式的半导体器件制造方法可适合于：在步骤(a)中，在基板中形成源极/漏极区域及沟道形成区域之后且在基板上形成栅极电极之前，在源极/漏极区域上形成第一层间绝缘层，该第一层间绝缘层的顶面与栅极电极的顶面位于同一平面上。此外，具有上述优选配置的本发明第二实施方式的半导体器件制造方法可适合于：在步骤(a)中，在基板中形成n沟道半导体器件和p沟道半导体器件每一者的源极/漏极区域及沟道形成区域之后且在基板上形成n沟道半导体器件和p沟道半导体器件每一者的栅极电极之前，在n沟道半导体器件和p沟道半导体器件每一者的源极/漏极区域上形成第一层间绝缘层，该第一层间绝缘层的顶面与栅极电极的顶面位于同一平面内。为方便起见，关于该步骤(a)的这些方法将被统称为“第一实施方案的栅极电极形成方法”。第一实施方案的栅极电极形成方法是栅极在后制备工艺。
此外，具有上述优选配置的本发明第一实施方式的半导体器件制造方法可适合于：在步骤(a)中，在基板上形成栅极电极之后且在源极/漏极区域上形成其顶面与栅极电极的顶面位于同一平面上的第一层间绝缘层之前，在该基板中形成源极/漏极区域及沟道形成区域。此外，具有上述优选配置的本发明第二实施方式的半导体器件制造方法可适合于：在步骤(a)中，在基板上形成n沟道半导体器件和p沟道半导体器件每一者的栅极电极之后且在n沟道半导体器件和p沟道半导体器件每一者的源极/漏极区域上形成其顶面与栅极电极的顶面位于同一平面上的第一层间绝缘层之前，在该基板中形成n沟道半导体器件和p沟道半导体器件每一者的源极/漏极区域及沟道形成区域。为方便起见，关于该步骤(a)的这些方法将被统称为“第二实施方案的栅极电极形成方法”。
如本文所用，“沟道形成区域”不仅指实际形成有沟道的区域，而且指能够形成有沟道的区域。例如，基板的与栅极电极相对的一部分可以是沟道形成区域。此外，“栅极电极”不仅包括与沟道形成区域相对的电极部分，而且包括从这种电极部分延伸的部分(引出电极)。
基板的示例包括：半导体基板(例如硅半导体基板)；以及在其表面上具有半导体层的基底(例如，玻璃基板、石英基板、在其表面上具有绝缘层的硅基板、塑料基板以及塑料膜)等。半导体器件例如形成于半导体基板或半导体层的阱区中。具有例如沟槽结构的元件隔离区可形成于半导体器件之间。该元件隔离区可具有LOCOS结构、或是沟槽结构与LOCOS结构的组合。此外，可使用通过SIMOX方法或基板接合方法而获得的SOI结构的基板。
栅极绝缘膜的材料可以是SiOx材料(例如氧化硅(SiO2))、SiOF材料、SiN材料以及SiON材料；或是介电常数k(＝ε/ε0)为约4.0以上的高介电常数材料。高介电常数材料的示例包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、铝铪氧化物(aluminum oxide·hafnium；HfAlO2)、硅铪氧化物(silicon oxide·hafnium；HfSiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)以及氧化镧(La2O3)。可使用一种材料或不同种材料来形成栅极绝缘膜。此外，栅极绝缘膜可以是单层膜(包括由不同材料构成的复合膜)或层叠膜。n沟道半导体器件和p沟道半导体器件二者的栅极绝缘膜可由相同材料或不同材料制成。可利用已知方法来形成栅极绝缘膜。例如，可使用例如原子层沉积(Atomic Layer Deposition；ALD)方法、金属有机化学气相沉积(Metal Organic Chemical Vapor Deposition；MOCVD)方法等方法作为由高介电常数材料制成的栅极绝缘膜的形成方法。
栅极电极材料的示例包括多晶硅、金属以及金属化合物。该金属和金属化合物的示例包括：钛、镍、铪、钨、钽、钴、钼、钌、铱、铂(以及这些金属的合金)；这些金属的氮化物(例如氮化钛)及碳化物(例如TaC)；以及例如硅化钛、硅化镍、硅化铪、硅化钽、钽硅氮化物(tantalumsilicon nitride；TaSiN)、硅化钴等金属硅化物(金属与半导体材料的化合物)。为了调整阈电压或电阻值，可对由这些材料制成的各层进行层叠来形成栅极电极。可通过利用例如以下方法来形成栅极电极：各种PVD(物理气相沉积)方法；各种CVD方法，其包括ALD方法及金属有机化学气相沉积方法(MOCVD方法)；电镀方法；以及化学镀方法。这些方法可单独执行或以适当组合的形式执行。还可利用这些沉积方法与光刻技术及蚀刻技术的组合来形成栅极电极。作为另外一种选择，可利用已知的镶嵌工艺(damascene process)来形成栅极电极，在该镶嵌工艺中，将导电材料埋入到设置于第一层间绝缘层中的栅极电极形成用开口部中、然后利用例如化学机械研磨方法(CMP方法)等方法进行平坦化。
优选地，在栅极绝缘膜及栅极电极的两侧上形成侧壁。在形成侧壁时，可使用例如氧化硅及氮化硅等材料，或者为了减小栅极电容，可使用用于层间绝缘层的低介电膜(也称为低k膜)。n沟道半导体器件的源极/漏极区域中所包含的n型杂质的示例包括磷(P)以及砷(As)。p沟道半导体器件的源极/漏极区域中所包含的p型杂质的示例包括硼(B)、氟化硼(BF2)以及铟(In)。可在源极/漏极区域上形成硅化物层，以减小源极/漏极区域与第一接触部之间的接触电阻。可使用例如硅化钛、硅化钴、硅化镍或硅化铂来形成该硅化物层。当在源极/漏极区域中形成有应力施加膜时，优选是在形成该硅化物层之前在应力施加膜上形成硅层。
可使用例如钨来形成第一接触部。可通过适当地选择钨溅射的沉积条件(例如功率、过程气体的类型、以及流速)并且/或者选择使用WF6的钨CVD工艺的沉积条件(例如给料气体的成分、温度、以及环境压力)，来把拉伸应力赋予给n沟道半导体器件的第一接触部。可通过适当地选择钨溅射的沉积条件(例如功率、过程气体的类型、以及流速)，来把压缩应力赋予给p沟道半导体器件的第一接触部。作为该钨层的下层，可形成有用作粘合层或阻挡金属层(barrier metal layer)的Ti层或TiN层。能把拉伸应力赋予给第一接触部的其它材料的示例包括铜、钽以及氮化钽。
可利用例如钨、铜、钽或氮化钽来形成第二接触部。第二接触部可具有单层结构或包括由这些材料制成的各层的层叠结构。作为下层，可形成有用作粘合层或阻挡金属层的Ti层或TiN层。
可通过如下方法来形成各接触部：首先利用例如RIE等方法在层间绝缘层中形成接触部形成用开口部、然后利用已知方法将前述材料埋入这些开口部中。例如，可通过利用溅射方法或CVD方法(例如毯覆式CVD)将钨埋入这些开口部中、然后除去位于层间绝缘层上的多余钨层来形成各接触部。如上所述，可在利用溅射方法或CVD方法(例如毯覆式CVD)将钨埋入这些开口部中之前，在这些开口部中形成Ti层或TiN层以作为粘合层或阻挡金属层。
可利用已知材料(例如铝、铜、钨、钽、氮化钽以及氮化钛)来形成布线。当使用例如钨(W)来形成布线时，可在下面形成粘合层(Ti层或TiN层)。可基于沉积技术、光刻技术以及蚀刻技术的组合或通过利用如下镶嵌工艺来形成布线：在该镶嵌工艺中，在第二层间绝缘层中形成布线凹槽、将导电材料层埋入这些布线凹槽中并且除去存在于第二层间绝缘层上的导电材料层。
可使用以下材料来形成第一层间绝缘层和第二层间绝缘层：SiOx材料、SiN材料、SiON、SiOF、SiC、以及介电常数k(＝ε/ε0)为例如3.5以下的低介电常数绝缘材料，该低介电常数绝缘材料例如是有机SOG、聚酰亚胺树脂以及含氟树脂(例如碳氟化合物、无定形四氟乙烯、聚芳醚(polyarylether)、氟化聚芳醚(fluorinated arylether)、氟化聚酰亚胺、聚对二甲苯、苯并环丁烯、无定形碳、环全氟碳聚合物(cycloperfluorocarbonpolymer)以及氟化富勒烯(fluorinated fullerene))。可将第一层间绝缘层和第二层间绝缘层形成为是这些材料的层叠体。
当在栅极电极、第一层间绝缘层及第一接触部与第二层间绝缘层之间形成蚀刻停止层时，可使用例如氮化硅(SiN)来形成该蚀刻停止层。另外，当在源极/漏极区域中形成应力施加膜时，可使用例如SiC(用于赋予拉伸应力)或SiGe(用于赋予压缩应力)来形成该应力施加膜。可根据被赋予给沟道形成区域的应力来控制SiC膜中的C含量以及SiGe膜中的Ge含量。可形成第二应力施加膜(应力及衬垫层)，使其覆盖侧壁和源极/漏极区域。可使用例如氮化硅(SiN)来形成该第二应力施加膜。n沟道半导体器件中所形成的第二应力施加膜应优选具有约1.5GPa的拉伸应力，并且p沟道半导体器件中所形成的第二应力施加膜应优选具有约2.0GPa的压缩应力。例如，可通过适当地选择等离子体CVD方法的沉积条件来获得具有拉伸应力的SiN第二应力施加膜和具有压缩应力的SiN第二应力施加膜。
2.实施例1
实施例1涉及本发明第一实施方式的半导体器件及半导体器件制造方法。实施例1采用第一实施方案的栅极电极形成方法。图1A是实施例1的半导体器件沿栅极长度的示意性局部端视图。图1B以俯视图形式示意性地图示了实施例1的半导体器件的每一构成元件的布局。应注意，图1A所示的示意性局部端视图是沿图1B中的由箭头所示的线A-A截取的。
实施例1的半导体器件10包括：
(A)源极/漏极区域37及沟道形成区域35，它们都形成于基板(具体而言，硅半导体基板21)中；
(B)栅极电极31，它设置于沟道形成区域35上且栅极电极31与沟道形成区域35之间隔着栅极绝缘膜32；
(C)第一层间绝缘层41，它形成于源极/漏极区域37上；
(D)第一接触部43，它们形成于第一层间绝缘层41中并分别连接至源极/漏极区域37；
(E)第二层间绝缘层51，它形成于栅极电极31、第一层间绝缘层41及第一接触部43上；
(F)第二接触部53，它们形成于第二层间绝缘层51的位于第一接触部43上的各部分中；以及
(G)布线61，它们形成于第二层间绝缘层51上并分别连接至第二接触部53。
栅极电极31、第一接触部43及第一层间绝缘层41的顶面都位于同一平面内。第一接触部43具有凹槽形状。第二接触部53具有孔形状。
在实施例1中，当半导体器件10是n沟道半导体器件时，第一接触部43具有拉伸应力。另一方面，当半导体器件10是p沟道半导体器件时，第一接触部43具有压缩应力。此处，使用钨(W)作为第一接触部43的材料。
在实施例1中，栅极电极31由氮化钛(TiN)制成，而栅极绝缘膜32则由氧化铪(HfO2)制成。对于n沟道半导体器件和p沟道半导体器件，栅极电极材料可以是不同的。在这种情况下，例如，在n沟道半导体器件中栅极电极31可由硅化铪(HfSix)制成，而在p沟道半导体器件中则由氮化钛(TiN)制成。栅极绝缘膜32延伸到第一层间绝缘层41与栅极电极31之间。换句话说，栅极电极31是通过栅极在后制备工艺形成的。第一层间绝缘层41和第二层间绝缘层51由SiO2(具体而言，TEOS膜)制成。第二接触部53由钨(W)制成。布线61由铜(Cu)制成。
侧壁33和34形成于栅极绝缘膜32及栅极电极31的两侧上。应力施加膜(为方便起见，在下文中称为“第一应力施加膜38”)形成于源极/漏极区域37中。硅化物层39形成于源极/漏极区域37之上。第二应力施加膜(应力及衬垫层)42被形成得覆盖侧壁33和34以及源极/漏极区域37。此外，蚀刻停止层52形成于栅极电极31、第一层间绝缘层41及第一接触部43与第二层间绝缘层51之间。半导体器件10还包括浅沟槽(shallow trench；STI)元件隔离区22、延伸区36以及形成于第二层间绝缘层51上的绝缘层62。
以下，将参照图2A、图2B及图2C、图3A、图3B及图3C、图4A、图4B及图4C、图5A、图5B及图5C、图6A及图6B、以及图7A及图7B中所示的基板及其它元件的示意性局部端视图，对实施例1的半导体器件制造方法进行说明。
[步骤100]
在基板(硅半导体基板21)上形成栅极电极31。在该基板(硅半导体基板21)中形成源极/漏极区域37及沟道形成区域35。在源极/漏极区域37上形成其顶面与栅极电极31的顶面位于同一平面内的第一层间绝缘层41。如上所述，实施例1采用了第一实施方案的栅极电极形成方法。具体而言，在基板(硅半导体基板21)中形成源极/漏极区域37及沟道形成区域35之后，在源极/漏极区域37上形成其顶面与栅极电极31的顶面位于同一平面内的第一层间绝缘层41，然后在基板上形成栅极电极31。换句话说，实施例1采用了栅极在后制备工艺。
[步骤100A]
具体而言，由于实施例1采用了栅极在后制备工艺，因而首先利用已知方法在硅半导体基板21中形成元件隔离区22和被该元件隔离区22环绕的活性区23，并利用已知方法在硅半导体基板21的表面上形成伪栅极绝缘膜72、伪栅极电极71以及硬掩模膜(hard mask film)73。伪栅极绝缘膜72是例如厚度为1nm～3nm的SiO2层，并且可利用热氧化方法或CVD方法来形成。伪栅极电极71是例如厚度为80nm～150nm的多晶硅层，并且可利用CVD方法来形成。硬掩模膜73是例如厚度约为50nm～150nm的氮化硅膜，并且可利用CVD方法来形成。接着，利用光刻技术和蚀刻技术将上述氮化硅膜、多晶硅层以及伪栅极绝缘膜72图案化，从而获得伪栅极绝缘膜72、伪栅极电极71以及硬掩模膜73的层叠结构。这种状态图示于图2A中。具体而言，通过例如干式蚀刻等方法并使用抗蚀剂层作为蚀刻掩模来对硬掩模膜73进行蚀刻，然后除去该抗蚀剂层。接着，使用硬掩模膜73作为蚀刻掩模来对上述多晶硅层和伪栅极绝缘膜72进行蚀刻。此处，可在不除去抗蚀剂层的情况下对硬掩模膜73、多晶硅层以及伪栅极绝缘膜72进行蚀刻。
[步骤100B]
接着，在整个表面上形成绝缘膜之后，对该绝缘膜进行回蚀(etchback)，使其仅保留在伪栅极绝缘膜72、伪栅极电极71以及硬掩模膜73的侧面上。结果，获得了伪侧面绝缘膜81(参见图2B)。该绝缘膜是例如厚度约为50nm～150nm的SiN膜或SiO2膜，并且可利用CVD方法来形成。
[步骤100C]
接着，利用例如干式蚀刻等方法将硅半导体基板21的表面蚀刻掉约50nm～100nm的深度(参见图2C)。此处，可通过设定硬掩模膜73和伪侧面绝缘膜81的相对于硅半导体基板21的高选择比(selective ratio)来仅对硅半导体基板21进行蚀刻。当形成元件隔离区22时，优选的是对于元件隔离区22的材料尽可能地增大选择比。接着，在硅半导体基板21的被蚀刻区上选择性地形成第一应力施加膜38(参见图3A)。当引入压缩应力时，第一应力施加膜38是例如锗化硅(SiGe)膜，而当引入拉伸应力时第一应力施加膜38则是碳化硅(SiC)膜。可利用选择性外延生长方法(selective epitaxial growth method)将第一应力施加膜38形成至约50nm～200nm的厚度。
当不形成第一应力施加膜38时，伪侧面绝缘膜81不是必需的，对硅半导体基板21进行的蚀刻也不是必需的。
[步骤100D]
之后，形成源极/漏极区域37。
在形成源极/漏极区域37之前，通过湿式蚀刻来移除伪侧面绝缘膜81，然后在整个表面上形成绝缘膜。然后，对该绝缘膜进行回蚀，使其仅保留在伪栅极绝缘膜72、伪栅极电极71以及硬掩模膜73的侧面上。结果，形成了第一侧壁33(参见图3B)。该绝缘膜是例如厚度约为2nm～10nm的SiN膜或SiO2膜，并且可利用CVD方法来形成。也可不形成第一侧壁33。
之后，利用离子注入方法形成延伸区36(参见图3C)。在延伸区36的形成期间，对于n沟道半导体器件引入n型杂质，而对于p沟道半导体器件则引入p型杂质。此处，通过将与延伸区36相反的导电型的杂质离子向下注入到越过延伸区36的位置处，可在延伸区36的深度方向上获得甚至更陡的杂质轮廓线。
接着，在整个表面上形成绝缘膜，并对该绝缘膜进行回蚀以在第一侧壁33上形成第二侧壁34(参见图4A)。该绝缘膜是例如厚度约为20nm～100nm的SiN膜或SiO2膜，并且可利用CVD方法来形成。可通过将多个膜层叠在一起来形成第二侧壁34。
之后，执行离子注入以形成源极/漏极区域37。为了形成源极/漏极区域37，对于n沟道半导体器件引入n型杂质，而对于p沟道半导体器件则引入p型杂质。结果，可获得图4B中所示的结构。接着，通过退火工艺来激活被注入到延伸区36及源极/漏极区域37中的杂质。可在例如约1000℃至11000℃的温度下利用快速热激活(rapid thermal activation；RTA)来执行该激活退火。也可利用激光退火方法。对于源极/漏极区域37的形成，第一应力施加膜38可包含n型杂质或p型杂质。
[步骤100E]
之后，利用自对准式金属硅化物工艺技术(salicide process technique)在源极/漏极区域37之上形成厚度约为20nm～70nm的硅化物层39，然后在整个表面之上形成第二应力施加膜42(参见图4C)。第二应力施加膜42是例如厚度约为30nm～70nm的氮化硅膜，并具有约为1.5GPa～2.2GPa的拉伸应力或压缩应力。例如，可通过适当地选择等离子体CVD方法的沉积条件来获得具有拉伸应力的SiN第二应力施加膜42和具有压缩应力的SiN第二应力施加膜42。应注意，第二应力施加膜42的形成不是必需的。在形成硅化物层39之前，优选的是在第一应力施加膜38上形成厚度约为30nm～50nm的硅层。这样，可利用自对准式金属硅化物工艺技术、基于金属层与硅层之间的反应来形成低抵抗性的且晶体缺陷很少的硅化物层。
[步骤100F]
之后，利用CVD方法在整个表面上形成第一层间绝缘层41。第一层间绝缘层41是例如TEOS膜。然后，通过CMP方法移除第一层间绝缘层41、第二应力施加膜42以及硬掩模膜73，直到暴露出伪栅极电极71的顶面为止(参见图5A)。
[步骤100G]
接着，除去伪栅极电极71和伪栅极绝缘膜72，以获得栅极电极用凹槽82(参见图5B)。可利用例如干式蚀刻来选择性地除去伪栅极电极71。可利用例如干式蚀刻或湿式蚀刻来选择性地除去伪栅极绝缘膜72。
[步骤100H]
之后，在栅极电极用凹槽82中形成栅极绝缘膜32和栅极电极31。具体而言，在整个表面上沉积厚度约为1nm～3nm的氧化铪(HfO2)膜，并且在沉积用于形成栅极电极31的导电材料层之后，通过CMP方法移除位于第一层间绝缘层41、第一侧壁33以及第二侧壁34上的导电材料层和氧化铪膜。结果，可获得图5C中所示的结构。此处，栅极电极31的顶面和第一层间绝缘层41的顶面位于同一平面内。
[步骤100I]
之后，在第一层间绝缘层41中形成具有凹槽形状并连接至源极/漏极区域37的第一接触部43。具体而言，在第一层间绝缘层41上形成抗蚀剂层，并利用光刻技术在该抗蚀剂层中形成凹槽状开口部。接着，使用该抗蚀剂层作为蚀刻掩模对第一层间绝缘层41进行蚀刻，然后除去该抗蚀剂层。因此，如图6A所示，可在第一层间绝缘层41中形成用于形成第一接触部43的凹槽状开口部43A。
之后，利用溅射方法在整个表面上依序形成Ti层、TiN层以及钨层，然后通过CMP方法移除位于第一层间绝缘层41上的钨层、TiN层以及Ti层。结果，在凹槽状开口部43A中形成了具有凹槽形状并连接至源极/漏极区域37的第一接触部43(参见图6B)。应注意，在附图中，各第一接触部43和第二接触部都以单层的形式被图示出来。此处，栅极电极31、第一接触部43及第一层间绝缘层41的顶面都位于同一平面内。以下，给出了在n沟道半导体器件和p沟道半导体器件的情形中用于钨层的溅射方法的沉积条件。应注意，第一接触部43可延伸到元件隔离区22上，或可仅形成于源极/漏极区域37上。当将第一接触部43形成为延伸到元件隔离区22上时，可抑制因为存在于与元件隔离区22相接触的硅半导体基板21中的缺陷而引起的漏电流。
n沟道半导体器件
功率：1kW
过程气体：氩气/45sccm
拉伸应力：1.5GPa
p沟道半导体器件
功率：9kW
过程气体：氩气/45sccm
压缩应力：1.0GPa
[步骤120]
接着，在整个表面上形成厚度约为20nm～50nm的SiN蚀刻停止层52，然后形成SiO2第二层间绝缘层51。蚀刻停止层52的形成不是必需的。
[步骤130]
之后，在第二层间绝缘层51上形成抗蚀剂层，并利用光刻技术在该抗蚀剂层中形成孔状开口部。接着，使用该抗蚀剂层作为蚀刻掩模对第二层间绝缘层51和蚀刻停止层52进行蚀刻，然后除去该抗蚀剂层。因此，如图7A所示，在第二层间绝缘层51的位于第一接触部43之上的各部分中形成了用于形成第二接触部53的孔状开口部53A。同时，可在第二层间绝缘层51的位于栅极电极31之上的部分中形成用于形成第三接触部54的孔状开口部54A。
接着，利用溅射方法在整个表面上依序形成Ti层以及TiN层，并在利用CVD方法于整个表面上形成钨层之后，通过CMP方法移除位于第二层间绝缘层51上的钨层、TiN层以及Ti层。结果，在孔状开口部53A中形成了具有孔形状并连接至第一接触部43的第二接触部53(参见图7B)。同时，可在孔状开口部54A中形成孔形状的连接至栅极电极31的第三接触部54。
[步骤140]
之后，基于镶嵌工艺、利用已知方法在第二层间绝缘层51上形成连接至第二接触部53和第三接触部54的布线61。
在实施例1的半导体器件及半导体器件制造方法中，可通过提供凹槽形状的连接至源极/漏极区域37的第一接触部43来减小源极/漏极区域37与第一接触部43之间的接触电阻。此外，由于提供了孔形状的连接至第一接触部43的第二接触部53并且第二接触部53暴露在第二层间绝缘层51的顶面上，因而形成于第二层间绝缘层51上的布线61可在设计上具有更大的自由度，并且不需延伸很长的距离。此外，由于栅极电极31、第一接触部43及第一层间绝缘层41的顶面位于同一平面内，因而当在栅极电极31和源极/漏极区域37上同时形成孔形状的第三接触部54和第二接触部53时，第二层间绝缘层51可被蚀刻相同的厚度。因此，将不会造成对栅极电极31的蚀刻损坏。此外，由于是在凹槽形状的第一接触部43上设置孔形状的第二接触部53，因而不可能出现位置错位。此外，由于电路微细化不易导致接触部之间出现短路，因而该器件及方法适合于微细化工艺，并因而能使电路面积减小。此外，可通过如下配置来提高n沟道半导体器件和p沟道半导体器件二者中的迁移率：在该配置中，这些不同类型半导体器件的第一接触部分别适合于具有拉伸应力和压缩应力。
3.实施例2
实施例2是实施例1的半导体器件制造方法的变形例。实施例2采用第二实施方案的栅极电极形成方法。具体而言，在基板(硅半导体基板)上形成栅极电极131，并且在该基板中形成源极/漏极区域37和沟道形成区域35之后，在源极/漏极区域37上形成其顶面与栅极电极131的顶面位于同一平面内的第一层间绝缘层41。应注意，实施例2与实施例1的不同点在于，栅极绝缘膜132不延伸到第一层间绝缘层41与栅极电极131之间。
以下，将参照图8A、图8B及图8C、图9A、图9B及图9C、图10A、图10B及图10C、图11A、图11B及图11C、以及图12A及图12B中所示的基板及其它元件的示意性局部端视图，对实施例2的半导体器件制造方法进行说明。
[步骤200]
首先，在基板(硅半导体基板21)上形成栅极电极131，并且在基板(硅半导体基板21)中形成源极/漏极区域37和沟道形成区域35之后，在源极/漏极区域37上形成其顶面与栅极电极131的顶面位于同一平面内的第一层间绝缘层41。
[步骤200A]
具体而言，利用已知方法在硅半导体基板21中形成元件隔离区22和被该元件隔离区22环绕的活性区23，然后利用已知方法在硅半导体基板21的表面上形成栅极绝缘膜132、栅极电极131以及硬掩模膜73(参见图8A)。除了栅极绝缘膜132取代伪栅极绝缘膜72以及栅极电极131取代伪栅极电极71之外，此步骤可被视为与实施例1的步骤100A实质上相同。
[步骤200B]
接着，如在实施例1的步骤100B中一样，在整个表面上形成绝缘膜，并对该绝缘膜进行回蚀，使其仅保留在栅极绝缘膜132、栅极电极131以及硬掩模膜73的侧面上。结果，获得了伪侧面绝缘膜81(参见图8B)。
[步骤200C]
之后，如在实施例1的步骤100C中一样，利用例如干式蚀刻等方法将硅半导体基板21的表面蚀刻掉约50nm～100nm的深度(参见图8C)，并在硅半导体基板21的被蚀刻区上选择性地形成第一应力施加膜38(参见图9A)。
[步骤200D]
接着，形成源极/漏极区域37。如在实施例1的步骤100D中一样，在形成源极/漏极区域37之前，通过湿式蚀刻来移除伪侧面绝缘膜81。之后，在整个表面上形成绝缘膜，然后对该绝缘膜进行回蚀，使其仅保留在栅极绝缘膜132、栅极电极131以及硬掩模膜73的侧面上。结果，形成了第一侧壁33(参见图9B)。接着，利用离子注入方法形成延伸区36(参见图9C)。然后，在整个表面上形成绝缘膜，并对该绝缘膜进行回蚀以在第一侧壁33上形成第二侧壁34(参见图10A)。之后，执行离子注入以形成源极/漏极区域37。结果，可获得图10B中所示的结构。通过退火工艺来激活被注入到延伸区36及源极/漏极区域37中的杂质。
[步骤200E]
接着，如在实施例1的步骤100E中一样，基于自对准式金属硅化物工艺技术、利用已知方法在源极/漏极区域37之上形成厚度约为20nm～70nm的硅化物层39，然后在整个表面上形成第二应力施加膜42(参见图10C)。
[步骤200F]
之后，如在实施例1的步骤100F中一样，利用CVD方法在整个表面上形成第一层间绝缘层41。然后，通过CMP方法移除第一层间绝缘层41、第二应力施加膜42以及硬掩模膜73，直到暴露出栅极电极131的顶面为止(参见图11A)。
[步骤210]
接着，如在实施例1的步骤100I中一样，在形成于第一层间绝缘层41中的凹槽状开口部43A中形成具有凹槽形状并接至源极/漏极区域37的第一接触部43。在实施例2中，这是在没有除去栅极电极131和栅极绝缘膜132的情况下执行的(参见图11B及图11C)。此处，栅极电极131、第一接触部43及第一层间绝缘层41的顶面位于同一平面内。应注意，第一接触部43可延伸到元件隔离区22上，或可仅形成于源极/漏极区域37上。
[步骤220]
之后，如在实施例1的步骤120中一样，在整个表面上形成厚度约为20nm～50nm的SiN蚀刻停止层52，然后形成SiO2第二层间绝缘层51。应注意，蚀刻停止层52的形成不是必需的。
[步骤230]
之后，如在实施例1的步骤130中一样，在孔状开口部53A中形成具有孔形状并连接至第一接触部43的第二接触部53(参见图12A及图12B)。同时，可在孔状开口部54A中形成孔形状的连接至栅极电极131的第三接触部54。
[步骤240]
接着，基于镶嵌工艺、利用已知方法在第二层间绝缘层51上形成连接至第二接触部53和第三接触部54的布线61。
4.实施例3
实施例3涉及本发明第二实施方式的半导体器件及半导体器件制造方法。实施例3采用第一实施方案的栅极电极形成方法。实施例3的半导体器件是双栅极结构的CMOS型半导体器件，并包括n沟道半导体器件和p沟道半导体器件。该n沟道半导体器件和该p沟道半导体器件的结构及配置与实施例1中所述的半导体器件10的那些相同，故在此不予赘述。
图13示意性地图示了实施例3的半导体器件的每一构成元件的布局的俯视图。如该图所示，n沟道半导体器件10N和p沟道半导体器件10P分别具有第一接触部43N和43P，第一接触部43N和43P具有凹槽形状且在元件隔离区22上连接在一起。n沟道半导体器件10N和p沟道半导体器件10P还分别具有孔形状的第二接触部53N和53P。n沟道半导体器件10N的第一接触部43N具有拉伸应力，而p沟道半导体器件10P的第一接触部43P则具有压缩应力。
在实施例3中，如在实施例1中一样，应力施加膜形成于第一层间绝缘层41与n沟道半导体器件10N和p沟道半导体器件10P二者的源极/漏极区域37N和37P之间。蚀刻停止层形成于第一层间绝缘层41上，且第二层间绝缘层51形成于该蚀刻停止层上。
以下，将参照图14至图18对实施例3的半导体器件制造方法进行说明，图14至图18示意性地图示了实施例3的半导体器件的每一构成元件的布局的俯视图。
[步骤300]
在基板(硅半导体基板21)上形成n沟道半导体器件10N和p沟道半导体器件10P每一者的栅极电极31。在该基板中形成n沟道半导体器件10N和p沟道半导体器件10P的源极/漏极区域37N和37P以及沟道形成区域。在n沟道半导体器件10N的源极/漏极区域37N和p沟道半导体器件10P的源极/漏极区域37P上形成其顶面与栅极电极31的顶面位于同一平面内的第一层间绝缘层41。
如上所述，实施例3采用了第一实施方案的栅极电极形成方法。具体而言，在基板(硅半导体基板)中形成n沟道半导体器件10N和p沟道半导体器件10P的源极/漏极区域37N和37P以及沟道形成区域，并在n沟道半导体器件10N的源极/漏极区域37N和p沟道半导体器件10P的源极/漏极区域37P上形成其顶面与栅极电极31的顶面位于同一平面内的第一层间绝缘层41。然后，在该基板上形成n沟道半导体器件10N和p沟道半导体器件10P每一者的栅极电极31。
换句话说，对n沟道半导体器件10N和p沟道半导体器件10P适当地执行实施例1中所述的步骤100A至步骤100H。具体而言，在类似于步骤100A的步骤中，利用已知方法为n沟道半导体器件10N和p沟道半导体器件10P每一者都形成元件隔离区22和活性区23，并利用已知方法在硅半导体基板21的表面上形成n沟道半导体器件10N和p沟道半导体器件10P每一者的伪栅极绝缘膜、伪栅极电极以及硬掩模膜。接着，在类似于步骤100B的步骤中，为n沟道半导体器件10N和p沟道半导体器件10P每一者都形成伪侧面绝缘膜，并在类似于步骤100C的步骤中，为n沟道半导体器件10N和p沟道半导体器件10P每一者都形成第一应力施加膜。之后，在类似于步骤100D的步骤中，为n沟道半导体器件10N和p沟道半导体器件10P分别形成源极/漏极区域37N和37P。接着，在类似于步骤100E的步骤中在n沟道半导体器件10N的源极/漏极区域37N和p沟道半导体器件10P的源极/漏极区域37P之上形成硅化物层之后，在整个表面上形成第二应力施加膜。之后，在类似于步骤100F的步骤中，在整个表面上形成第一层间绝缘层41。接着，在类似于步骤100G的步骤中，除去伪栅极电极和伪栅极绝缘膜，从而获得栅极电极用凹槽。之后，在类似于步骤100H的步骤中，在n沟道半导体器件10N和p沟道半导体器件10P每一者的栅极电极用凹槽中都形成栅极绝缘膜32和栅极电极31。
[步骤310]
之后，在类似于步骤100I的步骤中，在第一层间绝缘层41中形成n沟道半导体器件10N的第一接触部43N和p沟道半导体器件10P的第一接触部43P，第一接触部43N和43P都具有凹槽形状并分别连接至源极/漏极区域37N和37P。
具体而言，在第一层间绝缘层41上形成抗蚀剂层，并利用光刻技术在该抗蚀剂层中形成凹槽状开口部。接着，使用该抗蚀剂层作为蚀刻掩模对第一层间绝缘层41进行蚀刻，然后除去该抗蚀剂层。结果，如图14所示，在第一层间绝缘层41中形成了凹槽状开口部43An，以用于形成n沟道半导体器件10N的第一接触部43N。
之后，利用溅射方法在整个表面上依序形成Ti层、TiN层以及钨层，并通过CMP方法移除位于第一层间绝缘层41上的钨层、TiN层以及Ti层。结果，在凹槽状开口部43An中形成了具有凹槽形状并连接至源极/漏极区域37N的第一接触部43N(参见图15)。
之后，在第一层间绝缘层41上形成抗蚀剂层，并利用光刻技术在该抗蚀剂层中形成凹槽状开口部。接着，使用该抗蚀剂层作为蚀刻掩模对第一层间绝缘层41进行蚀刻，然后除去该抗蚀剂层。结果，如图16所示，在第一层间绝缘层41中形成了凹槽状开口部43Ap，以用于形成p沟道半导体器件10P的第一接触部43P。
之后，利用溅射方法在整个表面上依序形成Ti层、TiN层以及钨层，并通过CMP方法移除位于第一层间绝缘层41上的钨层、TiN层以及Ti层。结果，在凹槽状开口部43Ap中形成了具有凹槽形状并连接至源极/漏极区域37P的第一接触部43P(参见图17)。
此处，栅极电极31、各第一接触部43以及第一层间绝缘层41的顶面位于同一平面内。在n沟道半导体器件10N和p沟道半导体器件10P二者的情形中用于钨层的溅射方法的沉积条件与实施例1中所述的那些相同。第一接触部43N和第一接触部43P的形成次序实质上是任意的。
[步骤320]
之后，如在实施例1的步骤120中一样，在整个表面上形成厚度约为20nm～50nm的SiN蚀刻停止层，然后形成SiO2第二层间绝缘层51。
[步骤330]
之后，如在实施例1的步骤130中一样，在第二层间绝缘层51上形成抗蚀剂层，并利用光刻技术在该抗蚀剂层中形成孔状开口部。接着，使用该抗蚀剂层作为蚀刻掩模对第二层间绝缘层51和上述蚀刻停止层进行蚀刻，然后除去该抗蚀剂层。结果，在第二层间绝缘层51的位于第一接触部43N和43P之上的各部分中形成了用于形成第二接触部53N和53P的孔状开口部。同时，可在第二层间绝缘层51的位于各栅极电极31之上的各部分中形成用于形成各第三接触部54的各孔状开口部。
接着，利用溅射方法在整个表面上依序形成Ti层以及TiN层，并在利用CVD方法在整个表面上形成钨层之后，通过CMP方法移除位于第二层间绝缘层51上的钨层、TiN层以及Ti层。结果，在孔状开口部中形成了具有孔形状并分别连接至第一接触部43N和43P的第二接触部53N和53P(参见图18)。同时，可在孔状开口部中形成具有孔形状并连接至栅极电极31的第三接触部54。
[步骤340]
接着，基于镶嵌工艺、利用已知方法在第二层间绝缘层51上形成连接至第二接触部53N和53P以及第三接触部54的布线。
5.实施例4
实施例4是实施例3的半导体器件制造方法的变形例。实施例4采用第二实施方案的栅极电极形成方法。具体而言，在基板(硅半导体基板)上形成n沟道半导体器件和p沟道半导体器件每一者的栅极电极，并在该基板中形成n沟道半导体器件和p沟道半导体器件每一者的源极/漏极区域及沟道形成区域之后，在n沟道半导体器件和p沟道半导体器件每一者的源极/漏极区域上形成其顶面与栅极电极的顶面位于同一平面上的第一层间绝缘层。实施例4与实施例3的不同之处在于，栅极绝缘膜不延伸到第一层间绝缘层与栅极电极之间。
以下，将对实施例4的半导体器件制造方法进行说明。
[步骤400]
首先，在类似于实施例2的步骤200的步骤中，在基板(硅半导体基板)上形成n沟道半导体器件和p沟道半导体器件每一者的栅极电极，并在该基板中形成源极/漏极区域及沟道形成区域之后，在源极/漏极区域上形成其顶面与栅极电极的顶面位于同一平面上的第一层间绝缘层。
换句话说，对于n沟道半导体器件和p沟道半导体器件来说，都适当地执行实施例2中所述的步骤200A至步骤200F。具体而言，在类似于实施例2的步骤200A的步骤中，利用已知方法在硅半导体基板中形成n沟道半导体器件和p沟道半导体器件每一者的元件隔离区和活性区，并利用已知方法在该硅半导体基板的表面上形成栅极绝缘膜、栅极电极以及硬掩模膜。接着，在类似于实施例2的步骤200B的步骤中，在整个表面上为n沟道半导体器件和p沟道半导体器件每一者都形成绝缘膜，然后对该绝缘膜进行回蚀，使其仅保留在栅极绝缘膜、栅极电极以及硬掩模膜的侧面上。结果，获得了伪侧面绝缘膜。之后，在类似于实施例2的步骤200C的步骤中，为n沟道半导体器件和p沟道半导体器件每一者都形成第一应力施加膜，并在类似于实施例2的步骤200D的步骤中，为n沟道半导体器件和p沟道半导体器件每一者都形成源极/漏极区域。接着，在类似于实施例2的步骤200E的步骤中，利用已知方法在n沟道半导体器件和p沟道半导体器件每一者的源极/漏极区域之上形成硅化物层，然后在整个表面上形成第二应力施加膜。之后，在类似于实施例2的步骤200F的步骤中，利用CVD方法在整个表面上形成第一层间绝缘层。接着，通过CMP方法移除第一层间绝缘层、第二应力施加膜以及硬掩模膜，直到暴露出栅极电极的顶面为止。
[步骤410]
接着，如同实施例3的步骤310中那样，在第一层间绝缘层中形成凹槽形状的连接至各源极/漏极区域的各第一接触部。在实施例4中，这是在不除去栅极电极和栅极绝缘膜的情况下执行的。此处，栅极电极、各第一接触部及第一层间绝缘层的顶面位于同一平面内。
[步骤420]
之后，执行类似于实施例3的步骤320至步骤340的各个步骤，以获得实施例4的半导体器件。
上文已参照优选实施例对本发明进行了具体说明。然而，本发明并不仅限于这些优选实施例。上述各实施例中所述的半导体器件的结构和配置仅是示例性的，并且可做出适当的修改。此外，上述各实施例中所述的例如制造步骤、制造条件以及所用材料等因素是示例性的，并且可做出适当的修改。
在实施例1中，第二接触部53和第三接触部54被设置成沿水平方向在一条直线上。此外，在实施例1中，栅极电极31上的第三接触部54位于活性区23之上。相反，在图19所示的实施例中，第二接触部53和第三接触部54没有设置成沿水平方向在一条直线上。利用这种布局，当各布线61沿与栅极电极31的延伸方向垂直的方向设置时，这些布线61不会相互重叠并且这些布线61的长度可缩短。在图20所示的实施例中，栅极电极31上的第三接触部54位于元件隔离区22之上。当栅极电极31的宽度变得窄于第三接触部54的直径时，第三接触部54与栅极电极31之间的接触电阻会增大。通过图20所示的布局能够抑制接触电阻的这种增大。
以下，将对实施例3的半导体器件的变形例进行说明。在图21所示的变形例中，单个第二接触部与第一接触部43N和43P都连接。在图22所示的变形例中，第二接触部53N和53P与第三接触部54没有沿水平方向排在一条直线上。在图23及图24所示的变形例中，栅极电极31在元件隔离区22上方较宽。在图25所示的变形例中，三个第二接触部53、53N及53P连接至第一接触部43N和43P。
在上述各实施例中，是在形成第二接触部和第三接触部之后形成布线。然而，可基于双镶嵌工艺(dual damascene process)使布线与第二接触部及第三接触部同时形成。
在某些情形中，实施例1和实施例3中所述的半导体器件制造方法可适合于：在步骤100A和步骤300中形成例如HfO2栅极绝缘膜然后在HfO2栅极绝缘膜上形成伪栅极电极，而不是形成伪栅极绝缘膜，并且在步骤100G中仅除去伪栅极电极71且在步骤100H中在栅极电极用凹槽82中形成栅极电极31。此外，实施例3和实施例4的半导体器件及半导体器件制造方法可适合于：使n沟道半导体器件的源极/漏极区域中的一者与p沟道半导体器件的源极/漏极区域中的一者利用凹槽形状的第一接触部而相互连接，并且使n沟道半导体器件的源极/漏极区域中的另一者与p沟道半导体器件的源极/漏极区域中的另一者不利用设置于这些源极/漏极区域上的凹槽形状的第一接触部相互连接。
本领域的技术人员应理解，可根据设计要求以及其它因素做出各种修改、组合、子组合以及改变，只要这些修改、组合、子组合以及改变处于所附权利要求或其等同物的范围内即可。

Claims (20)

1.一种半导体器件制造方法，所述方法包括以下步骤：
步骤a，在基板上形成栅极电极、在所述基板中形成源极/漏极区域及沟道形成区域、以及在所述源极/漏极区域上形成顶面高度与所述栅极电极的顶面高度相等的第一层间绝缘层；之后，
步骤b，在所述第一层间绝缘层中形成凹槽形状的第一接触部，所述第一接触部连接至所述源极/漏极区域；之后，
步骤c，在整个表面上形成第二层间绝缘层；之后，
步骤d，在所述第二层间绝缘层的位于所述第一接触部上的各部分中形成孔形状的第二接触部；并且之后，
步骤e，在所述第二层间绝缘层上形成布线，各所述布线分别连接至各所述第二接触部。
2.如权利要求1所述的半导体器件制造方法，其中，
所述半导体器件是n沟道半导体器件，并且
所述第一接触部具有拉伸应力。
3.如权利要求1所述的半导体器件制造方法，其中，
所述半导体器件是p沟道半导体器件，并且
所述第一接触部具有压缩应力。
4.如权利要求1所述的半导体器件制造方法，其中，在所述步骤a中在所述源极/漏极区域中形成有应力施加膜。
5.如权利要求1所述的半导体器件制造方法，其中，
在所述步骤b之后且在所述步骤c之前，在所述栅极电极、所述第一层间绝缘层及所述第一接触部与所述第二层间绝缘层之间形成蚀刻停止层，并且
在所述步骤c中所述第二层间绝缘层是在所述蚀刻停止层上形成的。
6.如权利要求1所述的半导体器件制造方法，其中，在所述步骤a中，是在所述基板中形成所述源极/漏极区域及所述沟道形成区域之后且在所述基板上形成所述栅极电极之前，在所述源极/漏极区域上形成顶面高度与所述栅极电极的顶面高度相等的所述第一层间绝缘层的。
7.如权利要求1所述的半导体器件制造方法，其中，在所述步骤a中，是在所述基板上形成所述栅极电极之后且在所述源极/漏极区域上形成顶面高度与所述栅极电极的顶面高度相等的所述第一层间绝缘层之前，在所述基板中形成所述源极/漏极区域及所述沟道形成区域的。
8.一种半导体器件制造方法，所述方法包括以下步骤：
步骤a，在基板上形成n沟道半导体器件和p沟道半导体器件每一者的栅极电极、在所述基板中形成所述n沟道半导体器件和所述p沟道半导体器件每一者的源极/漏极区域及沟道形成区域、以及在所述n沟道半导体器件和所述p沟道半导体器件每一者的所述源极/漏极区域上形成顶面高度与所述栅极电极的顶面高度相等的第一层间绝缘层；之后，
步骤b，在所述第一层间绝缘层中形成凹槽形状的第一接触部，所述第一接触部从所述第一层间绝缘层的位于所述n沟道半导体器件的所述源极/漏极区域上的部分延伸至所述第一层间绝缘层的位于所述p沟道半导体器件的所述源极/漏极区域上的部分；之后，
步骤c，在整个表面上形成第二层间绝缘层；之后，
步骤d，在所述第二层间绝缘层的位于所述第一接触部上的各部分中形成孔形状的第二接触部；并且之后，
步骤e，在所述第二层间绝缘层上形成布线，各所述布线分别连接至各所述第二接触部，
所述n沟道半导体器件的所述第一接触部具有拉伸应力，并且
所述p沟道半导体器件的所述第一接触部具有压缩应力。
9.如权利要求8所述的半导体器件制造方法，其中，在所述步骤a中，在所述n沟道半导体器件和所述p沟道半导体器件每一者的所述源极/漏极区域中都形成有应力施加膜。
10.如权利要求8所述的半导体器件制造方法，其中，
在所述步骤b之后且在所述步骤c之前，在所述整个表面上形成蚀刻停止层，并且
在所述步骤c中所述第二层间绝缘层是在所述蚀刻停止层上形成的。
11.如权利要求8所述的半导体器件制造方法，其中，在所述步骤a中，是在所述基板中形成所述n沟道半导体器件和所述p沟道半导体器件每一者的所述源极/漏极区域及所述沟道形成区域之后，且在所述基板上形成所述n沟道半导体器件和所述p沟道半导体器件每一者的所述栅极电极之前，在所述n沟道半导体器件和所述p沟道半导体器件每一者的所述源极/漏极区域上形成顶面高度与所述栅极电极的顶面高度相等的所述第一层间绝缘层的。
12.如权利要求8所述的半导体器件制造方法，其中，在所述步骤a中，是在所述基板上形成所述n沟道半导体器件和所述p沟道半导体器件每一者的所述栅极电极之后，且在所述n沟道半导体器件和所述p沟道半导体器件每一者的所述源极/漏极区域上形成顶面高度与所述栅极电极的顶面高度相等的所述第一层间绝缘层之前，在所述基板中形成所述n沟道半导体器件和所述p沟道半导体器件每一者的所述源极/漏极区域及所述沟道形成区域的。
13.一种半导体器件，其包括：
A)源极/漏极区域及沟道形成区域，它们形成于基板中；
B)栅极电极，它形成于所述沟道形成区域上且所述栅极电极与所述沟道形成区域之间隔着栅极绝缘膜；
C)第一层间绝缘层，它形成于所述源极/漏极区域上；
D)第一接触部，它们形成于所述第一层间绝缘层中并分别连接至各所述源极/漏极区域；
E)第二层间绝缘层，它形成于所述栅极电极、所述第一层间绝缘层及所述第一接触部上；
F)第二接触部，它们形成于所述第二层间绝缘层的位于所述第一接触部上的各部分中；以及
G)布线，它们形成于所述第二层间绝缘层上并分别连接至各所述第二接触部，
所述栅极电极、所述第一接触部及所述第一层间绝缘层具有相同的顶面高度，
所述第一接触部具有凹槽形状，并且
所述第二接触部具有孔形状。
14.如权利要求13所述的半导体器件，其中，
所述半导体器件是n沟道半导体器件，并且
所述第一接触部具有拉伸应力。
15.如权利要求13所述的半导体器件，其中，
所述半导体器件是p沟道半导体器件，并且
所述第一接触部具有压缩应力。
16.如权利要求13所述的半导体器件，其中，还包括设在所述源极/漏极区域中的应力施加膜。
17.如权利要求13所述的半导体器件，其中，还包括设在所述栅极电极、所述第一层间绝缘层及所述第一接触部与所述第二层间绝缘层之间的蚀刻停止层。
18.如权利要求13所述的半导体器件，其中，所述栅极绝缘膜延伸到所述第一层间绝缘层与所述栅极电极之间。
19.一种半导体器件，其包括n沟道半导体器件和p沟道半导体器件，所述n沟道半导体器件和所述p沟道半导体器件每一者均包括：
A)源极/漏极区域及沟道形成区域，它们形成于基板中；
B)栅极电极，它形成于所述沟道形成区域上且所述栅极电极与所述沟道形成区域之间隔着栅极绝缘膜；
C)第一层间绝缘层，它形成于所述源极/漏极区域上；
D)第一接触部，它们形成于所述第一层间绝缘层中并分别连接至各所述源极/漏极区域；
E)第二层间绝缘层，它形成于所述栅极电极、所述第一层间绝缘层及所述第一接触部上；
F)第二接触部，它们形成于所述第二层间绝缘层的位于所述第一接触部上的各部分中；以及
G)布线，它们形成于所述第二层间绝缘层上并分别连接至各所述第二接触部，
所述栅极电极、所述第一接触部及所述第一层间绝缘层具有相同的顶面高度，
所述n沟道半导体器件的所述第一接触部和所述p沟道半导体器件的所述第一接触部具有凹槽形状并相互连接，
所述n沟道半导体器件的所述第二接触部和所述p沟道半导体器件的所述第二接触部具有孔形状，
所述n沟道半导体器件的所述第一接触部具有拉伸应力，并且
所述p沟道半导体器件的所述第一接触部具有压缩应力。
20.如权利要求19所述的半导体器件，其中，在所述n沟道半导体器件和所述p沟道半导体器件每一者中，所述栅极绝缘膜延伸到所述第一层间绝缘层与所述栅极电极之间。
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Granted publication date: 20121031