KR100389174B1 - 금속 캐패시터 및 이의 형성 방법 - Google Patents

금속 캐패시터 및 이의 형성 방법 Download PDF

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Abstract

본 발명은 웨이퍼의 BEOL에서의 금속 이중 대머신 프로세스의 일부로서 형성된 금속 캐패시터에 관한 것이다. 캐패시터의 하부 플레이트(27)는 절연층(25) 및 유전층(29) 사이에 개재된다. 대향측면(opposite side)상의 절연층은 금속화물(23,24)층에 접하고 유전층은 캐패시터의 상부 플레이트(59)와 캐패시터의 하부 플레이트를 분리시킨다. 하부 플레이트의 부분(27A)은 구리(63)로 충진된 이에 인접한 비아(37)내로 돌출된다. 비아는 상부 플레이트를 갖는 공통 표면까지 돌출하지만 상부 플레이트와 전기적으로 격리된다. 비아는 또한 금속화물 층까지 연장한다.

Description

금속 캐패시터 및 이의 형성 방법{BURIED METAL DUAL DAMASCENE PLATE CAPACITOR}
본 발명은 반도체 웨이퍼상의 금속화물 층에서의 캐패시터 제조 방법, 좀 더 구체적으로, 반도체 웨이퍼상의 금속화물 층의 제조 동안 구리 이중 대머신 프로세스(copper dual damascene process)의 일부로서 만들어진 금속 캐패시터에 관한 것이다.
칩의 라인 전단(FEOL) 구성요소(front end of the line(FEOL) components of a chip)가 점점 작아지고, 다양해지고, 복잡해지고 속도가 빨라짐에 따라, 라인의후단 (back end of the line:BEOL)층의 수가 증가하게 되었다. FEOL 디바이스의 크기 및 밀도로 인해, BEOL 층의 상호접속 라인의 폭 및 이에 따른 단면 영역이 감소되어져 왔다. 그러나, 이러한 단면 영역의 감소는 이전에 사용된 알루미늄 상호접속 라인의 저항을 증가시킨다. 그러므로 최근에는 비교적 낮은 저항 특성(resistance qualities)으로 인해 BEOL 구조에서 구리를 이용하는 움직임이 대두되고 있다. 구리의 이용은 구리 이중 대머신 제조 기술에 기초한 새로운 제조 기술의 채택을 필요로하게 되었다.
과거에는, 반도체 칩용 분리 캐패시터(decoupling capacitors)가 패키징시 배치되어져 왔다. 그러나, 반도체 칩이 현재 동작하는 주어진 고주파수에서는, 패키징시 배치되는 분리 캐패시터용 긴 도전 경로가 종종 받아들여질 수 없다. 분리 캐패시터용 도전 경로 길이를 감소시킬 필요성이 존재함에 따라, 반도체 칩의 BEOL 층상의 상호접속을 위한 알루미늄 반응성 이온 에칭 프로세로부터 구리 이중 대머신 상호접속으로의 이동은 새로운 칩 레벨 집적 분리 캐패시터 구조 및 이의 제조 방법에 대한 수요를 제공하게 된다.
본 발명의 목적은 반도체 칩상의 금속 층내에 금속 캐패시터를 제조하는 방법 및 디바이스를 제공하는데 있다.
본 발명의 또 다른 목적은 구리 이중 대머신 제조 프로세스의 일부로서 칩상의 금속 캐패시터를 제조하는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 구리 이중 대머신 제조 프로세스의 일부로서 반도체 칩상의 정밀 금속 캐패시터(precision metal capacitor)를 제조하는 방법을 제공하는데 있다.
이들 및 다른 목적들은 적어도 하나의 금속 레벨을 통해 제조된 디바이스를 가지는 웨이퍼 상에 금속 캐패시터를 형성하는 방법을 제공함으로써 충족된다. 이 방법은 절연층을 증착하고, 상기 절연층상에 제 1 금속판을 형성하고 이후에 제 1 금속판의 상부상에 유전성 재료를 제공하는 단계를 포함한다. 다음으로, 비아는 유전성 재료를 통해 연장하고 제 1 금속판과 컨택트함으로써 형성된다. 최종적으로, 비아내에 그리고 제 1 절연성 재료의 상부상에 금속이 증착되어 제 2 금속판을 형성한다.
본 발명의 또 다른 측면에서, 그것은 반도체 웨이퍼의 금속화물 층내에 제조된 캐패시터를 제공한다. 캐패시터는 절연층 및 전기적으로 도전성 재료로부터 구성되고 절연층의 제 1 측상에 위치되는 제 1 플레이트를 포함한다. 제 1 플레이트는 숄더(shoulder)를 갖는다. 추가적으로, 캐패시터는 제 1 플레이트를 커버하는 유전성 재료를 갖는데, 상기 유전성 재료는 상기 유전성 재료를 지나 아래쪽으로 돌출되고 제 1 플레이트의 숄더를 포함하는 비아와 숄더에는 덮이지 않는다. 금속 스터드는 숄더를 컨택트하기 위해 비아내에 위치된다. 유전성 재료가 제 1 플레이트 및 제 2 플레이트 사이에 위치되도록 제 2 플레이트는 유전성 재료에 인접하여 위치된다.
도 1a-1f는 이중 대머신 제조 프로세스(dual damascene manufacturing process)의 일부로서 반도체 웨이퍼상의 금속화물 층에 금속 캐패시터 제조 방법 단계들을 도시하는 개략 단면도,
도 1g는 도 1a-1f에 도시된 제조 방법에 포함될 때 제 2 유용한 대안 방법을 제공하는 추가적인 단계를 도시한 도면,
도 2a 및 2b는 도 1a-1f에 도시된 방법의 변형인 금속 캐패시터를 제조하는 또 다른 방법의 초기 단계를 나타내는 단면도,
도 3a 및 3b는 도 1a-1f에 도시된 방법의 변형인 금속 캐패시터를 제조하는 또 다른 방법의 초기 단계를 나타내는 단면도,
도 4a 및 4b는 도 1a-1f에 도시된 방법의 변형인 금속 캐패시터를 제조하는 또 다른 방법의 초기 단계를 나타내는 단면도,
도 5a-5i는 이중 대머신 제조 프로세스의 일부로서 반도체 웨이퍼상의 금속화물 층에 금속 캐패시터를 제조하는 또 다른 방법을 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
19 : 반도체 칩 21 : 제 1 금속층
22 : 절연층 23,24 : 금속상호접속부
25 : 제 1 절연층 27 : 금속 플레이트
27A : 숄더 29 : 유전층
35,37 : 비아 39 : 제 2 절연층
42,43 : 트렌치 53 : 구리층
63 : 구리 스터드 176 : 금속상호접속부
175 : 절연층 188 : 캐패시터 트렌치
182 : 금속플레이트 200 : 장벽층
본 발명은 BEOL 이중 대머신 제조 프로세스동안 금속화물 층에서 형성된 매립형 금속 캐패시터(buried metal capacitor)이다.
도 1a-1f는 본 발명의 캐패시터 제조 방법 중 하나를 도시한다. 캐패시터는 반도체 칩(19) 상의 금속층에서 제조되며, 이러한 칩의 일부가 도 1a에 도시된다. 전형적으로, 칩(19)은 적어도 제 1 금속 층(21)을 통해 제조된 디바이스를 갖는다. 금속층(21)은 금속 상호접속부(23,24)가 매립되고 패시베이션되는 절연층(22)을 갖는다. 예를 들면 SiO2, 플루오르화된 SiO2(FSG), 폴리아레린 에테르(polyarelene ethers:PAE), 아에로젤(aerogels), 수소 실세스퀴세인(hydrogen silsesquoixane:HSQ), 메틸 실세스퀴세인(MSQ) 또는 이와 유사한 재료로 이루어진 제 1 절연층(25)은 제 1 금속층(21) 상에 형성된다. 바람직하게, 제 1 절연층(25)은 낮은 K(예를 들면, 3.0 이하인 것이 바람직함) 유전 상수 절연체로부터 형성된다. 캐패시터의 매립형 금속판으로서의 역할을 수행할 금속판(27)은 통상적인 증착 및 에칭 단계를 이용하여 형성된다. 플레이트(27)는 그 인접한 재료(adjacent materials)와 호환가능하고, 양호한 전도성을 갖는 텅스텐 또는 이와 유사한 내화성 금속으로 형성될 수 있다. 부가적으로, 플레이트(27)는 다양한 제조 단계 동안, 그것의 상부상의 캐패시터 절연체를 파열(disrupt)시킬 수 있는 입자 성장(grain growth) 또는 이동(movement)을 경험하지 않을 재료로 형성될 수 있다. 유전층(29)은 제 1 금속층(21) 및 플레이트(27)상에 증착된다. 본 발명의 실시예에 있어서, 후술될 유전층(29)은 에칭 정지부(etch stop) 및 캐패시터 유전체로서의 역할을 수행한다. 유전층(29)은 실리콘 질화물(SiNxHy), 실리콘 카바이드(SiCxHy) 또는 기타 유사한 재료로 형성된다. 바람직하게, 유전층(29)은 상대적으로 높은 K 유전 상수 절연체(예를 들면, K는 5이상임)이다.
도 1b를 참조하면, 다음 단계에서 상호접속부들(23,24) 제각각의 바로 위의 제 1 금속층(21)에 컨택트를 형성하기 위해 비아들(35,37)이 제공된다. 포토레지스트를 증착하고, 비아들(35,37)의 형성을 마련하기 위해 마스크로 포토-패터닝하고, 에칭에 의해 비아들(35,37)을 형성하고 이후에 포트레지스트를 제거함으로써 비아들(35,37)이 형성된다. 포토레지스트 증착, 마스크로 포토 패터닝하고, 포토레지스트를 에칭 및 제거하는 기술은 잘 알려져 있으므로, 비아 또는 트렌치를 형성하는 전체 프로세스에 대한 완벽한 기술 및 예시는 프로세스가 논의될 때마다 제공되지는 않을 것이다. 이후에 좀 더 상세히 기술되겠지만, 비아(37)는 하부 금속 상호접속부(24) 및 매립형 금속 플레이트(27)를 접속하는 금속(예를 들면, 텅스텐 또는 구리) 스터드를 수용할 목적으로 형성된다. 이점에 있어서, 숄더(27A)를 노출시키기 위해 유전층(29)의 부분(29A)이 하부 플레이트(27)위에서 제거되도록 비아(37)가 형성된다. 비아(35)는 금속층(21)과 상부 금속층 사이에 전형적인 수직형 상호접속부 또는 스터드를 수용한다.
도 1c를 참조하면, 다음으로 제 1 절연층(25)과 동일한 또는 상이한 재료의 제 2 절연층(39)은 유전층(29)상에 그리고 비아들(35,37)내에 증착된다. 층(39)은또한 비교적 낮은 K 재료(예를 들면, K는 3.0보다 작음)가 되어야 한다.
도 1d를 참조하면, 다음으로 트렌치들(41,42,43)은 적절한 포토 패터닝에 의해 절연층(39)에 형성된다. 동일한 단계에서 비아들(35,37)은 절연층(25)을 통하여 금속 상호접속부(23,24) 제각각으로 연장된다. 부분(29A)의 유전층(29)은 트렌치(41)의 에칭을 정지시키는 에칭 정지부로서의 역할을 수행한다. 비아들(35,37)은 도 1b에 예시된 상기 에칭 단계의 유전층(29)에서 형성되었으므로, 에칭은 양쪽 비아들(35,37)에서 금속 상호접속부(23,24) 방향으로 계속된다. 트렌치들(42,43)은 비아들(35,37) 보다 더 넓으며 통상적으로 도 1에 도시된 비아와는 완전히 정렬되지는 않는다.
도 1d에 예시된 에칭 단계는 캐패시터 유전체로서의 역할을 수행할 부분(29A)을 손상시키지 않도록 고도로 선택적이여야 한다. 트렌치들(41,42,43)을 형성하고 비아들(35,37)을 금속층(21)으로 연장시키는데 사용된 에칭 프로세스는 절연체들(39,25)을 효과적으로 에칭하지만 텅스텐 플레이트(27) 또는 유전층(29)에 대해서는 그다지 에칭 효과를 가지지 못한다는 특성을 갖는다. 이점에 있어서, 유전층(29)이 실리콘 질화물 또는 이와 유사한 재료로 구성될 때, 도 1d에 예시된 단계를 위한 적절한 에칭이 통상적인 퍼플루오르화탄소(perfluorocarbon:PFC) 또는 수소플루오르화탄소(HFC) 에칭을 이용하여 수행될 수 있다.
도 1e에 도시된 바와 같이, 다음 단계는 절연층(39)의 상부상에, 비아들(35,37)내에 그리고 트렌치들(41,42,43)내에 장벽층(barrier layer:51)을 증착시킨다. 보다 바람직한 실시예에서, 장벽층(51)은 Ta,TaN,WN,TiN,TaSiN,TiSiN및 스퍼터링된 구리 시드 층 중 하나 이상으로 구성될 수 있다. 일반적으로, 내화성 금속, 내화성 금속 실리사이드 및/또는 내화성 금속 질화물로 이루어진 임의의 조합은 장벽층(51)으로 사용될 수 있다. 장벽층(51)은 그것이 최종 단계에서 전기도금될 구리와 격리되도록 이 시점(point)까지 형성된 구조를 피복한다. 얇은 구리 시드 층은 구리가 중심이 될수 있는(nucleate) 표면을 형성하도록 설계된다. 어떠한 경우에는, 장벽층(51)에 구리를 포함하는 것이 반드시 필요한 것은 아니다. 이후에, 구리층(53)은 장벽층(51)위를 전기도금한다.
도 1f에 예시된 캐패시터 구조를 제조하는 최종 단계에서, 평탄화 단계에 의해 구리층(53)은 표면(55)까지 제거되는데, 이는 본 발명의 바람직한 실시예에서 통상적인 화학적-기계적 연마(CMP) 단계이다. 평탄화 단계는 과잉 구리를 절연층(39) 레벨(55)까지 제거한다. 이것은 구리 스터드들(61,63)로부터 트렌치(41)의 상부 플레이트(59)를 효율적으로 격리시킨다. 층(53)을 구리로 형성하는 것이 바람직할 지라도, 본 발명이 이에 국한되는 것은 아니다. 그러므로, 알루미늄, 알루미늄/구리 합금 및 기타 다른 금속이 층(53)을 위해 사용될 수 있다. 층(53)이 구리로 구성되지 않을 때, 전형적으로 장벽층(51)의 일부로서 스퍼터링된 시드 층을 제공하는 것이 필수적인 것은 아니다. 그러므로, 완성된 기본 캐패시터 구조가 도 1f에 도시되고, 이는 하부 플레이트(27), 상부 플레이트(59) 및 이들 사이에 위치된 유전층(29A)을 포함한다. 절연층(25) 및 유전층(29A)은 플레이트 (59)와의 임의의 전기 컨택트로부터 이것을 격리시키는 하부 플레이트(27)를 거의 완전히 둘러싼다. 숄더(27A)는 플레이트(27)가 비아(37)내에 돌출할 때 노출되는플레이트(27)의 유일한 부분이다. 숄더 및 에지(27A)는 비아(37)내의 스터드와 전기적 컨택트 상태에 있게 된다. 층(51A)은 구리층(53)을 전기도금하기 전에 증착된 장벽층(51)의 일부이다. 그러므로, 도 1f에 도시된 캐패시터 구조는 웨이퍼상의 회로도의 나머지 부분과 상호접속하게 된다. 플레이트(59)의 표면(66)은 상부 플레이트(59)에 대한 컨택트를 제공하고 비아(37)내의 스터드는 하부 플레이트(27)에 대한 컨택트를 제공한다.
전술된 제조 프로세스에 추가적인 단계를 포함함으로써 전술된 캐패시터 구조를 형성하는 방법에 유용한 변형을 제공한다. 본 발명의 제 2 실시예는 제 2 절연층(39)을 형성하기 전에 캐패시터 유전체(29)를 패터닝하기 위한 제 2 마스크 및 에칭 단계를 추가함으로써 달성될 수 있다. 도 1b를 참조하면, 제 2 마스크 및 에칭 단계는 유전층(29) 부분(29B,29C)을 제거한다. 도 1g는 이 마스크 및 에칭 단계 후, 제 2 절연층(39)이 도포되기 전의 웨이퍼를 도시한다. 캐패시터 유전체(29)는 높은 유전 상수 재료인 것이 바람직하며, 본 변형은 상호접속부들간의 라인 대 라인 캐패시턴스(line to line capacitance)를 감소시킨다.
도 1a-1f에 도시된 비아에 관한 제 1 집적 기법에 대한 대안이 도 2a에 예시된다. 본 실시예에 있어서, 하부 플레이트(27)가 제조되고 유전층(29) 및 절연층(39)이 증착된 이후에, 절연층(39)상에 포토레지스트 층(80)이 제공된다. 이후에, 도 2a에 예시된 바와 같이 포토레지스트 층(80)이 포토-패터닝되어 비아들(35,37)을 형성한다.
도 2b를 참조하면, 도 1d에 도시된 바와 같이 이후에 비아들(35,37)은 절연층(39), 유전층(29) 및 제 1 절연층(25)을 통해 상호접속부(23,24) 제각기까지 에칭된다. 그러므로, 비아들(35,37)은 항상 단일 마스크로 상호접속부(23,24)에 형성된다. 다음으로, 트렌치(41,42)를 형성하기 위해 또 다른 포토레지스트 층(도시되지 않음)이 도포되고 포토-패터닝되어, 도 1d에 도시된 바와 동일한 구조를 형성한다. 이후, 칩(19)은 도 1e 및 1f에 전술되고 예시된 프로세스 단계에 후속하여 완성된다.
도 1a-1f 및 2a 및 2b에 예시된 프로세스에 따라 형성된 캐패시터 구조가 매우 효과적으로 기능하고 즉시 제조가능하지만, 원하는것 보다 많은 반도체 칩(19)의 금속 라인들간의 캐패시턴스 및 누설이 존재할 수 있다. 이것은 비교적 높은 유전층(29)의 유전 상수 및 반도체 칩(19)의 금속 라인들간의 그 위치로 인해 발생한다. 도 3a 및 도 3b에 예시된 본 발명의 실시예는 잠재적인 단점들을 극복하도록 설계된다.
본 실시예에서, 하부 플레이트(27) 및 유전층(29)을 형성하는 금속층(도시되지 않음)이 증착된다. 이후에 포토레지스트 층(도시되지 않음)이 도포되고, 단일 마스크를 이용하여 패터닝되고 도 3a에 예시된 바와 같이 금속/유전층 스택을 형성하기 위해 에칭된다. 도 3a에 도시된 바와 같이, 이후에 포토레지스트 층(80)은 절연층(39)상에 증착되고 패터닝되어 비아들(35,37)을 형성한다. 도 2b에 관해 전술된 바와 같이 이후에, 비아들(35,37)은 상호접속부(23,24)를 에칭한다. 그리고나서 도 3b에 도시되고 도 2b에 대해 기술된 바와 같이 트렌치들(41,42,43)은 절연층(39)에 형성된다. 최종적으로, 반도체 칩(19)은 도 1e 및 1f에 전술되고 예시된 바와 같이 완성된다.
도 1a-1f에 예시된 방법의 또 다른 변형이 도 4a 및 4b에 도시된다. 이 방법은 하부 플레이트(27) 및 유전층(29)이 단일 마스크로 패터닝된다는 점에서 도 3a 및 도 3b에 도시된 바와 유사하다. 이로서, 와이어링 라인들간에 높은 K 유전체가 존재하지 않는다. 그러나 본 실시예는 낮은 K 유전체 에칭 정지층(82)이 제 1 절연층(25) 및 하부 플레이트(27)/유전층(29) 스택상에 증착된다는 점에서 도 3a 및 도 3b에 도시된 실시예와 다르다. 에칭 정지층(82)으로 적절한 재료는 SiCxHy및 SiOx를 포함하는데, 이는 전형적으로 대략 20-50nm의 두께로 증착된다. 이후, 전술된 바와 같이, 에칭 정지층(82)에 절연층(39)이 증착되고 패터닝되어 비아들(35,37) 및 트렌치들(41,42,43)을 형성한다. 도 4b에 도시된 바와 같이, 트렌치들(41,42,43)의 형성은 트렌치내의 에칭 정지층(82)의 제거를 포함한다. 이후에, 도 1a-1f에 관련하여 전술된 프로세스 단계 이후에, 칩(19)의 제조가 완성된다.
에칭 정지층(82)을 제공함으로써 후속 프로세스 단계에서 절연층(39)내에 형성되는 금속 와이어 구조(도시되지 않음)의 깊이가 정확히 제어될 수 있다는 장점을 갖는다. 이는 와이어 구조가 형성될 절연층(39)내에서의 트렌치의 형성을 에칭 정지층(82)상에 정지시킴으로써 발생한다. 트렌치 깊이의 제어 및 이에 따른 와이어 구조의 두께는 다양한 두께의 와이어 구조로부터 발생할 수 있는 와이어링 사이의 용량성 결합을 피하거나 또는 상당히 감소시킨다.
도 5a-5b는 도 1f에서 도시되는 바와 같이 본래 동일한 캐패시터 구조를 제조하는 본 발명의 또 다른 실시예를 도시한다. 도 5a는 적어도 제 1 금속층(174)을 통해 제조된 디바이스를 가지는 반도체 칩(172)의 소부분의 단면도를 제공한다. 전형적으로, 층(174)은 금속 상호접속부(176,178)가 형성되는 절연층(175)을 갖는다. 전술된 바와 같이, 제 1 단계는 절연층(180)을 증착하고 후속하여 일반적으로 플레이트(27)에 적절한 텅스텐 또는 기타 다른 재료로 구성된 금속 플레이트(182)를 패터닝한다. 절연층(25)에 사용된 재료는 절연층(180)을 위해 이용될 수 있다. 다음으로 절연층(180)과 동일한 또는 상이한 재료의 제 2 절연층(184)은 칩(172)내에 증착된다. 최종적으로, 포토레지스트 층(186)이 도포된다.
도 5b를 참조하면, 포토 패터닝은 절연층(184)에 캐패시터 트렌치(188) 및 금속 라인 트렌치(190)를 형성하기 위해 수행된다. 이후에, 포토레지스트 층(186)이 제거된다.
다음으로, 얇은 고 유전 상수 재료 층(192)(도 5c)이 절연층(184) 및 노출된 금속 플레이트(182) 일부상에 증착된다. 층(29)을 위해 이용된 재료 타입은 층(192)를 위해 사용될 수 있다.
도 5d에 예시된 바와 같이, 제 2 포토레지스트 층(194)이 증착된다. 이후에, 비아들(196,198)을 형성하기 위해 포토레지스트 층(194)이 패터닝되고, 유전층(192)상에서 정지한다. 다음으로, 도 5e에 도시된 바와 같이, 비아들이 상호접속부(176,178)상에서 정지하도록 비아들(196,198)은 높은 K 유전층(192) 및 절연층(180)을 통해 연장한다. 비아(196)가 금속 플레이트(182)의 숄더(182A)를 노출시키도록 사이즈가 조절된다(sized). 후속하여, 포토레지스트 층(194)이 도 5f에 도시된 구조에 이르도록 제거된다.
다음으로, 장벽층(200)(도 5g)은 유전층(192)위에 그리고 비아들(196,198)을 규정하는 표면상에 증착된다. 장벽층(200)은 전술된 바와 장벽층(51)과 동일한 재료로, 예를 들면 얇은 TaN 층 및 얇은 스퍼터링된 구리 시드 층으로 구성된다. 다음 단계에서, 구리층(202)은 구리와는 다른 재료로 구성될 수 있으며, 이 경우에 장벽층(200)은 전형적으로 스퍼터링된 구리 시드 층을 포함하지는 않을 것이다.
도 5i에 도시된 바와 같이, 이후에 칩(172)은 화학적-기계적 연마 또는 이와 유사한 방법을 이용하여 평탄화되는데 이는 칩(172)의 표면으로부터 과잉 금속을 제거하고 장벽층(200) 및 유전층의 일부에 수평 연장하는 상부를 제거하여 표면(203)에서 정지하게 된다. 이 프로세스는 하부 플레이트(182), 유전층(192A) 및 상부 플레이트(204)를 갖는 완성된 캐패시터를 갖게된다. 하부 패캐시터 플레이트(182)의 숄더(182A)는 스터드(206), 즉 비아(196)내의 금속와 전기적 컨택트 상태에 있게된다. 그러므로, 캐패시터는 칩(172)의 나머지 회로와의 접속을 준비하게 된다. 상부 플레이트(204)와의 컨택트는 플레이트의 최상부면(top surface:204A)상에서 이루어지고 하부 플레이트(182)와의 컨택트는 비아(196)내 스터드(206)의 최상부면(206A)에서 이루어진다.
본 발명은 원칙적으로 구리 이중 대머신 제조 프로세스에서의 이용에 적합하다. 그러나, 전술된 모든 대머신 금속 구성물, 예를 들면 상호접속부(23) 또는 금속층(53)은 꼭 구리가 아니더라도 임의의 적절한 금속으로부터 형성될 수 있다. 구리가 사용되지 않을 때는 하부 장벽 층, 예를 들면 구리 시드 층을 생략하는 장벽층(51)으로 조성되는 것이 바람직하다.
본 발명이 바람직한 실시예와 관련하여 기술될 지라도, 그것에 국한되는 것은 아니라는 것을 이해해야 한다. 반대로, 그것은 첨부된 청구항에서 규정된 바와 같은 본 발명의 사상 및 범주내에 포함될 수 있는 모든 대안, 수정 및 등가물을 포함할 수 있다.
본 발명은 반도체 칩상의 금속 층내에 금속 캐패시터를 제조하는 방법 및 디바이스를 제공하고, 구리 이중 대머신 제조 프로세스의 일부로서 칩상의 금속 캐패시터를 제조하는 방법을 제공한다.
본 발명은 또한 구리 이중 대머신 제조 프로세스의 일부로서 반도체 칩상의 정밀 금속 캐패시터(precision metal capacitor)를 제조하는 방법을 제공한다.

Claims (24)

  1. 적어도 하나의 금속 레벨을 통해 제조된 디바이스를 가지는 웨이퍼상에 금속 캐패시터를 형성하는 방법에 있어서,
    a. 제 1 절연층을 제공하는 단계와,
    b. 상기 제 1 절연층 상에 제 1 금속 플레이트를 형성하는 단계와,
    c. 상기 제 1 금속 플레이트의 상부상에 제 1 유전층 재료를 제공하는 단계와,
    d. 상기 제 1 유전성 재료를 통해 연장하고 상기 제 1 금속 플레이트와 컨택트하는 비아를 형성하는 단계와,
    e. 제 2 금속 플레이트를 형성하기 위해 상기 비아 내에 그리고 상기 제 1 유전성 재료의 상부상에 금속을 증착시키는 단계
    를 포함하는 금속 캐패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 단계 e는
    a. 상기 유전성 재료상에 제 2 절연층을 형성하는 단계와,
    b. 상기 유전성 재료가 상기 트렌치 및 상기 제 1 금속 플레이트 사이에 남아있도록 상기 제 2 절연층에 캐패시터 트렌치를 형성하는 단계와,
    c. 상기 제 2 절연층 및 상기 유전성 재료내에 상기 제 1 금속 플레이트와 컨택트하는 비아 트렌치를 형성하는 단계와,
    d. 상기 제 2 금속 플레이트를 형성하는 단계
    를 포함하는 금속 캐패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 단계 d 및 e는
    a. 상기 유전성 재료 상에 제 2 절연층을 형성하는 단계와,
    b. 상기 제 1 금속 플레이트와 컨택트하기 위해 상기 제 2 절연층 및 상기 유전 절연성 재료를 통해 상기 비아를 형성하는 단계와,
    c. 상기 유전성 재료가 상기 트렌치와 상기 제 1 금속 플레이트 사이에 존재하도록 상기 제 1 금속 플레이트 위의 상기 제 2 절연층내에 트렌치를 형성하는 단계와,
    d. 상기 트렌치내에 상기 제 2 금속 플레이트를 형성하는 단계
    를 포함하는 금속 캐패시터 형성 방법.
  4. 제 1 항에 있어서,
    상기 단계 d 및 e는
    a. 제 1 포토레지스트를 제공하는 단계와,
    b. 마스크를 이용하여 상기 제 1 포트레지스트 층내에 비아를 포토-패터닝하는 단계와,
    c. 상기 제 1 금속 플레이트와 컨택트하도록 상기 유전성 재료를 통해서 상기 비아를 아래로 연장시키는 단계와,
    d. 과잉 포토레지스트를 제거하는 단계와,
    e. 제 2 절연층을 제공하는 단계와,
    f. 제 2 포토레지스트 층을 제공하는 단계와,
    g. 상기 제 2 절연층에 트렌치 및 상기 비아를 형성하는 단계 - 상기 유전성 재료는 상기 트렌치를 위한 에칭 정지부(etch stop)로서의 역할을 수행함 - 와,
    g. 과잉 포토레지스트를 제거하는 단계
    를 포함하는 금속 캐패시터 형성 방법.
  5. 제 1 항에 있어서,
    상기 증착 단계 e는
    a. 상기 유전성 재료상에 그리고 상기 비아내에 장벽층(a barrier layer)을 제공하는 단계 - 상기 장벽층은 구리의 마이그레이션(migration)을 방지함 - 와,
    b. 상기 장벽층상에 구리 시드 층을 증착시키는 단계와,
    c. 상기 구리 시드층위에 구리층을 전기도금하는 단계와,
    d. 상기 전기도금 구리 층, 상기 장벽층 및 상기 구리 시트층의 과잉부분들을 제거하기 위해 상기 웨이퍼를 평탄화하는 단계
    를 포함하는 금속 캐패시터 형성 방법.
  6. 제 1 항에 있어서,
    상기 단계 d 및 e를 수행하기 전에 상기 유전성 재료의 부분들을 제거하는 단계를 더 포함하는 금속 캐패시터 형성 방법.
  7. 제 1 항에 있어서,
    상기 단계 c-e는
    a. 상기 제 1 절연성 재료 및 상기 제 1 금속 플레이트상에 제 2 절연층을 형성하는 단계와,
    b. 포토레지스트 층을 증착하는 단계와,
    c. 상기 포토레지스트를 포토-패터닝하여 상기 제 1 플레이트 위의 상기 제 2 절연층을 제거하는 단계와,
    d. 상기 웨이퍼를 에칭하여 상기 제 1 플레이트 위의 상기 포토레지스트 층 및 상기 제 2 절연층을 제거함으로써 캐패시터 플레이트 트렌치(a capacitor plate trench)를 형성하는 단계와,
    e. 잔류하는 상기 제 1 포토레지스트 층을 제거하는 단계와,
    f. 얇은 고 유전 상수 재료를 증착시키는 단계와,
    g. 제 2 포토레지스트를 증착시키는 단계와,
    h. 상기 제 2 포토레지스트 층내에 적어도 하나의 비아를 포토-패터닝하는 단계와,
    i. 상기 비아가 상기 제 1 금속 플레이트와 컨택트하도록, 상기 포토레지스트 층의 상기 포토 패터닝된 부분들을 통해, 상기 얇은 고 유전 상수 재료를 통해 그리고 상기 제 2 절연층을 통해 상기 비아를 형성하는 단계와,
    j. 잔류하는 상기 제 2 포토레지스트 층의 부분들을 제거하는 단계
    를 포함하는 금속 캐패시터 형성 방법.
  8. 제 7 항에 있어서,
    상기 단계 h는 상기 고 유전 상수 재료를 통해, 그리고 상기 제 2 절연층을 통해 상기 비아가 상기 제 1 금속 플레이트와 컨택트하도록, 또한 상기 제 1 절연층을 통해 적어도 하나의 금속 층까지 연장되도록 상기 비아를 에칭하는 단계를 포함하는 금속 캐패시터 형성 방법.
  9. 제 1 항에 있어서,
    상기 단계 c는 5이상인 상대적 유전 상수를 가지는 유전 재료를 증착시키는 단계를 포함하는 금속 캐패시터 형성 방법.
  10. 제 1 항에 있어서,
    상기 단계 a는 SiO2, 플루오르화된 SiO2(FSG), 폴리아렐린 에테르(polyarelene ethers:PAE) 및 아에로젤(aerogels), 수소 실세스퀘세인(HSQ), 메틸 실세스퀘세인(MSQ) 및 SiOxCyHz로 구성된 그룹으로부터 선택된 절연성 재료를 증착시키는 단계를 포함하는 금속 캐패시터 형성 방법.
  11. 제 1 항에 있어서,
    상기 단계 b는 텅스텐으로 구성된 제 1 플레이트를 형성하는 단계를 포함하는 금속 캐패시터 형성 방법.
  12. 제 1 항에 있어서,
    상기 단계 d는
    i. 상기 유전층상에 제 2 절연층을 제공하는 단계와,
    ii. 상기 제 1 금속 플레이트를 컨택트하기 위해, 단일 마스크를 이용하여 상기 제 2 절연층, 상기 유전층 및 상기 제 1 절연층을 통해 상기 비아를 형성하는 단계
    를 포함하는 금속 캐패시터 형성 방법.
  13. 제 1 항에 있어서,
    상기 단계 b 및 c는
    i. 금속층을 증착시키는 단계와,
    ii.상기 금속층의 상부상에 상기 유전성 재료 층을 증착시키는 단계와,
    iii. 단일 마스크를 이용하여 상기 유전성 재료 층 및 상기 금속층을 에칭하여 상기 제 1 금속 플레이트를 형성하는 단계
    를 포함하는 금속 캐패시터 형성 방법.
  14. 제 1 항에 있어서,
    상기 단계 d 전에 상기 제 1 금속 플레이트 및 상기 유전성 재료상에 에칭 정지층을 증착시키는 단계를 더 포함하는 금속 캐패시터 형성 방법.
  15. 제 1 항에 있어서,
    상기 단계 e 이후에 상기 금속을 평탄화시키는 단계를 더 포함하는 금속 캐패시터 형성 방법.
  16. 반도체 웨이퍼의 금속화물 층내에 제조된 캐패시터에 있어서,
    a. 제 1 절연층과,
    b. 전기 도전성 재료로부터 형성되고 상기 제 1 절연층의 제 1 측면상에 위치되는 제 1 플레이트 - 상기 제 1 플레이트는 숄더(a shoulder)를 가짐 - 와,
    c. 상기 숄더를 제외한 상기 제 1 플레이트를 피복하는 유전성 재료와,
    d. 상기 유전성 재료를 지나 아래로 돌출되고 상기 제 1 플레이트의 상기 숄더를 포함하는 비아와,
    e. 상기 숄더를 컨택트하는 상기 비아내의 금속 스터드(a metal stud)와,
    f. 상기 유전성 재료가 상기 제 1 플레이트와 상기 제 2 플레이트 사이에 위치하도록 전기적 도전성 재료로 구성되고, 상기 유전성 재료에 인접하여 위치하는 제 2 플레이트
    를 포함하는 캐패시터.
  17. 제 16 항에 있어서,
    상기 스터드 및 상기 제 2 플레이트를 분리하는 제 2 절연층을 더 포함하는 캐패시터.
  18. 제 16 항에 있어서,
    상호접속부를 가지는 금속화물 층을 더 포함하고, 상기 스터드는 상기 상호접속부와 컨택트하는 캐패시터.
  19. 제 16 항에 있어서,
    상기 제 1 플레이트는 내화성 금속(a refractory material)으로 구성되는 캐패시터.
  20. 제 16 항에 있어서,
    상기 제 2 플레이트는 구리로 구성되며,
    상기 유전층으로부터 상기 제 2 플레이트를 그리고 상기 제 2 절연층으로부터 상기 스터드를 분리하는 장벽층을 더 포함하고, 이에 의해 상기 구리로 이루어진 제 2 플레이트로부터 상기 유전층 및 상기 절연층을 보호하는 캐패시터.
  21. 제 16 항에 있어서,
    상기 제 1 및 상기 제 2 절연층은 SiO2, 플루오르화된 SiO2(FSG), 폴리아렐린 에테르(PAE), 아에로젤, 수소 실세스퀘세인(HSQ), 메틸 실세스퀘세인(MSQ) 및 SiOxCyHz로 구성된 그룹으로부터 선택된 재료인 캐패시터.
  22. 제 16 항에 있어서,
    상기 유전성 재료는 SiNxHy, SiCxHy및 SiO2로 구성되는 그룹으로부터 선택된 하나 이상의 재료인 캐패시터.
  23. 제 16 항에 있어서,
    상기 제 1 플레이트는 바깥쪽 에지(outer edges)를 가지며 상기 유전성 재료는 상기 바깥쪽 에지(outer edge) 너머로는 연장하지 않는 캐패시터.
  24. 제 16 항에 있어서,
    상기 제 1 플레이트 및 상기 유전성 재료를 피복하는 에칭 정지층을 더 포함하는 캐패시터.
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