JP2001313371A - 金属キャパシタおよびその形成方法 - Google Patents
金属キャパシタおよびその形成方法Info
- Publication number
- JP2001313371A JP2001313371A JP2001073042A JP2001073042A JP2001313371A JP 2001313371 A JP2001313371 A JP 2001313371A JP 2001073042 A JP2001073042 A JP 2001073042A JP 2001073042 A JP2001073042 A JP 2001073042A JP 2001313371 A JP2001313371 A JP 2001313371A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- plate
- insulating layer
- metal
- dielectric material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 81
- 238000000034 method Methods 0.000 title claims abstract description 60
- 230000015572 biosynthetic process Effects 0.000 title description 5
- 229910052751 metal Inorganic materials 0.000 claims abstract description 132
- 239000002184 metal Substances 0.000 claims abstract description 132
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 44
- 229910052802 copper Inorganic materials 0.000 claims abstract description 44
- 239000010949 copper Substances 0.000 claims abstract description 44
- 239000004065 semiconductor Substances 0.000 claims abstract description 33
- 238000001465 metallisation Methods 0.000 claims abstract description 25
- 239000003989 dielectric material Substances 0.000 claims description 55
- 229920002120 photoresistant polymer Polymers 0.000 claims description 42
- 238000000151 deposition Methods 0.000 claims description 25
- 230000004888 barrier function Effects 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 17
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 12
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 238000009713 electroplating Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 229920000412 polyarylene Polymers 0.000 claims description 5
- 239000003870 refractory metal Substances 0.000 claims description 5
- 150000002170 ethers Chemical class 0.000 claims 1
- 150000004678 hydrides Chemical class 0.000 claims 1
- -1 methylsilyl Chemical group 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 11
- 238000009413 insulation Methods 0.000 abstract 2
- 238000004519 manufacturing process Methods 0.000 description 35
- 230000009977 dual effect Effects 0.000 description 7
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体チップ上の金属層内に設けられる金属
キャパシタを提供する。 【解決手段】 キャパシタの下側プレートは、絶縁層お
よび誘電層の間に設けられる。絶縁層はメタライゼーシ
ョンの層に隣接し、誘電層はキャパシタの下側プレート
をキャパシタの上側プレートから分離する。下側プレー
トのショルダ部分は、それに隣接し、銅で充填されたバ
イアに接している。バイアは上側プレートとの共通表面
へ上方に向かうが、上側プレートからは電気的に分離さ
れている。バイアは、メタライゼーション層にも向かっ
て下方に延びる。この構造は、銅デュアル・ダマシン・
プロセスで形成される。
キャパシタを提供する。 【解決手段】 キャパシタの下側プレートは、絶縁層お
よび誘電層の間に設けられる。絶縁層はメタライゼーシ
ョンの層に隣接し、誘電層はキャパシタの下側プレート
をキャパシタの上側プレートから分離する。下側プレー
トのショルダ部分は、それに隣接し、銅で充填されたバ
イアに接している。バイアは上側プレートとの共通表面
へ上方に向かうが、上側プレートからは電気的に分離さ
れている。バイアは、メタライゼーション層にも向かっ
て下方に延びる。この構造は、銅デュアル・ダマシン・
プロセスで形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ウェーハ上
のメタライザーション層にキャパシタを製作することに
関し、より具体的には、半導体ウェーハ上でメタライゼ
ーション層を製作する際に銅デュアル・ダマシン・プロ
セスの一部として作成される金属キャパシタに関する。
のメタライザーション層にキャパシタを製作することに
関し、より具体的には、半導体ウェーハ上でメタライゼ
ーション層を製作する際に銅デュアル・ダマシン・プロ
セスの一部として作成される金属キャパシタに関する。
【０００２】
【従来の技術】チップ構成要素のフロント・エンド・オ
ブ・ザ・ライン（ＦＥＯＬ）が次第により小さく、より
多数に、より複雑に、より高速になるにつれて、バック
・エンド・オブ・ザ・ライン（ＢＥＯＬ）層の数が増加
した。ＦＥＯＬデバイスのサイズおよび密度のため、Ｂ
ＥＯＬ層内の相互接続配線の幅、したがって断面積が減
少した。しかし、断面積などを減少させると、従来使用
されたアルミニウム相互接続配線の抵抗が増大する。し
たがって最近は、銅の抵抗品質がより低いという理由
で、ＢＥＯＬ構造で銅を使用する動きがある。銅を使用
するには、銅デュアル・ダマシン製造技法に基づいた全
体的に新しい製作技術を採用することが必要となる。
ブ・ザ・ライン（ＦＥＯＬ）が次第により小さく、より
多数に、より複雑に、より高速になるにつれて、バック
・エンド・オブ・ザ・ライン（ＢＥＯＬ）層の数が増加
した。ＦＥＯＬデバイスのサイズおよび密度のため、Ｂ
ＥＯＬ層内の相互接続配線の幅、したがって断面積が減
少した。しかし、断面積などを減少させると、従来使用
されたアルミニウム相互接続配線の抵抗が増大する。し
たがって最近は、銅の抵抗品質がより低いという理由
で、ＢＥＯＬ構造で銅を使用する動きがある。銅を使用
するには、銅デュアル・ダマシン製造技法に基づいた全
体的に新しい製作技術を採用することが必要となる。
【０００３】過去において、半導体チップ用の減結合キ
ャパシタは、パッケージング内に配置されていた。しか
し、半導体チップが現在動作する高周波が与えられた場
合、パッケージング内に配置されるにあたり、減結合キ
ャパシタ用導電パスが長いことは、しばしば受け入れる
ことができない。減結合キャパシタ用の導電パス長を低
減することが必要になると共に、半導体チップのＢＥＯ
Ｌ層上の相互接続に対するアルミニウム反応性イオン・
エッチング・プロセスから銅デュアル・ダマシン相互接
続へ移行することによって、新規のチップ・レベルの集
積減結合キャパシタ構造とその製作方法が必要となる。
ャパシタは、パッケージング内に配置されていた。しか
し、半導体チップが現在動作する高周波が与えられた場
合、パッケージング内に配置されるにあたり、減結合キ
ャパシタ用導電パスが長いことは、しばしば受け入れる
ことができない。減結合キャパシタ用の導電パス長を低
減することが必要になると共に、半導体チップのＢＥＯ
Ｌ層上の相互接続に対するアルミニウム反応性イオン・
エッチング・プロセスから銅デュアル・ダマシン相互接
続へ移行することによって、新規のチップ・レベルの集
積減結合キャパシタ構造とその製作方法が必要となる。
【０００４】
【発明が解決しようとする課題】本発明の目的は、半導
体チップ上の金属層内に金属キャパシタを製作する方法
およびデバイスを提供することである。
体チップ上の金属層内に金属キャパシタを製作する方法
およびデバイスを提供することである。
【０００５】本発明の他の目的は、銅デュアル・ダマシ
ン製造プロセスの一部としてチップ上に金属キャパシタ
を製作する方法を提供することである。
ン製造プロセスの一部としてチップ上に金属キャパシタ
を製作する方法を提供することである。
【０００６】別の目的は、銅デュアル・ダマシン製造プ
ロセスの一部として半導体チップ上に高精度金属キャパ
シタを製作する方法を提供することである。
ロセスの一部として半導体チップ上に高精度金属キャパ
シタを製作する方法を提供することである。
【０００７】
【課題を解決するための手段】そのような目的および他
の目的は、少なくとも１つの金属レベルを通して製作さ
れるデバイスを有するウェーハ上に金属キャパシタを形
成する方法を提供することによって達せられる。方法
は、絶縁層を付着するステップと、絶縁層上に第１金属
プレートを形成するステップと、次いで第１金属プレー
トの頂部上に誘電材料を設けるステップとを含む。次い
でバイアを、誘電材料を通して延在し、かつ第１金属プ
レートに接触するように形成する。最後に、金属をバイ
ア内および第１絶縁材料の頂部上に付着させて、第２金
属プレートを形成する。
の目的は、少なくとも１つの金属レベルを通して製作さ
れるデバイスを有するウェーハ上に金属キャパシタを形
成する方法を提供することによって達せられる。方法
は、絶縁層を付着するステップと、絶縁層上に第１金属
プレートを形成するステップと、次いで第１金属プレー
トの頂部上に誘電材料を設けるステップとを含む。次い
でバイアを、誘電材料を通して延在し、かつ第１金属プ
レートに接触するように形成する。最後に、金属をバイ
ア内および第１絶縁材料の頂部上に付着させて、第２金
属プレートを形成する。
【０００８】本発明の他の態様では、本発明は、半導体
ウェーハのメタライゼーション層内に製作されたキャパ
シタを提供する。キャパシタは、絶縁層と、導電材料か
ら作成され絶縁層の第１の側に配置された第１プレート
とを含む。第１プレートはショルダを有する。さらに、
キャパシタは、ショルダを除いて第１プレートを覆う誘
電材料と、誘電材料を通過して下方に向かい、第１プレ
ートのショルダを含むバイアとを有する。金属スタッド
は、バイア内でショルダに接触するように配置される。
第２プレートは、誘電材料が第１プレートと第２プレー
トの間に配置されるように、誘電材料に隣接して配置さ
れる。
ウェーハのメタライゼーション層内に製作されたキャパ
シタを提供する。キャパシタは、絶縁層と、導電材料か
ら作成され絶縁層の第１の側に配置された第１プレート
とを含む。第１プレートはショルダを有する。さらに、
キャパシタは、ショルダを除いて第１プレートを覆う誘
電材料と、誘電材料を通過して下方に向かい、第１プレ
ートのショルダを含むバイアとを有する。金属スタッド
は、バイア内でショルダに接触するように配置される。
第２プレートは、誘電材料が第１プレートと第２プレー
トの間に配置されるように、誘電材料に隣接して配置さ
れる。
【０００９】
【発明の実施の形態】本発明は、ＢＥＯＬデュアル・ダ
マシン製作プロセスの際にメタライゼーション層内に作
成される埋込み金属キャパシタである。
マシン製作プロセスの際にメタライゼーション層内に作
成される埋込み金属キャパシタである。
【００１０】図１ないし図６は、本発明のキャパシタを
製造する一方法を示す。キャパシタは、半導体チップ１
９上の金属層内に製作するが、そのようなチップの一部
を図１に示す。通常、チップ１９は、少なくとも第１金
属層２１を通して製作されたデバイスを有する。金属層
２１は、金属相互接続２３および２４が埋め込まれ、か
つ不動態化された絶縁層２２を有する。第１絶縁層２
５、たとえばＳｉＯ2、フッ素化ＳｉＯ2（ＦＳＧ）、ポ
リアリーレンエーテル（ＰＡＥ）、エーロゲル、水素化
シルセスキオキサン（ＨＳＱ）、メチルシルセスキオキ
サン（ＭＳＱ）、または同様の材料を、第１金属層２１
上に形成する。好ましくは、第１絶縁層２５は、低Ｋ
（たとえば、好ましくは３．０未満の）誘電率の絶縁体
から作成する。キャパシタの埋込み金属プレートとして
働くことになる金属プレート２７を、従来の付着ステッ
プおよびエッチング・ステップを使用して形成する。プ
レート２７は、隣接する金属と両立し、かつ良好な導電
率を有するタングステンまたは同様の高融点金属とする
ことができる。さらに、プレート２７は、様々な製作ス
テップの際にキャパシタ絶縁体をその頂部上で破壊する
粒界成長または粒界移動を生じない材料から形成するべ
きである。誘電層２９を第１金属層２１およびプレート
２７の上に配設する。本発明のこの実施形態では、誘電
層２９は、後述するように、エッチ・ストップおよびキ
ャパシタ誘電体として働く。誘電層２９は、窒化ケイ素
（ＳｉＮxＨy）、炭化ケイ素（ＳｉＣxＨy）、二酸化ケ
イ素（ＳｉＯ2）または他の同様の材料から作成する。
好ましくは、誘電層２９は、比較的Ｋが高い（たとえば
５を超える）誘電率の絶縁体である。
製造する一方法を示す。キャパシタは、半導体チップ１
９上の金属層内に製作するが、そのようなチップの一部
を図１に示す。通常、チップ１９は、少なくとも第１金
属層２１を通して製作されたデバイスを有する。金属層
２１は、金属相互接続２３および２４が埋め込まれ、か
つ不動態化された絶縁層２２を有する。第１絶縁層２
５、たとえばＳｉＯ2、フッ素化ＳｉＯ2（ＦＳＧ）、ポ
リアリーレンエーテル（ＰＡＥ）、エーロゲル、水素化
シルセスキオキサン（ＨＳＱ）、メチルシルセスキオキ
サン（ＭＳＱ）、または同様の材料を、第１金属層２１
上に形成する。好ましくは、第１絶縁層２５は、低Ｋ
（たとえば、好ましくは３．０未満の）誘電率の絶縁体
から作成する。キャパシタの埋込み金属プレートとして
働くことになる金属プレート２７を、従来の付着ステッ
プおよびエッチング・ステップを使用して形成する。プ
レート２７は、隣接する金属と両立し、かつ良好な導電
率を有するタングステンまたは同様の高融点金属とする
ことができる。さらに、プレート２７は、様々な製作ス
テップの際にキャパシタ絶縁体をその頂部上で破壊する
粒界成長または粒界移動を生じない材料から形成するべ
きである。誘電層２９を第１金属層２１およびプレート
２７の上に配設する。本発明のこの実施形態では、誘電
層２９は、後述するように、エッチ・ストップおよびキ
ャパシタ誘電体として働く。誘電層２９は、窒化ケイ素
（ＳｉＮxＨy）、炭化ケイ素（ＳｉＣxＨy）、二酸化ケ
イ素（ＳｉＯ2）または他の同様の材料から作成する。
好ましくは、誘電層２９は、比較的Ｋが高い（たとえば
５を超える）誘電率の絶縁体である。
【００１１】図２を参照すると、次のステップでは、相
互接続２３および２４のそれぞれの直接上方で第１金属
層２１に対する接触部を設けるために、バイア３５およ
び３７を形成する。バイア３５および３７の形成は、フ
ォトレジストを付着させ、バイア３５および３７の形成
のために用意するマスクでフォトパターニングし、エッ
チングによりバイア３５および３７を形成し、次いでフ
ォトレジストを除去することによって行う。フォトレジ
ストを付着させ、マスクでフォトパターニングし、エッ
チングし、フォトレジストを除去する技法は周知である
ので、プロセスを考察するたびに、バイアまたはトレン
チを形成するプロセス全体の完全な説明または図示を与
えることはない。後に詳述するように、バイア３７は、
下方にある金属相互接続２４と埋込み金属プレート２７
を接続する金属（たとえばタングステンまたは銅）スタ
ッドを受けるために形成する。この点について、バイア
３７は、誘電層２９の部分２９Ａが下側のプレート２７
の上方で除去されてショルダ２７Ａを露出するように形
成する。バイア３５は、典型的な垂直相互接続または金
属層２１と上側金属層との間のスタッドを受ける。
互接続２３および２４のそれぞれの直接上方で第１金属
層２１に対する接触部を設けるために、バイア３５およ
び３７を形成する。バイア３５および３７の形成は、フ
ォトレジストを付着させ、バイア３５および３７の形成
のために用意するマスクでフォトパターニングし、エッ
チングによりバイア３５および３７を形成し、次いでフ
ォトレジストを除去することによって行う。フォトレジ
ストを付着させ、マスクでフォトパターニングし、エッ
チングし、フォトレジストを除去する技法は周知である
ので、プロセスを考察するたびに、バイアまたはトレン
チを形成するプロセス全体の完全な説明または図示を与
えることはない。後に詳述するように、バイア３７は、
下方にある金属相互接続２４と埋込み金属プレート２７
を接続する金属（たとえばタングステンまたは銅）スタ
ッドを受けるために形成する。この点について、バイア
３７は、誘電層２９の部分２９Ａが下側のプレート２７
の上方で除去されてショルダ２７Ａを露出するように形
成する。バイア３５は、典型的な垂直相互接続または金
属層２１と上側金属層との間のスタッドを受ける。
【００１２】図３を参照すると、次いで、第１絶縁層２
５と同一のまたは異なる材料の第２絶縁層３９を誘電層
２９上に、ならびにバイア３５および３７内に付着させ
る。好ましくは、層３９も比較的Ｋが低い（たとえば
３．０未満の）材料であるべきである。
５と同一のまたは異なる材料の第２絶縁層３９を誘電層
２９上に、ならびにバイア３５および３７内に付着させ
る。好ましくは、層３９も比較的Ｋが低い（たとえば
３．０未満の）材料であるべきである。
【００１３】図４を参照すると、次いで、トレンチ４
１、４２、および４３を適切なフォトパターニングによ
って絶縁層３９内に形成する。同一のステップにおいて
バイア３５および３７は、下方に絶縁層２５を通ってそ
れぞれ金属相互接続２３および２４まで延在する。部分
２９Ａにある誘電層２９は、トレンチ４１のエッチング
を止めるエッチ・ストップとして作用する。バイア３５
および３７は、図２に示した先行するエッチング・ステ
ップで誘電層２９内に形成されているので、エッチング
は、バイア３５および３７の両方で金属相互接続２３お
よび２４まで継続することになる。トレンチ４２および
４３はバイア３５および３７より幅が広くてよく、通常
図４に示すようにバイアと完全に位置合わせされること
はない。
１、４２、および４３を適切なフォトパターニングによ
って絶縁層３９内に形成する。同一のステップにおいて
バイア３５および３７は、下方に絶縁層２５を通ってそ
れぞれ金属相互接続２３および２４まで延在する。部分
２９Ａにある誘電層２９は、トレンチ４１のエッチング
を止めるエッチ・ストップとして作用する。バイア３５
および３７は、図２に示した先行するエッチング・ステ
ップで誘電層２９内に形成されているので、エッチング
は、バイア３５および３７の両方で金属相互接続２３お
よび２４まで継続することになる。トレンチ４２および
４３はバイア３５および３７より幅が広くてよく、通常
図４に示すようにバイアと完全に位置合わせされること
はない。
【００１４】図４に示したエッチング・ステップは、そ
れがキャパシタ誘電体として働く部分２９Ａを劣化させ
ないように、選択性の高いものでなくてはならない。ト
レンチ４１、４２、および４３、ならびに金属層２１ま
での延長バイア３５および３７を形成するために使用す
るエッチング・プロセスの特性は、それが絶縁体３９お
よび２５を効果的にエッチングするが、タングステン・
プレート２７または誘電層２９に対してはあまりエッチ
ング効果がないようなものである。この点について、誘
電層２９が窒化ケイ素または同様の材料から作成される
とき、図４に示すステップに適するエッチングは、従来
のパーフルオロカーボン（ＰＦＣ）またはヒドロフルオ
ロカーボン（ＨＦＣ）エッチングを使用して実現でき
る。
れがキャパシタ誘電体として働く部分２９Ａを劣化させ
ないように、選択性の高いものでなくてはならない。ト
レンチ４１、４２、および４３、ならびに金属層２１ま
での延長バイア３５および３７を形成するために使用す
るエッチング・プロセスの特性は、それが絶縁体３９お
よび２５を効果的にエッチングするが、タングステン・
プレート２７または誘電層２９に対してはあまりエッチ
ング効果がないようなものである。この点について、誘
電層２９が窒化ケイ素または同様の材料から作成される
とき、図４に示すステップに適するエッチングは、従来
のパーフルオロカーボン（ＰＦＣ）またはヒドロフルオ
ロカーボン（ＨＦＣ）エッチングを使用して実現でき
る。
【００１５】図５に示すように、次のステップは、絶縁
層３９の頂部上、バイア３５および３７内、ならびにト
レンチ４１、４２、および４３内にバリア層５１を付着
させる。好ましい実施形態では、バリア層５１は、Ｔ
ａ、ＴａＮ、ＷＮ、ＴｉＮ、ＴａＳｉＮ、ＴｉＳｉＮ、
およびスパッタ銅シード層のうちの１つ以上から作成で
きる。一般に、高融点金属、高融点金属シリサイドまた
は高融点金属窒化物、あるいはこれらの組合せからなる
任意の組合せを、バリア層５１用に使用できる。バリア
層５１はこの時点までに形成された構造を包み、その結
果、最終ステップで電解めっきされる銅から構造が分離
される。銅の薄いシード層は、その上に銅が核形成する
表面を生成するように設計される。いくつかの事例で
は、バリア層５１にシード層を含める必要がないことも
ある。次いで銅層５３を、バリア層５１上に電解めっき
する。
層３９の頂部上、バイア３５および３７内、ならびにト
レンチ４１、４２、および４３内にバリア層５１を付着
させる。好ましい実施形態では、バリア層５１は、Ｔ
ａ、ＴａＮ、ＷＮ、ＴｉＮ、ＴａＳｉＮ、ＴｉＳｉＮ、
およびスパッタ銅シード層のうちの１つ以上から作成で
きる。一般に、高融点金属、高融点金属シリサイドまた
は高融点金属窒化物、あるいはこれらの組合せからなる
任意の組合せを、バリア層５１用に使用できる。バリア
層５１はこの時点までに形成された構造を包み、その結
果、最終ステップで電解めっきされる銅から構造が分離
される。銅の薄いシード層は、その上に銅が核形成する
表面を生成するように設計される。いくつかの事例で
は、バリア層５１にシード層を含める必要がないことも
ある。次いで銅層５３を、バリア層５１上に電解めっき
する。
【００１６】キャパシタ構造の最後の製作ステップで
は、図６に示すように、銅層５３を平坦化ステップによ
って表面５５まで下方に除去する。好ましい実施形態で
は、平坦化ステップは従来の化学機械研磨（ＣＭＰ）ス
テップである。平坦化ステップによって、余分な銅が絶
縁層３９のレベル５５まで下方に除去される。これによ
って、銅スタッド６１および６３からトレンチ４１内の
上側プレート５９が効果的に分離される。上側プレート
５９は、容量性構造（capacitive structure）の頂部プ
レートを形成する。層５３は銅から作成することが好ま
しいが、本発明はそれに限定されるものではない。した
がって、アルミニウム、アルミニウム銅合金、および他
の金属が層５３に使用できる。層５３を銅から作成しな
いときは、通常、バリア層５１の一部としてスパッタ・
シード層を設ける必要はない。
は、図６に示すように、銅層５３を平坦化ステップによ
って表面５５まで下方に除去する。好ましい実施形態で
は、平坦化ステップは従来の化学機械研磨（ＣＭＰ）ス
テップである。平坦化ステップによって、余分な銅が絶
縁層３９のレベル５５まで下方に除去される。これによ
って、銅スタッド６１および６３からトレンチ４１内の
上側プレート５９が効果的に分離される。上側プレート
５９は、容量性構造（capacitive structure）の頂部プ
レートを形成する。層５３は銅から作成することが好ま
しいが、本発明はそれに限定されるものではない。した
がって、アルミニウム、アルミニウム銅合金、および他
の金属が層５３に使用できる。層５３を銅から作成しな
いときは、通常、バリア層５１の一部としてスパッタ・
シード層を設ける必要はない。
【００１７】このようにして、完全な基本キャパシタ構
造が図６に出現し、底部プレート２７、頂部プレート５
９、およびそれらの間に配置された誘電層２９Ａを含む
ことになる。絶縁層２５および誘電層２９Ａは、ほぼ完
全に底部プレート２７を囲み、それをプレート５９との
電気的接触から分離する。ショルダ２７Ａのみが、バイ
ア３７に向かうように露出したプレート２７の部分であ
る。ショルダおよびエッジ２７Ａによって、バイア３７
内のスタッド６３との電気的接触部が作成される。層５
１Ａは、銅層５３を電解めっきする前に付着させるバリ
ア層５１の一部であり、それ自体が導電層である。した
がって、図６に示す容量性構造は、ウェーハ上の回路構
成の残り部分に対する相互接続に向けて準備されること
になる。プレート５９の表面６６は上側プレート５９に
対する接触部を提供し、バイア３７内のスタッド６３は
下側プレート２７に対する接触部を提供する。
造が図６に出現し、底部プレート２７、頂部プレート５
９、およびそれらの間に配置された誘電層２９Ａを含む
ことになる。絶縁層２５および誘電層２９Ａは、ほぼ完
全に底部プレート２７を囲み、それをプレート５９との
電気的接触から分離する。ショルダ２７Ａのみが、バイ
ア３７に向かうように露出したプレート２７の部分であ
る。ショルダおよびエッジ２７Ａによって、バイア３７
内のスタッド６３との電気的接触部が作成される。層５
１Ａは、銅層５３を電解めっきする前に付着させるバリ
ア層５１の一部であり、それ自体が導電層である。した
がって、図６に示す容量性構造は、ウェーハ上の回路構
成の残り部分に対する相互接続に向けて準備されること
になる。プレート５９の表面６６は上側プレート５９に
対する接触部を提供し、バイア３７内のスタッド６３は
下側プレート２７に対する接触部を提供する。
【００１８】これまでに説明した製作プロセスに追加の
ステップを含めることによって、上述した容量性構造を
作成する方法の有用な変形形態が提供される。本発明の
第２の実施形態は、第２絶縁層３９を形成する前にキャ
パシタ誘電体２９をパターニングするための第２のマス
クおよびエッチング・ステップを追加することによって
実現される。図２を参照すると、第２のマスクおよびエ
ッチング・ステップによって誘電層２９の部分２９Ｂお
よび２９Ｃが除去される。図７は、そのマスクおよびエ
ッチング・ステップの後で、かつ第２絶縁層３９を塗布
させる前のウェーハを示す。キャパシタ誘電体２９は、
好ましくは高誘電率材料であるので、この変形形態によ
って相互接続間の配線間容量が低減される。
ステップを含めることによって、上述した容量性構造を
作成する方法の有用な変形形態が提供される。本発明の
第２の実施形態は、第２絶縁層３９を形成する前にキャ
パシタ誘電体２９をパターニングするための第２のマス
クおよびエッチング・ステップを追加することによって
実現される。図２を参照すると、第２のマスクおよびエ
ッチング・ステップによって誘電層２９の部分２９Ｂお
よび２９Ｃが除去される。図７は、そのマスクおよびエ
ッチング・ステップの後で、かつ第２絶縁層３９を塗布
させる前のウェーハを示す。キャパシタ誘電体２９は、
好ましくは高誘電率材料であるので、この変形形態によ
って相互接続間の配線間容量が低減される。
【００１９】図１ないし図６に示したバイアの第１集積
スキームに対する代替形態を、図８および図９に示す。
この実施形態では、下側プレート２７を製作し、誘電層
２９および絶縁層３９を付着させた後、フォトレジスト
層８０を絶縁層３９上に設ける。次いで、図８に示すよ
うに、フォトレジスト層８０をフォトパターニングし
て、バイア３５および３７を形成する。
スキームに対する代替形態を、図８および図９に示す。
この実施形態では、下側プレート２７を製作し、誘電層
２９および絶縁層３９を付着させた後、フォトレジスト
層８０を絶縁層３９上に設ける。次いで、図８に示すよ
うに、フォトレジスト層８０をフォトパターニングし
て、バイア３５および３７を形成する。
【００２０】図９を参照すると、次いで、図４に関して
前述したように、絶縁層３９、誘電層２９、および第１
絶縁層２５を通して下方へ、バイア３５および３７をそ
れぞれ相互接続２３および２４までエッチングする。こ
のようにして、バイア３５および３７は、単一のマスク
で相互接続２３および２４まで達するように形成され
る。次いで、別のフォトレジスト層（図示せず）を塗布
し、フォトパターニングして、トレンチ４１、４２、お
よび４３を形成し、それによって図４に示したものと同
一の構造を作成する。その後、チップ１９は、図５およ
び図６に示した上述のプロセス・ステップに従って完成
させる。
前述したように、絶縁層３９、誘電層２９、および第１
絶縁層２５を通して下方へ、バイア３５および３７をそ
れぞれ相互接続２３および２４までエッチングする。こ
のようにして、バイア３５および３７は、単一のマスク
で相互接続２３および２４まで達するように形成され
る。次いで、別のフォトレジスト層（図示せず）を塗布
し、フォトパターニングして、トレンチ４１、４２、お
よび４３を形成し、それによって図４に示したものと同
一の構造を作成する。その後、チップ１９は、図５およ
び図６に示した上述のプロセス・ステップに従って完成
させる。
【００２１】図１ないし図６ならびに図８および図９に
示したプロセスに従って形成したキャパシタ構造はかな
り効果的に機能し、かつ容易に製造可能であるが、半導
体チップ１９の金属配線間の容量およびクロストーク
が、望ましい場合よりも大きくなる可能性が存在する。
これは、誘電層２９の誘電率が比較的高いこと、およ
び、半導体チップ１９の金属配線間に誘電層２９が位置
することによって起こる。図１０および図１１に示す本
発明の実施形態は、その潜在的な欠点を克服するように
設計されている。
示したプロセスに従って形成したキャパシタ構造はかな
り効果的に機能し、かつ容易に製造可能であるが、半導
体チップ１９の金属配線間の容量およびクロストーク
が、望ましい場合よりも大きくなる可能性が存在する。
これは、誘電層２９の誘電率が比較的高いこと、およ
び、半導体チップ１９の金属配線間に誘電層２９が位置
することによって起こる。図１０および図１１に示す本
発明の実施形態は、その潜在的な欠点を克服するように
設計されている。
【００２２】この実施形態では、下側プレート２７を形
成する金属層（図示せず）および誘電層２９を付着させ
る。次いで、フォトレジストの層（図示せず）を塗布
し、単一マスクを使用してパターニングし、エッチング
して図１０に示すように金属／誘電体スタックを形成す
る。フォトレジストを剥離した後、絶縁層３９を付着さ
せる。次いで、フォトレジスト層８０を絶縁層３９上に
付着させ、パターニングして図１０に示すようにバイア
３５および３７を形成する。次いでバイア３５および３
７を、図９に関して先に説明したように、相互接続２３
および２４まで下方にエッチングする。次いで、図１１
に示すように、かつ図９に関して先に説明したように、
トレンチ４１、４２、および４３を絶縁層３９内に形成
する。最後に、図５および図６で先に説明し図示したよ
うに、半導体チップ１９を完成させる。
成する金属層（図示せず）および誘電層２９を付着させ
る。次いで、フォトレジストの層（図示せず）を塗布
し、単一マスクを使用してパターニングし、エッチング
して図１０に示すように金属／誘電体スタックを形成す
る。フォトレジストを剥離した後、絶縁層３９を付着さ
せる。次いで、フォトレジスト層８０を絶縁層３９上に
付着させ、パターニングして図１０に示すようにバイア
３５および３７を形成する。次いでバイア３５および３
７を、図９に関して先に説明したように、相互接続２３
および２４まで下方にエッチングする。次いで、図１１
に示すように、かつ図９に関して先に説明したように、
トレンチ４１、４２、および４３を絶縁層３９内に形成
する。最後に、図５および図６で先に説明し図示したよ
うに、半導体チップ１９を完成させる。
【００２３】図１ないし図６に示した方法の別の変形形
態を図１２および図１３に示す。この方法は、下側プレ
ート２７および誘電層２９が単一マスクでパターニング
されるという点で、図１０および図１１に示した方法と
同様である。したがって、配線間には高Ｋ誘電体はな
い。しかし、この実施形態は、低Ｋ誘電体エッチ・スト
ップ層８２が第１絶縁層２５および下側プレート２７／
誘電層２９スタックの上に付着されるという点で、図１
０および図１１に示した実施形態とは異なる。エッチ・
ストップ層８２に適する材料には、通常約２０〜５０ｎ
ｍの厚さで付着されるＳｉＣxＨyおよびＳｉＯxが含ま
れる。その後、絶縁層３９をエッチ・ストップ層８２上
に付着させ、パターニングして前述のようにバイア３５
および３７、ならびにトレンチ４１、４２、および４３
を形成する。トレンチ４１、４２、および４３の形成に
は、図１３に示すようにトレンチ内のエッチ・ストップ
層８２を除去することが含まれる。次いで、図１ないし
図６に関して上述したプロセス・ステップに従って、チ
ップ１９の製作が完成する。
態を図１２および図１３に示す。この方法は、下側プレ
ート２７および誘電層２９が単一マスクでパターニング
されるという点で、図１０および図１１に示した方法と
同様である。したがって、配線間には高Ｋ誘電体はな
い。しかし、この実施形態は、低Ｋ誘電体エッチ・スト
ップ層８２が第１絶縁層２５および下側プレート２７／
誘電層２９スタックの上に付着されるという点で、図１
０および図１１に示した実施形態とは異なる。エッチ・
ストップ層８２に適する材料には、通常約２０〜５０ｎ
ｍの厚さで付着されるＳｉＣxＨyおよびＳｉＯxが含ま
れる。その後、絶縁層３９をエッチ・ストップ層８２上
に付着させ、パターニングして前述のようにバイア３５
および３７、ならびにトレンチ４１、４２、および４３
を形成する。トレンチ４１、４２、および４３の形成に
は、図１３に示すようにトレンチ内のエッチ・ストップ
層８２を除去することが含まれる。次いで、図１ないし
図６に関して上述したプロセス・ステップに従って、チ
ップ１９の製作が完成する。
【００２４】エッチ・ストップ層８２を設ける利点は、
後続のプロセス・ステップで絶縁層３９内に形成される
金属配線構造（図示せず）の深さを正確に制御できるこ
とである。このことは、その中に配線構造が形成される
絶縁層３９内でのトレンチの形成がエッチ・ストップ層
８２上で停止することによって行われる。トレンチ深
さ、したがって配線構造厚さを制御することによって、
厚さが変動する配線構造から生ずる可能性のある配線間
の容量結合を阻止する、または大幅に低減する。
後続のプロセス・ステップで絶縁層３９内に形成される
金属配線構造（図示せず）の深さを正確に制御できるこ
とである。このことは、その中に配線構造が形成される
絶縁層３９内でのトレンチの形成がエッチ・ストップ層
８２上で停止することによって行われる。トレンチ深
さ、したがって配線構造厚さを制御することによって、
厚さが変動する配線構造から生ずる可能性のある配線間
の容量結合を阻止する、または大幅に低減する。
【００２５】図１４ないし図２２に、図６に示したもの
と基本的に同様の容量性構造を製作する本方法の別の実
施形態を示す。図１４は、少なくとも第１金属層１７４
を通して製作されたデバイスを有する半導体チップ１７
２の一部分の断面図を示す。通常、層１７４は絶縁層１
７５を有し、その中に金属相互接続１７６および１７８
が形成されている。第１のステップは、先に説明したよ
うに、絶縁層１８０を付着させ、次いで、通常タングス
テンまたはプレート２７に適する他の金属からなる金属
プレート１８２をパターニングすることである。絶縁層
２５に使用した材料を絶縁層１８０に使用できる。次い
で、絶縁層１８０と同一または異なる材料からなる第２
絶縁層１８４をチップ１７２上に付着させる。最後に、
フォトレジスト層１８６を塗布する。
と基本的に同様の容量性構造を製作する本方法の別の実
施形態を示す。図１４は、少なくとも第１金属層１７４
を通して製作されたデバイスを有する半導体チップ１７
２の一部分の断面図を示す。通常、層１７４は絶縁層１
７５を有し、その中に金属相互接続１７６および１７８
が形成されている。第１のステップは、先に説明したよ
うに、絶縁層１８０を付着させ、次いで、通常タングス
テンまたはプレート２７に適する他の金属からなる金属
プレート１８２をパターニングすることである。絶縁層
２５に使用した材料を絶縁層１８０に使用できる。次い
で、絶縁層１８０と同一または異なる材料からなる第２
絶縁層１８４をチップ１７２上に付着させる。最後に、
フォトレジスト層１８６を塗布する。
【００２６】図１５を参照すると、フォトパターニング
を行って、絶縁層１８４内にキャパシタ・トレンチ１８
８および金属配線トレンチ１９０を作成する。次いで、
フォトレジスト層１８６を除去する。
を行って、絶縁層１８４内にキャパシタ・トレンチ１８
８および金属配線トレンチ１９０を作成する。次いで、
フォトレジスト層１８６を除去する。
【００２７】次いで、高誘電率材料の薄い層１９２（図
１６）を絶縁層１８４上および金属プレート１８２の露
出部分上に付着させる。層２９に使用したタイプの材料
を層１９２に使用できる。
１６）を絶縁層１８４上および金属プレート１８２の露
出部分上に付着させる。層２９に使用したタイプの材料
を層１９２に使用できる。
【００２８】図１７に示すように、第２フォトレジスト
層１９４を付着させる。次いで、フォトレジスト層１９
４をパターニングして、誘電層１９２で止まるバイア１
９６および１９８を作成する。次いで、図１８に示すよ
うに、バイア１９６および１９８を、それらが相互接続
１７６および１７８上で止まるように高Ｋ誘電層１９２
および絶縁層１８０を通して延長する。バイア１９６
は、金属プレート１８２のショルダ１８２Ａを露出する
ようにサイズ設定される。次いで、フォトレジスト層１
９４を除去して、図１９に示す構造に達する。
層１９４を付着させる。次いで、フォトレジスト層１９
４をパターニングして、誘電層１９２で止まるバイア１
９６および１９８を作成する。次いで、図１８に示すよ
うに、バイア１９６および１９８を、それらが相互接続
１７６および１７８上で止まるように高Ｋ誘電層１９２
および絶縁層１８０を通して延長する。バイア１９６
は、金属プレート１８２のショルダ１８２Ａを露出する
ようにサイズ設定される。次いで、フォトレジスト層１
９４を除去して、図１９に示す構造に達する。
【００２９】次いで、バリア層２００（図２０）を誘電
層１９２上、およびバイア１９６および１９８を定義す
る表面上に付着させる。バリア層２００は、先述したよ
うに、バリア層５１と同一の材料、たとえばＴａＮの薄
い層および薄いスパッタ銅シード層から作成する。次の
ステップで、バリア層２００上に銅層２０２を厚い層で
電解めっきする（図２１）。先に示したように、層２０
２は銅以外の材料から作成可能であり、その場合は通常
バリア層２００はスパッタ銅シード層を含まない。
層１９２上、およびバイア１９６および１９８を定義す
る表面上に付着させる。バリア層２００は、先述したよ
うに、バリア層５１と同一の材料、たとえばＴａＮの薄
い層および薄いスパッタ銅シード層から作成する。次の
ステップで、バリア層２００上に銅層２０２を厚い層で
電解めっきする（図２１）。先に示したように、層２０
２は銅以外の材料から作成可能であり、その場合は通常
バリア層２００はスパッタ銅シード層を含まない。
【００３０】図２２に示すように、次いで、チップ１７
２を化学機械研磨または他の方法を使用して平坦化し
て、チップ１７２の表面から余分な金属を除去し、バリ
ア層２００および誘電層のうち上方で水平に延在する部
分を除去して、表面２０３で止める。このプロセスによ
って、下側プレート１８２、誘電層１９２Ａ、および上
側プレート２０４を有する、仕上がったキャパシタがで
きる。下側キャパシタ・プレート１８２のショルダ１８
２Ａは、スタッド２０６との、すなわちバイア１９６内
の金属との電気的な接触部を形成する。したがって、キ
ャパシタは、チップ１７２の回路構成の残り部分との接
続に向けて準備されることになる。上側プレート２０４
との接触部はプレートの頂部表面２０４Ａ上に作成さ
れ、下側プレート１８２との接触部はバイア１９６内の
スタッド２０６の頂部表面２０６Ａに作成される。
２を化学機械研磨または他の方法を使用して平坦化し
て、チップ１７２の表面から余分な金属を除去し、バリ
ア層２００および誘電層のうち上方で水平に延在する部
分を除去して、表面２０３で止める。このプロセスによ
って、下側プレート１８２、誘電層１９２Ａ、および上
側プレート２０４を有する、仕上がったキャパシタがで
きる。下側キャパシタ・プレート１８２のショルダ１８
２Ａは、スタッド２０６との、すなわちバイア１９６内
の金属との電気的な接触部を形成する。したがって、キ
ャパシタは、チップ１７２の回路構成の残り部分との接
続に向けて準備されることになる。上側プレート２０４
との接触部はプレートの頂部表面２０４Ａ上に作成さ
れ、下側プレート１８２との接触部はバイア１９６内の
スタッド２０６の頂部表面２０６Ａに作成される。
【００３１】本発明は、理想的には、銅デュアル・ダマ
シン製作プロセスで使用するのに適合する。しかし、上
述したダマシン金属構造のすべて、たとえば相互接続２
３または金属層５３は、銅だけではない、任意の適切な
金属から作成できる。銅を使用しないときは、銅シード
層を省くことを含めて、下方にあるバリア層、たとえば
バリア層５１の組成を変更することが望ましい場合があ
る。
シン製作プロセスで使用するのに適合する。しかし、上
述したダマシン金属構造のすべて、たとえば相互接続２
３または金属層５３は、銅だけではない、任意の適切な
金属から作成できる。銅を使用しないときは、銅シード
層を省くことを含めて、下方にあるバリア層、たとえば
バリア層５１の組成を変更することが望ましい場合があ
る。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３３】（１）少なくとも１つの金属レベルを通し
て製作されるデバイスを有するウェーハ上に金属キャパ
シタを形成する方法であって、 ａ．第１絶縁層を設けるステップと、 ｂ．前記第１絶縁層の頂部上に第１金属プレートを形成
するステップと、 ｃ．前記第１金属プレートの頂部上に誘電材料を設ける
ステップと、 ｄ．前記誘電材料を通して延在し、かつ前記第１金属プ
レートと接触するバイアを形成するステップと、 ｅ．前記バイア内、および第２金属プレートを形成する
よう前記誘電材料の頂部上に金属を付着させるステップ
とを含む方法。 （２）前記ステップｅが、 ａ．前記誘電材料上に第２絶縁層を形成するステップ
と、 ｂ．前記誘電材料が前記トレンチと前記第１金属プレー
トの間に残るように前記第２絶縁層内にキャパシタ・ト
レンチを形成するステップと、 ｃ．前記第２絶縁層および前記誘電材料内に、前記金属
プレートと接触するバイア・トレンチを形成するステッ
プと、 ｄ．前記第２金属プレートを形成するステップとを含
む、上記（１）に記載の方法。 （３）前記ステップｄおよびｅが、 ａ．前記誘電材料上に第２絶縁層を形成するステップ
と、 ｂ．前記第２絶縁層および前記誘電材料を通して、前記
第１金属プレートと接触するように前記バイアを形成す
るステップと、 ｃ．前記誘電材料が前記トレンチと前記第１金属プレー
トの間に残るように、前記第２絶縁層内で前記第１金属
プレートの上方にトレンチを形成するステップと、 ｄ．前記トレンチ内に前記第２金属プレートを形成する
ステップとを含む、上記（１）に記載の方法。 （４）前記ステップｄおよびｅが、 ａ．第１フォトレジスト層を設けるステップと、 ｂ．前記第１フォトレジスト層内にバイアをフォトパタ
ーニングするステップと、 ｃ．前記誘電材料を通して前記バイアを延長し、前記第
１金属プレートに接触させるステップと、 ｄ．余分のフォトレジストを除去するステップと、 ｅ．第２絶縁層を設けるステップと、 ｆ．第２フォトレジスト層を設けるステップと、 ｇ．前記第２絶縁層内にトレンチおよび前記バイアを形
成するステップであって、前記誘電材料が前記トレンチ
に対するエッチ・ストップとして作用するステップと、 ｈ．余分のフォトレジストを除去するステップとを含
む、上記（１）に記載の方法。 （５）前記付着ステップｅが、 ａ．前記誘電材料上、および前記バイア内に、バリア層
を設けるステップと、 ｂ．前記バリア層上に銅シード層を付着させるステップ
と、 ｃ．前記銅シード層を覆って銅層を電解めっきするステ
ップと、 ｄ．前記ウェーハを平坦化して、前記銅電解めっき層、
前記バリア層、および前記銅シード層の余分な部分を除
去するステップとを含む、上記（１）に記載の方法。 （６）前記ステップｄおよびｅを実行する前に前記誘電
材料の一部を除去するステップをさらに含む上記（１）
に記載の方法。 （７）前記ステップｃないしｅが、 ａ．前記第１絶縁材料および前記第１金属プレート上に
第２絶縁層を形成するステップと、 ｂ．フォトレジスト層を付着させるステップと、 ｃ．前記フォトレジスト層をフォトパターニングして、
前記第１プレート上方の前記第２絶縁層を除去するステ
ップと、 ｄ．前記ウェーハをエッチングして、前記第１プレート
上方の前記フォトレジスト層および前記第２絶縁層を除
去し、それによってキャパシタ・プレート・トレンチを
形成するステップと、 ｅ．残っている第１フォトレジスト層を除去するステッ
プと、 ｆ．薄い高誘電率材料を付着させるステップと、 ｇ．第２フォトレジスト層を付着させるステップと、 ｈ．前記第２フォトレジスト層内の少なくとも１つのバ
イアをフォトパターニングするステップと、 ｉ．前記バイアが前記第１金属プレートと接触するよう
に、バイアが前記フォトレジスト層のフォトパターニン
グされた前記部分を通して、前記薄い高誘電率材料およ
び前記第２絶縁材料を通して前記バイアを形成するステ
ップと、 ｊ．残っている前記第２フォトレジスト層を除去するス
テップとを含む、上記（１）に記載の方法。 （８）ステップｈが、前記バイアが前記第１金属プレー
トに接触し、かつ前記第１絶縁層を通って少なくとも１
つの金属層に接触するように、前記第２絶縁層を通し
て、前記高誘電率材料を通る前記バイアをエッチングす
ることを含む、上記（７）に記載の方法。 （９）前記ステップｃが、誘電率が５を超える誘電材料
を付着させることを含む、上記（１）に記載の方法。 （１０）前記ステップａが、ＳｉＯ2、フッ素化ＳｉＯ2
（ＦＳＧ）、ポリアリーレンエーテル（ＰＡＥ）、エー
ロゲル、水素化シルセスキオキサン（ＨＳＱ）、メチル
シルセスキオキサン（ＭＳＱ）、およびＳｉＯxＣyＨz
からなる群から選択された絶縁材料を付着させることを
含む、上記（１）に記載の方法。 （１１）前記ステップｂが、タングステンから作成され
た第１プレートを形成することを含む、上記（１）に記
載の方法。 （１２）前記ステップｄが、 ｉ．前記誘電層上に第２絶縁層を設けるステップと、 ｉｉ．単一のマスクを使用して前記第１金属プレートに
接触するように、前記第２絶縁層、前記誘電層、および
前記第１絶縁層を通る前記バイアを形成するステップと
を含む、上記（１）に記載の方法。 （１３）前記ステップｂおよびｃが、 ｉ．金属層を付着させるステップと、 ｉｉ．前記金属層の頂部上に前記誘電材料の層を付着さ
せるステップと、 ｉｉｉ．単一のマスクを使用して、前記第１金属プレー
トが形成されるように前記誘電材料層および前記金属層
をエッチングするステップとを含む、上記（１）に記載
の方法。 （１４）さらに、前記ステップｄの前に前記第１金属プ
レートおよび前記誘電材料上にエッチ・ストップ層を付
着させるステップを含む、上記（１）に記載の方法。 （１５）さらに、前記ステップｅ後に前記金属を平坦化
するステップを含む、上記（１）に記載の方法。 （１６）半導体ウェーハのメタライゼーション層内に製
作されたキャパシタであって、 ａ．第１絶縁層と、 ｂ．導電材料から形成され、前記第１絶縁層の第１の側
に配置され、ショルダを有する第１プレートと、 ｃ．前記ショルダを除いて、前記第１プレートを覆う誘
電材料と、 ｄ．前記誘電材料を通過して下方に向かい、前記第１プ
レートの前記ショルダを含むバイアと、 ｅ．前記ショルダに接触する、前記バイア内の金属スタ
ッドと、 ｆ．前記誘電材料が前記第１プレートと前記第２プレー
トとの間に配置されるように、導電材料から作成され、
前記誘電材料に隣接して配置された第２金属プレートと
を含むキャパシタ。 （１７）さらに、スタッドと前記第２プレートを分離す
る第２絶縁層を含む、上記（１６）に記載のキャパシ
タ。 （１８）さらに、相互接続を有するメタライゼーション
層を含み、前記スタッドが前記相互接続に接触する、上
記（１６）に記載のキャパシタ。 （１９）前記第１プレートが高融点金属から作成され
た、上記（１６）に記載のキャパシタ。 （２０）前記第２プレートが銅から作成され、前記デバ
イスがさらに、前記誘電層から前記第２プレートを分離
し、かつ前記第２絶縁層から前記スタッドを分離し、そ
れによって前記銅の第２プレートから前記誘電層および
前記第２絶縁層を保護するバリア層を含む、上記（１
６）に記載のキャパシタ。 （２１）前記第１絶縁層および前記第２絶縁層が、Ｓｉ
Ｏ2、フッ素化ＳｉＯ2（ＦＳＧ）、ポリアリーレンエー
テル（ＰＡＥ）、エーロゲル、水素化シルセスキオキサ
ン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）、
およびＳｉＯxＣyＨzからなる群から選択された材料か
ら構成される、上記（１６）に記載のキャパシタ。 （２２）前記誘電材料が、ＳｉＮxＨy、ＳｉＣxＨy、お
よびＳｉＯ2から構成される群から選択された１つまた
は複数の材料である、上記（１６）に記載のキャパシ
タ。 （２３）前記第１プレートが外側縁を有し、前記誘電材
料が前記外側縁を越えて延びることのない、上記（１
６）に記載のキャパシタ。 （２４）さらに、前記第１プレートおよび前記誘電材料
を覆うエッチ・ストップ層を含む、上記（１６）に記載
のキャパシタ。 （２５）上記（１６）ないし（２４）のいずれか一項に
記載されたキャパシタを含む、半導体デバイス。
て製作されるデバイスを有するウェーハ上に金属キャパ
シタを形成する方法であって、 ａ．第１絶縁層を設けるステップと、 ｂ．前記第１絶縁層の頂部上に第１金属プレートを形成
するステップと、 ｃ．前記第１金属プレートの頂部上に誘電材料を設ける
ステップと、 ｄ．前記誘電材料を通して延在し、かつ前記第１金属プ
レートと接触するバイアを形成するステップと、 ｅ．前記バイア内、および第２金属プレートを形成する
よう前記誘電材料の頂部上に金属を付着させるステップ
とを含む方法。 （２）前記ステップｅが、 ａ．前記誘電材料上に第２絶縁層を形成するステップ
と、 ｂ．前記誘電材料が前記トレンチと前記第１金属プレー
トの間に残るように前記第２絶縁層内にキャパシタ・ト
レンチを形成するステップと、 ｃ．前記第２絶縁層および前記誘電材料内に、前記金属
プレートと接触するバイア・トレンチを形成するステッ
プと、 ｄ．前記第２金属プレートを形成するステップとを含
む、上記（１）に記載の方法。 （３）前記ステップｄおよびｅが、 ａ．前記誘電材料上に第２絶縁層を形成するステップ
と、 ｂ．前記第２絶縁層および前記誘電材料を通して、前記
第１金属プレートと接触するように前記バイアを形成す
るステップと、 ｃ．前記誘電材料が前記トレンチと前記第１金属プレー
トの間に残るように、前記第２絶縁層内で前記第１金属
プレートの上方にトレンチを形成するステップと、 ｄ．前記トレンチ内に前記第２金属プレートを形成する
ステップとを含む、上記（１）に記載の方法。 （４）前記ステップｄおよびｅが、 ａ．第１フォトレジスト層を設けるステップと、 ｂ．前記第１フォトレジスト層内にバイアをフォトパタ
ーニングするステップと、 ｃ．前記誘電材料を通して前記バイアを延長し、前記第
１金属プレートに接触させるステップと、 ｄ．余分のフォトレジストを除去するステップと、 ｅ．第２絶縁層を設けるステップと、 ｆ．第２フォトレジスト層を設けるステップと、 ｇ．前記第２絶縁層内にトレンチおよび前記バイアを形
成するステップであって、前記誘電材料が前記トレンチ
に対するエッチ・ストップとして作用するステップと、 ｈ．余分のフォトレジストを除去するステップとを含
む、上記（１）に記載の方法。 （５）前記付着ステップｅが、 ａ．前記誘電材料上、および前記バイア内に、バリア層
を設けるステップと、 ｂ．前記バリア層上に銅シード層を付着させるステップ
と、 ｃ．前記銅シード層を覆って銅層を電解めっきするステ
ップと、 ｄ．前記ウェーハを平坦化して、前記銅電解めっき層、
前記バリア層、および前記銅シード層の余分な部分を除
去するステップとを含む、上記（１）に記載の方法。 （６）前記ステップｄおよびｅを実行する前に前記誘電
材料の一部を除去するステップをさらに含む上記（１）
に記載の方法。 （７）前記ステップｃないしｅが、 ａ．前記第１絶縁材料および前記第１金属プレート上に
第２絶縁層を形成するステップと、 ｂ．フォトレジスト層を付着させるステップと、 ｃ．前記フォトレジスト層をフォトパターニングして、
前記第１プレート上方の前記第２絶縁層を除去するステ
ップと、 ｄ．前記ウェーハをエッチングして、前記第１プレート
上方の前記フォトレジスト層および前記第２絶縁層を除
去し、それによってキャパシタ・プレート・トレンチを
形成するステップと、 ｅ．残っている第１フォトレジスト層を除去するステッ
プと、 ｆ．薄い高誘電率材料を付着させるステップと、 ｇ．第２フォトレジスト層を付着させるステップと、 ｈ．前記第２フォトレジスト層内の少なくとも１つのバ
イアをフォトパターニングするステップと、 ｉ．前記バイアが前記第１金属プレートと接触するよう
に、バイアが前記フォトレジスト層のフォトパターニン
グされた前記部分を通して、前記薄い高誘電率材料およ
び前記第２絶縁材料を通して前記バイアを形成するステ
ップと、 ｊ．残っている前記第２フォトレジスト層を除去するス
テップとを含む、上記（１）に記載の方法。 （８）ステップｈが、前記バイアが前記第１金属プレー
トに接触し、かつ前記第１絶縁層を通って少なくとも１
つの金属層に接触するように、前記第２絶縁層を通し
て、前記高誘電率材料を通る前記バイアをエッチングす
ることを含む、上記（７）に記載の方法。 （９）前記ステップｃが、誘電率が５を超える誘電材料
を付着させることを含む、上記（１）に記載の方法。 （１０）前記ステップａが、ＳｉＯ2、フッ素化ＳｉＯ2
（ＦＳＧ）、ポリアリーレンエーテル（ＰＡＥ）、エー
ロゲル、水素化シルセスキオキサン（ＨＳＱ）、メチル
シルセスキオキサン（ＭＳＱ）、およびＳｉＯxＣyＨz
からなる群から選択された絶縁材料を付着させることを
含む、上記（１）に記載の方法。 （１１）前記ステップｂが、タングステンから作成され
た第１プレートを形成することを含む、上記（１）に記
載の方法。 （１２）前記ステップｄが、 ｉ．前記誘電層上に第２絶縁層を設けるステップと、 ｉｉ．単一のマスクを使用して前記第１金属プレートに
接触するように、前記第２絶縁層、前記誘電層、および
前記第１絶縁層を通る前記バイアを形成するステップと
を含む、上記（１）に記載の方法。 （１３）前記ステップｂおよびｃが、 ｉ．金属層を付着させるステップと、 ｉｉ．前記金属層の頂部上に前記誘電材料の層を付着さ
せるステップと、 ｉｉｉ．単一のマスクを使用して、前記第１金属プレー
トが形成されるように前記誘電材料層および前記金属層
をエッチングするステップとを含む、上記（１）に記載
の方法。 （１４）さらに、前記ステップｄの前に前記第１金属プ
レートおよび前記誘電材料上にエッチ・ストップ層を付
着させるステップを含む、上記（１）に記載の方法。 （１５）さらに、前記ステップｅ後に前記金属を平坦化
するステップを含む、上記（１）に記載の方法。 （１６）半導体ウェーハのメタライゼーション層内に製
作されたキャパシタであって、 ａ．第１絶縁層と、 ｂ．導電材料から形成され、前記第１絶縁層の第１の側
に配置され、ショルダを有する第１プレートと、 ｃ．前記ショルダを除いて、前記第１プレートを覆う誘
電材料と、 ｄ．前記誘電材料を通過して下方に向かい、前記第１プ
レートの前記ショルダを含むバイアと、 ｅ．前記ショルダに接触する、前記バイア内の金属スタ
ッドと、 ｆ．前記誘電材料が前記第１プレートと前記第２プレー
トとの間に配置されるように、導電材料から作成され、
前記誘電材料に隣接して配置された第２金属プレートと
を含むキャパシタ。 （１７）さらに、スタッドと前記第２プレートを分離す
る第２絶縁層を含む、上記（１６）に記載のキャパシ
タ。 （１８）さらに、相互接続を有するメタライゼーション
層を含み、前記スタッドが前記相互接続に接触する、上
記（１６）に記載のキャパシタ。 （１９）前記第１プレートが高融点金属から作成され
た、上記（１６）に記載のキャパシタ。 （２０）前記第２プレートが銅から作成され、前記デバ
イスがさらに、前記誘電層から前記第２プレートを分離
し、かつ前記第２絶縁層から前記スタッドを分離し、そ
れによって前記銅の第２プレートから前記誘電層および
前記第２絶縁層を保護するバリア層を含む、上記（１
６）に記載のキャパシタ。 （２１）前記第１絶縁層および前記第２絶縁層が、Ｓｉ
Ｏ2、フッ素化ＳｉＯ2（ＦＳＧ）、ポリアリーレンエー
テル（ＰＡＥ）、エーロゲル、水素化シルセスキオキサ
ン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）、
およびＳｉＯxＣyＨzからなる群から選択された材料か
ら構成される、上記（１６）に記載のキャパシタ。 （２２）前記誘電材料が、ＳｉＮxＨy、ＳｉＣxＨy、お
よびＳｉＯ2から構成される群から選択された１つまた
は複数の材料である、上記（１６）に記載のキャパシ
タ。 （２３）前記第１プレートが外側縁を有し、前記誘電材
料が前記外側縁を越えて延びることのない、上記（１
６）に記載のキャパシタ。 （２４）さらに、前記第１プレートおよび前記誘電材料
を覆うエッチ・ストップ層を含む、上記（１６）に記載
のキャパシタ。 （２５）上記（１６）ないし（２４）のいずれか一項に
記載されたキャパシタを含む、半導体デバイス。
【図１】本発明の半導体ウェーハ上のメタライゼーショ
ン層内に金属キャパシタを製造する一方法のステップの
断面概略図である。
ン層内に金属キャパシタを製造する一方法のステップの
断面概略図である。
【図２】半導体ウェーハ上のメタライゼーション層内に
金属キャパシタを製造する一方法の図１に続くステップ
の断面概略図である。
金属キャパシタを製造する一方法の図１に続くステップ
の断面概略図である。
【図３】半導体ウェーハ上のメタライゼーション層内に
金属キャパシタを製造する一方法の図２に続くステップ
の断面概略図である。
金属キャパシタを製造する一方法の図２に続くステップ
の断面概略図である。
【図４】半導体ウェーハ上のメタライゼーション層内に
金属キャパシタを製造する一方法の図３に続くステップ
の断面概略図である。
金属キャパシタを製造する一方法の図３に続くステップ
の断面概略図である。
【図５】半導体ウェーハ上のメタライゼーション層内に
金属キャパシタを製造する一方法の図４に続くステップ
の断面概略図である。
金属キャパシタを製造する一方法の図４に続くステップ
の断面概略図である。
【図６】半導体ウェーハ上のメタライゼーション層内に
金属キャパシタを製造する一方法の図５に続くステップ
であり、得られた構造を示す断面概略図である。
金属キャパシタを製造する一方法の図５に続くステップ
であり、得られた構造を示す断面概略図である。
【図７】図１ないし図６に示す製造方法に含まれるとき
第２の有用な代替方法提供する追加のステップを示す図
である。
第２の有用な代替方法提供する追加のステップを示す図
である。
【図８】本発明の金属キャパシタを製作する別の方法の
ステップの断面概略図である。
ステップの断面概略図である。
【図９】金属キャパシタを製作する別の方法の図８に続
くステップの断面概略図である。
くステップの断面概略図である。
【図１０】金属キャパシタを製作する別の方法の図９に
続くステップの断面概略図である。
続くステップの断面概略図である。
【図１１】金属キャパシタを製作する別の方法の図１０
に続くステップであり、得られた構造を示す断面概略図
である。
に続くステップであり、得られた構造を示す断面概略図
である。
【図１２】金属キャパシタを製作する別の方法の初期の
ステップの断面概略図である。
ステップの断面概略図である。
【図１３】金属キャパシタを製作する別の方法の図１２
に続くステップの断面概略図である。
に続くステップの断面概略図である。
【図１４】半導体ウェーハ上のメタライゼーション層内
に金属キャパシタを製作するまた別の方法のステップの
断面概略図である。
に金属キャパシタを製作するまた別の方法のステップの
断面概略図である。
【図１５】半導体ウェーハ上のメタライゼーション層内
に金属キャパシタを製作するまた別の方法の図１４に続
くステップの断面概略図である。
に金属キャパシタを製作するまた別の方法の図１４に続
くステップの断面概略図である。
【図１６】半導体ウェーハ上のメタライゼーション層内
に金属キャパシタを製作するまた別の方法の図１５に続
くステップの断面概略図である。
に金属キャパシタを製作するまた別の方法の図１５に続
くステップの断面概略図である。
【図１７】半導体ウェーハ上のメタライゼーション層内
に金属キャパシタを製作するまた別の方法の図１６に続
くステップの断面概略図である。
に金属キャパシタを製作するまた別の方法の図１６に続
くステップの断面概略図である。
【図１８】半導体ウェーハ上のメタライゼーション層内
に金属キャパシタを製作するまた別の方法の図１７に続
くステップの断面概略図である。
に金属キャパシタを製作するまた別の方法の図１７に続
くステップの断面概略図である。
【図１９】半導体ウェーハ上のメタライゼーション層内
に金属キャパシタを製作するまた別の方法の図１８に続
くステップの断面概略図である。
に金属キャパシタを製作するまた別の方法の図１８に続
くステップの断面概略図である。
【図２０】半導体ウェーハ上のメタライゼーション層内
に金属キャパシタを製作するまた別の方法の図１９に続
くステップの断面概略図である。
に金属キャパシタを製作するまた別の方法の図１９に続
くステップの断面概略図である。
【図２１】半導体ウェーハ上のメタライゼーション層内
に金属キャパシタを製作するまた別の方法の図２０に続
くステップの断面概略図である。
に金属キャパシタを製作するまた別の方法の図２０に続
くステップの断面概略図である。
【図２２】半導体ウェーハ上のメタライゼーション層内
に金属キャパシタを製作するまた別の方法の図２１に続
くステップであり、得られた構造を示す断面概略図であ
る。
に金属キャパシタを製作するまた別の方法の図２１に続
くステップであり、得られた構造を示す断面概略図であ
る。
１９ チップ ２１ 金属層 ２２ 絶縁層 ２３ 相互接続 ２４ 相互接続 ２５ 絶縁層 ２７ プレート ２７Ａ ショルダ ２９ 誘電層 ２９Ａ 部分 ２９Ｂ 部分 ２９Ｃ 部分 ３５ バイア ３７ バイア ３９ 絶縁層 ４１ トレンチ ４２ トレンチ ４３ トレンチ ５１Ａ 層 ５５ 表面 ５９ プレート ６１ スタッド ６３ スタッド ６６ 表面 １７２ チップ １７４ 金属層 １７５ 絶縁層 １７６ 相互接続 １７８ 相互接続 １８０ 絶縁層 １８２ 金属プレート １８２Ａ ショルダ １８４ 絶縁層 １９０ トレンチ １９２ 誘電層 １９４ フォトレジスト層 １９６ バイア １９８ バイア ２００ バリア層 ２０２ 銅層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・エム・ジェフケン アメリカ合衆国05401 バーモント州バー リントン クレセント・ビーチ・ドライブ 145 (72)発明者 アンソニー・ケイ・スタンパー アメリカ合衆国05495 バーモント州ウィ リストン エバーグリーン・ドライブ 46
Claims (25)
- 【請求項１】少なくとも１つの金属レベルを通して製作
されるデバイスを有するウェーハ上に金属キャパシタを
形成する方法であって、 ａ．第１絶縁層を設けるステップと、 ｂ．前記第１絶縁層の頂部上に第１金属プレートを形成
するステップと、 ｃ．前記第１金属プレートの頂部上に誘電材料を設ける
ステップと、 ｄ．前記誘電材料を通して延在し、かつ前記第１金属プ
レートと接触するバイアを形成するステップと、 ｅ．前記バイア内、および第２金属プレートを形成する
よう前記誘電材料の頂部上に金属を付着させるステップ
とを含む方法。 - 【請求項２】前記ステップｅが、 ａ．前記誘電材料上に第２絶縁層を形成するステップ
と、 ｂ．前記誘電材料が前記トレンチと前記第１金属プレー
トの間に残るように前記第２絶縁層内にキャパシタ・ト
レンチを形成するステップと、 ｃ．前記第２絶縁層および前記誘電材料内に、前記金属
プレートと接触するバイア・トレンチを形成するステッ
プと、 ｄ．前記第２金属プレートを形成するステップとを含
む、請求項１に記載の方法。 - 【請求項３】前記ステップｄおよびｅが、 ａ．前記誘電材料上に第２絶縁層を形成するステップ
と、 ｂ．前記第２絶縁層および前記誘電材料を通して、前記
第１金属プレートと接触するように前記バイアを形成す
るステップと、 ｃ．前記誘電材料が前記トレンチと前記第１金属プレー
トの間に残るように、前記第２絶縁層内で前記第１金属
プレートの上方にトレンチを形成するステップと、 ｄ．前記トレンチ内に前記第２金属プレートを形成する
ステップとを含む、請求項１に記載の方法。 - 【請求項４】前記ステップｄおよびｅが、 ａ．第１フォトレジスト層を設けるステップと、 ｂ．前記第１フォトレジスト層内にバイアをフォトパタ
ーニングするステップと、 ｃ．前記誘電材料を通して前記バイアを延長し、前記第
１金属プレートに接触させるステップと、 ｄ．余分のフォトレジストを除去するステップと、 ｅ．第２絶縁層を設けるステップと、 ｆ．第２フォトレジスト層を設けるステップと、 ｇ．前記第２絶縁層内にトレンチおよび前記バイアを形
成するステップであって、前記誘電材料が前記トレンチ
に対するエッチ・ストップとして作用するステップと、 ｈ．余分のフォトレジストを除去するステップとを含
む、請求項１に記載の方法。 - 【請求項５】前記付着ステップｅが、 ａ．前記誘電材料上、および前記バイア内に、バリア層
を設けるステップと、 ｂ．前記バリア層上に銅シード層を付着させるステップ
と、 ｃ．前記銅シード層を覆って銅層を電解めっきするステ
ップと、 ｄ．前記ウェーハを平坦化して、前記銅電解めっき層、
前記バリア層、および前記銅シード層の余分な部分を除
去するステップとを含む、請求項１に記載の方法。 - 【請求項６】前記ステップｄおよびｅを実行する前に前
記誘電材料の一部を除去するステップをさらに含む請求
項１に記載の方法。 - 【請求項７】前記ステップｃないしｅが、 ａ．前記第１絶縁材料および前記第１金属プレート上に
第２絶縁層を形成するステップと、 ｂ．フォトレジスト層を付着させるステップと、 ｃ．前記フォトレジスト層をフォトパターニングして、
前記第１プレート上方の前記第２絶縁層を除去するステ
ップと、 ｄ．前記ウェーハをエッチングして、前記第１プレート
上方の前記フォトレジスト層および前記第２絶縁層を除
去し、それによってキャパシタ・プレート・トレンチを
形成するステップと、 ｅ．残っている第１フォトレジスト層を除去するステッ
プと、 ｆ．薄い高誘電率材料を付着させるステップと、 ｇ．第２フォトレジスト層を付着させるステップと、 ｈ．前記第２フォトレジスト層内の少なくとも１つのバ
イアをフォトパターニングするステップと、 ｉ．前記バイアが前記第１金属プレートと接触するよう
に、バイアが前記フォトレジスト層のフォトパターニン
グされた前記部分を通して、前記薄い高誘電率材料およ
び前記第２絶縁材料を通して前記バイアを形成するステ
ップと、 ｊ．残っている前記第２フォトレジスト層を除去するス
テップとを含む、請求項１に記載の方法。 - 【請求項８】ステップｈが、前記バイアが前記第１金属
プレートに接触し、かつ前記第１絶縁層を通って少なく
とも１つの金属層に接触するように、前記第２絶縁層を
通して、前記高誘電率材料を通る前記バイアをエッチン
グすることを含む、請求項７に記載の方法。 - 【請求項９】前記ステップｃが、誘電率が５を超える誘
電材料を付着させることを含む、請求項１に記載の方
法。 - 【請求項１０】前記ステップａが、ＳｉＯ2、フッ素化
ＳｉＯ2（ＦＳＧ）、ポリアリーレンエーテル（ＰＡ
Ｅ）、エーロゲル、水素化シルセスキオキサン（ＨＳ
Ｑ）、メチルシルセスキオキサン（ＭＳＱ）、およびＳ
ｉＯxＣyＨzからなる群から選択された絶縁材料を付着
させることを含む、請求項１に記載の方法。 - 【請求項１１】前記ステップｂが、タングステンから作
成された第１プレートを形成することを含む、請求項１
に記載の方法。 - 【請求項１２】前記ステップｄが、ｉ．前記誘電層上に
第２絶縁層を設けるステップと、 ｉｉ．単一のマスクを使用して前記第１金属プレートに
接触するように、前記第２絶縁層、前記誘電層、および
前記第１絶縁層を通る前記バイアを形成するステップと
を含む、請求項１に記載の方法。 - 【請求項１３】前記ステップｂおよびｃが、 ｉ．金属層を付着させるステップと、 ｉｉ．前記金属層の頂部上に前記誘電材料の層を付着さ
せるステップと、 ｉｉｉ．単一のマスクを使用して、前記第１金属プレー
トが形成されるように前記誘電材料層および前記金属層
をエッチングするステップとを含む、請求項１に記載の
方法。 - 【請求項１４】さらに、前記ステップｄの前に前記第１
金属プレートおよび前記誘電材料上にエッチ・ストップ
層を付着させるステップを含む、請求項１に記載の方
法。 - 【請求項１５】さらに、前記ステップｅ後に前記金属を
平坦化するステップを含む、請求項１に記載の方法。 - 【請求項１６】半導体ウェーハのメタライゼーション層
内に製作されたキャパシタであって、 ａ．第１絶縁層と、 ｂ．導電材料から形成され、前記第１絶縁層の第１の側
に配置され、ショルダを有する第１プレートと、 ｃ．前記ショルダを除いて、前記第１プレートを覆う誘
電材料と、 ｄ．前記誘電材料を通過して下方に向かい、前記第１プ
レートの前記ショルダを含むバイアと、 ｅ．前記ショルダに接触する、前記バイア内の金属スタ
ッドと、 ｆ．前記誘電材料が前記第１プレートと前記第２プレー
トとの間に配置されるように、導電材料から作成され、
前記誘電材料に隣接して配置された第２金属プレートと
を含むキャパシタ。 - 【請求項１７】さらに、スタッドと前記第２プレートを
分離する第２絶縁層を含む、請求項１６に記載のキャパ
シタ。 - 【請求項１８】さらに、相互接続を有するメタライゼー
ション層を含み、前記スタッドが前記相互接続に接触す
る、請求項１６に記載のキャパシタ。 - 【請求項１９】前記第１プレートが高融点金属から作成
された、請求項１６に記載のキャパシタ。 - 【請求項２０】前記第２プレートが銅から作成され、前
記デバイスがさらに、前記誘電層から前記第２プレート
を分離し、かつ前記第２絶縁層から前記スタッドを分離
し、それによって前記銅の第２プレートから前記誘電層
および前記第２絶縁層を保護するバリア層を含む、請求
項１６に記載のキャパシタ。 - 【請求項２１】前記第１絶縁層および前記第２絶縁層
が、ＳｉＯ2、フッ素化ＳｉＯ2（ＦＳＧ）、ポリアリー
レンエーテル（ＰＡＥ）、エーロゲル、水素化シルセス
キオキサン（ＨＳＱ）、メチルシルセスキオキサン（Ｍ
ＳＱ）、およびＳｉＯxＣyＨzからなる群から選択され
た材料から構成される、請求項１６に記載のキャパシ
タ。 - 【請求項２２】前記誘電材料が、ＳｉＮxＨy、ＳｉＣxＨ
y、およびＳｉＯ2から構成される群から選択された１つ
または複数の材料である、請求項１６に記載のキャパシ
タ。 - 【請求項２３】前記第１プレートが外側縁を有し、前記
誘電材料が前記外側縁を越えて延びることのない、請求
項１６に記載のキャパシタ。 - 【請求項２４】さらに、前記第１プレートおよび前記誘
電材料を覆うエッチ・ストップ層を含む、請求項１６に
記載のキャパシタ。 - 【請求項２５】請求項１６ないし２４のいずれか一項に
記載されたキャパシタを含む、半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/526354 | 2000-03-16 | ||
| US09/526,354 US6426249B1 (en) | 2000-03-16 | 2000-03-16 | Buried metal dual damascene plate capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001313371A true JP2001313371A (ja) | 2001-11-09 |
| JP3778487B2 JP3778487B2 (ja) | 2006-05-24 |
Family
ID=24096995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001073042A Expired - Lifetime JP3778487B2 (ja) | 2000-03-16 | 2001-03-14 | 金属キャパシタの形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6426249B1 (ja) |
| JP (1) | JP3778487B2 (ja) |
| KR (1) | KR100389174B1 (ja) |
| CN (1) | CN100555598C (ja) |
| GB (1) | GB2366077B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677635B2 (en) * | 2001-06-01 | 2004-01-13 | Infineon Technologies Ag | Stacked MIMCap between Cu dual damascene levels |
| KR100489531B1 (ko) * | 2002-06-28 | 2005-05-16 | 동부아남반도체 주식회사 | 캐패시터의 제조 방법 |
| WO2006001349A1 (ja) * | 2004-06-23 | 2006-01-05 | Nec Corporation | 容量素子が搭載された半導体装置 |
| JP2006108490A (ja) * | 2004-10-07 | 2006-04-20 | Sony Corp | Ｍｉｍ型キャパシタを有する半導体デバイスおよびその製造方法 |
| JP2007049089A (ja) * | 2005-08-12 | 2007-02-22 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7763979B2 (en) | 2003-01-14 | 2010-07-27 | Nec Electronics Corporation | Organic insulating film, manufacturing method thereof, semiconductor device using such organic insulating film and manufacturing method thereof |
| WO2019064411A1 (ja) * | 2017-09-28 | 2019-04-04 | シャープ株式会社 | 電極コンタクト構造、表示制御ドライバ、および表示デバイス |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1183724A1 (en) * | 2000-03-13 | 2002-03-06 | Koninklijke Philips Electronics N.V. | A method of manufacturing a semiconductor device |
| JP4368498B2 (ja) * | 2000-05-16 | 2009-11-18 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置、半導体ウェーハおよびこれらの製造方法 |
| JP2002009248A (ja) * | 2000-06-26 | 2002-01-11 | Oki Electric Ind Co Ltd | キャパシタおよびその製造方法 |
| US6329234B1 (en) * | 2000-07-24 | 2001-12-11 | Taiwan Semiconductor Manufactuirng Company | Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow |
| KR100351058B1 (ko) * | 2000-11-03 | 2002-09-05 | 삼성전자 주식회사 | 반도체 소자의 금속 배선 및 그 제조방법 |
| US6803306B2 (en) * | 2001-01-04 | 2004-10-12 | Broadcom Corporation | High density metal capacitor using via etch stopping layer as field dielectric in dual-damascence interconnect process |
| US6720132B2 (en) * | 2002-01-08 | 2004-04-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bi-layer photoresist dry development and reactive ion etch method |
| US7067235B2 (en) * | 2002-01-15 | 2006-06-27 | Ming Huan Tsai | Bi-layer photoresist dry development and reactive ion etch method |
| CN100419926C (zh) * | 2002-02-05 | 2008-09-17 | 台湾积体电路制造股份有限公司 | 高密度堆叠金属电容元件的制造方法 |
| US6908023B2 (en) * | 2002-03-06 | 2005-06-21 | Torque-Traction Technologies, Inc. | Apparatus for securing a yoke to a tube using magnetic pulse welding techniques |
| US6624040B1 (en) * | 2002-09-20 | 2003-09-23 | Chartered Semiconductor Manufacturing Ltd. | Self-integrated vertical MIM capacitor in the dual damascene process |
| US6784478B2 (en) * | 2002-09-30 | 2004-08-31 | Agere Systems Inc. | Junction capacitor structure and fabrication method therefor in a dual damascene process |
| JP2004134613A (ja) * | 2002-10-11 | 2004-04-30 | Toshiba Corp | 半導体装置 |
| US6940117B2 (en) * | 2002-12-03 | 2005-09-06 | International Business Machines Corporation | Prevention of Ta2O5 mim cap shorting in the beol anneal cycles |
| CN100461366C (zh) * | 2003-12-30 | 2009-02-11 | 中芯国际集成电路制造(上海)有限公司 | 在集成电路器件的大马士革铜工艺中电容器制造的方法及其结构 |
| EP1759407A2 (en) * | 2004-06-03 | 2007-03-07 | Epion Corporation | Improved dual damascene integration structures and method of forming improved dual damascene integration structures |
| US7514725B2 (en) * | 2004-11-30 | 2009-04-07 | Spire Corporation | Nanophotovoltaic devices |
| KR100617056B1 (ko) * | 2004-12-30 | 2006-08-30 | 동부일렉트로닉스 주식회사 | 비어 식각시 어텍을 방지하는 방법 |
| US7372126B2 (en) * | 2005-03-31 | 2008-05-13 | Intel Corporation | Organic substrates with embedded thin-film capacitors, methods of making same, and systems containing same |
| US20070080426A1 (en) * | 2005-10-11 | 2007-04-12 | Texas Instruments Incorporated | Single lithography-step planar metal-insulator-metal capacitor and resistor |
| US7759241B2 (en) * | 2006-09-15 | 2010-07-20 | Intel Corporation | Group II element alloys for protecting metal interconnects |
| US7456463B2 (en) * | 2007-02-06 | 2008-11-25 | International Business Machines Corporation | Capacitor having electrodes at different depths to reduce parasitic capacitance |
| CN101360391B (zh) * | 2007-07-31 | 2010-09-01 | 俞宛伶 | 印刷线路板埋入式电容结构 |
| JP2010118427A (ja) * | 2008-11-12 | 2010-05-27 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
| US8803321B2 (en) * | 2012-06-07 | 2014-08-12 | International Business Machines Corporation | Dual damascene dual alignment interconnect scheme |
| US9030013B2 (en) * | 2012-09-21 | 2015-05-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures comprising flexible buffer layers |
| US8884400B2 (en) * | 2012-12-27 | 2014-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor in Post-Passivation structures and methods of forming the same |
| US9837354B2 (en) | 2014-07-02 | 2017-12-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Hybrid copper structure for advance interconnect usage |
| US11038010B2 (en) * | 2015-01-29 | 2021-06-15 | Taiwan Semiconductor Manufacturing Company Limited | Capacitor structure and method of making the same |
| US9837352B2 (en) * | 2015-10-07 | 2017-12-05 | Advanced Semiconductor Engineering, Inc. | Semiconductor device and method for manufacturing the same |
| US10789992B2 (en) | 2018-07-05 | 2020-09-29 | Sandisk Technologies Llc | Non-volatile memory with capacitors using metal under pads |
| US10847452B2 (en) | 2018-07-05 | 2020-11-24 | Sandisk Technologies Llc | Non-volatile memory with capacitors using metal under signal line or above a device capacitor |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5162258A (en) | 1988-10-17 | 1992-11-10 | Lemnios Zachary J | Three metal personalization of application specific monolithic microwave integrated circuit |
| US5219787A (en) | 1990-07-23 | 1993-06-15 | Microelectronics And Computer Technology Corporation | Trenching techniques for forming channels, vias and components in substrates |
| US6204111B1 (en) * | 1994-12-28 | 2001-03-20 | Matsushita Electronics Corporation | Fabrication method of capacitor for integrated circuit |
| JP3415712B2 (ja) * | 1995-09-19 | 2003-06-09 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US5571746A (en) * | 1995-10-19 | 1996-11-05 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of forming a back end capacitor with high unit capacitance |
| US5708559A (en) | 1995-10-27 | 1998-01-13 | International Business Machines Corporation | Precision analog metal-metal capacitor |
| US5926359A (en) * | 1996-04-01 | 1999-07-20 | International Business Machines Corporation | Metal-insulator-metal capacitor |
| US6115233A (en) * | 1996-06-28 | 2000-09-05 | Lsi Logic Corporation | Integrated circuit device having a capacitor with the dielectric peripheral region being greater than the dielectric central region |
| KR100233557B1 (ko) * | 1996-06-29 | 1999-12-01 | 김영환 | 아날로그용 반도체 소자의 폴리레지스터 및 그의 제조방법 |
| US5753948A (en) | 1996-11-19 | 1998-05-19 | International Business Machines Corporation | Advanced damascene planar stack capacitor fabrication method |
| JPH10303372A (ja) * | 1997-01-31 | 1998-11-13 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
| KR100270210B1 (ko) * | 1998-04-25 | 2000-10-16 | 윤종용 | 디램 셀 커패시터 및 그의 제조 방법 |
| KR100268424B1 (ko) * | 1998-08-07 | 2000-10-16 | 윤종용 | 반도체 장치의 배선 형성 방법 |
| US6180976B1 (en) * | 1999-02-02 | 2001-01-30 | Conexant Systems, Inc. | Thin-film capacitors and methods for forming the same |
| TW515025B (en) * | 1999-05-14 | 2002-12-21 | Taiwan Semiconductor Mfg | Manufacturing method of capacitor with low voltage coefficient |
-
2000
- 2000-03-16 US US09/526,354 patent/US6426249B1/en not_active Expired - Lifetime
-
2001
- 2001-02-24 KR KR10-2001-0009458A patent/KR100389174B1/ko not_active IP Right Cessation
- 2001-03-02 GB GB0105197A patent/GB2366077B/en not_active Expired - Fee Related
- 2001-03-14 JP JP2001073042A patent/JP3778487B2/ja not_active Expired - Lifetime
- 2001-03-15 CN CNB011112654A patent/CN100555598C/zh not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677635B2 (en) * | 2001-06-01 | 2004-01-13 | Infineon Technologies Ag | Stacked MIMCap between Cu dual damascene levels |
| KR100489531B1 (ko) * | 2002-06-28 | 2005-05-16 | 동부아남반도체 주식회사 | 캐패시터의 제조 방법 |
| US7763979B2 (en) | 2003-01-14 | 2010-07-27 | Nec Electronics Corporation | Organic insulating film, manufacturing method thereof, semiconductor device using such organic insulating film and manufacturing method thereof |
| WO2006001349A1 (ja) * | 2004-06-23 | 2006-01-05 | Nec Corporation | 容量素子が搭載された半導体装置 |
| JPWO2006001349A1 (ja) * | 2004-06-23 | 2008-04-17 | 日本電気株式会社 | 容量素子が搭載された半導体装置 |
| US8227893B2 (en) | 2004-06-23 | 2012-07-24 | Nec Corporation | Semiconductor device with capacitor element |
| JP2006108490A (ja) * | 2004-10-07 | 2006-04-20 | Sony Corp | Ｍｉｍ型キャパシタを有する半導体デバイスおよびその製造方法 |
| JP2007049089A (ja) * | 2005-08-12 | 2007-02-22 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| WO2019064411A1 (ja) * | 2017-09-28 | 2019-04-04 | シャープ株式会社 | 電極コンタクト構造、表示制御ドライバ、および表示デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100389174B1 (ko) | 2003-06-27 |
| US6426249B1 (en) | 2002-07-30 |
| CN100555598C (zh) | 2009-10-28 |
| GB2366077B (en) | 2005-01-19 |
| GB2366077A (en) | 2002-02-27 |
| KR20010091909A (ko) | 2001-10-23 |
| GB0105197D0 (en) | 2001-04-18 |
| JP3778487B2 (ja) | 2006-05-24 |
| CN1314705A (zh) | 2001-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3778487B2 (ja) | 金属キャパシタの形成方法 | |
| US6468894B1 (en) | Metal interconnection structure with dummy vias | |
| US6680514B1 (en) | Contact capping local interconnect | |
| US6744090B2 (en) | Damascene capacitor formed in metal interconnection layer | |
| US6586334B2 (en) | Reducing copper line resistivity by smoothing trench and via sidewalls | |
| US6297554B1 (en) | Dual damascene interconnect structure with reduced parasitic capacitance | |
| JP5089575B2 (ja) | 相互接続構造体及びその製造方法 | |
| JP3870031B2 (ja) | キャパシタ構造およびその製造方法 | |
| US7285489B2 (en) | Dual damascene process for forming a multi-layer low-k dielectric interconnect | |
| US6331481B1 (en) | Damascene etchback for low ε dielectric | |
| US20040232552A1 (en) | Air gap dual damascene process and structure | |
| US20030139034A1 (en) | Dual damascene structure and method of making same | |
| US10629478B2 (en) | Dual-damascene formation with dielectric spacer and thin liner | |
| US7470609B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR20050013823A (ko) | Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법 | |
| WO2004100257A1 (en) | Method to form selective cap layers on metal features with narrow spaces | |
| US6503835B1 (en) | Method of making an organic copper diffusion barrier layer | |
| US20030219968A1 (en) | Sacrificial inlay process for improved integration of porous interlevel dielectrics | |
| JP2000003959A (ja) | 二重ダマシン型ビア・コンタクト構造を有する半導体装置およびその製造方法 | |
| US6380625B2 (en) | Semiconductor interconnect barrier and manufacturing method thereof | |
| US20020127849A1 (en) | Method of manufacturing dual damascene structure | |
| JP2001053151A (ja) | 半導体集積回路装置およびその製造方法 | |
| CN103094197A (zh) | 互连结构制造方法 | |
| US6455938B1 (en) | Integrated circuit interconnect shunt layer | |
| KR100788064B1 (ko) | 반도체 디바이스에 대한 금속화를 형성하는 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041217 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041222 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20050203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050802 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051102 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060131 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20060201 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060224 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100310 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110310 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110310 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120310 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130310 Year of fee payment: 7 |