WO2006001349A1 - 容量素子が搭載された半導体装置 - Google Patents
容量素子が搭載された半導体装置 Download PDFInfo
- Publication number
- WO2006001349A1 WO2006001349A1 PCT/JP2005/011561 JP2005011561W WO2006001349A1 WO 2006001349 A1 WO2006001349 A1 WO 2006001349A1 JP 2005011561 W JP2005011561 W JP 2005011561W WO 2006001349 A1 WO2006001349 A1 WO 2006001349A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- wiring
- film
- insulating film
- lower electrode
- semiconductor device
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 99
- 239000004065 semiconductor Substances 0.000 title claims description 48
- 239000000463 material Substances 0.000 claims abstract description 39
- 238000009792 diffusion process Methods 0.000 claims abstract description 31
- 239000010949 copper Substances 0.000 claims description 90
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 44
- 229910052802 copper Inorganic materials 0.000 claims description 44
- 229910052751 metal Inorganic materials 0.000 claims description 43
- 239000002184 metal Substances 0.000 claims description 43
- 239000004020 conductor Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 abstract description 32
- 238000007254 oxidation reaction Methods 0.000 abstract description 32
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 9
- 150000004706 metal oxides Chemical class 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 101
- 238000000034 method Methods 0.000 description 47
- 239000011229 interlayer Substances 0.000 description 41
- 238000005530 etching Methods 0.000 description 26
- 238000004544 sputter deposition Methods 0.000 description 23
- 230000008569 process Effects 0.000 description 20
- 230000004888 barrier function Effects 0.000 description 18
- 238000009413 insulation Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 11
- 230000006870 function Effects 0.000 description 11
- 238000004380 ashing Methods 0.000 description 10
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 229910001928 zirconium oxide Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 239000013078 crystal Substances 0.000 description 7
- 230000001965 increasing effect Effects 0.000 description 7
- 238000005546 reactive sputtering Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 239000007772 electrode material Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- OKKJLVBELUTLKV-UHFFFAOYSA-N Methanol Chemical compound OC OKKJLVBELUTLKV-UHFFFAOYSA-N 0.000 description 3
- 239000006227 byproduct Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000001747 exhibiting effect Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003064 anti-oxidating effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910000510 noble metal Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- GEIAQOFPUVMAGM-UHFFFAOYSA-N Oxozirconium Chemical compound [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- JMOHEPRYPIIZQU-UHFFFAOYSA-N oxygen(2-);tantalum(2+) Chemical compound [O-2].[Ta+2] JMOHEPRYPIIZQU-UHFFFAOYSA-N 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007779 soft material Substances 0.000 description 1
- 239000010907 stover Substances 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Definitions
- the present invention relates to a semiconductor device in which a capacitive element is incorporated in an integrated circuit (LSI).
- the LSI has a multilayer wiring structure, and is composed of a metal layer and a high dielectric constant insulating film.
- the present invention relates to a semiconductor device in which a capacitive element is incorporated.
- the power supply voltage decreases and the fluctuation voltage due to noise increases, so the noise margin decreases at an accelerated rate.
- Such inductive noise can be reduced by reducing the impedance of the circuit, and power supply fluctuations can be suppressed by adding capacitance to the circuit.
- Such a capacity is called a decoupling capacity.
- the MOS capacitance obtained when forming the transistor is used as the decoupling capacitance.
- the insulation film thickness of the MOS capacitor is reduced, and the leakage current of the insulation film increases rapidly.
- Improvements in operating speed due to miniaturization of MOS active elements are promoting the use of high-frequency (RF) signal processing circuits as MOS devices. If RF devices can be constructed with MOS devices, functions can be improved and costs can be reduced by combining them with digital baseband circuits. The same merit can be enjoyed by mixing analog circuits and digital circuits.
- passive elements such as resistive elements, capacitive elements, and inductors are effectively used. For this reason, it is extremely important to integrate passive elements in addition to the active elements used in MOS logic. MOS logic is capable of being miniaturized with generations. Such passive elements are determined only by their physical properties, so their characteristics will not be reduced even when generations progress.
- SRAM is used as a memory composed of CMOS. SRAM maintains the memory state by complementary latching of logic signals in CMOS circuits.
- the gate capacitance has become smaller, and the problem is that the logic is reversed due to the charge generated by the influence of alpha rays or cosmic rays, which is called a soft error. It is. Soft errors in SRAM signify memory state corruption and are a serious problem. In order to solve such a problem, there is an attempt to add a capacitive element to the memory node for the purpose of equivalently increasing the gate capacitance.
- An example disclosed in the following is a capacitive element structure and a manufacturing method considered for the purpose of forming a capacitor in a wiring layer.
- Patent Document 5 there is a capacitance element in a cell to improve the soft error resistance of SRAM.
- a structure for adding children is disclosed.
- a stacked capacitive element is formed by a lower electrode and an upper electrode that cover the upper part of the memory cell, and a capacitive insulating film sandwiched between them.
- polysilicon is used as an electrode material
- a silicon nitride film is used as a capacitor insulating film.
- Patent Document 6 discloses a structure in which an insulating film other than silicon nitride or silicon carbide can be used as a capacitor dielectric film.
- the technology in this document relates to a capacitor structure formed on a multilayer wiring structure having copper wiring.
- a silicon nitride film or a silicon carbide film is always formed as an anti-oxidation insulating film on the copper wiring. For this reason, in order to form a capacitor on the copper wiring, it is necessary to use these films as a capacitor insulating film.
- the technique in this document is a technique for avoiding this restriction.
- a metal film that is not an insulating film is used as an anti-oxidation film.
- a metal is interposed between the exposed surface of the copper wiring and the metal film.
- This metal film is formed so as to remain on the copper wiring, and a capacitive insulating film is formed thereon.
- the portion other than the metal film on the copper wiring exposed as the lower electrode only exposes the interlayer insulating film, and the lower electrode is more resistant to oxidation than the copper wiring.
- the body membrane can be used as a capacitive insulating film!
- Patent Document 7 a capacitor element using a dielectric film made of TaO is formed on a copper wiring.
- a method is disclosed. At this time, a Ta film is interposed between the Cu film and the TaO film for the purpose of preventing Cu diffusion.
- the Ta film is slightly oxidized during the Ta O film formation.
- Patent Document 8 it is possible to connect a copper wiring structure to the lower surface of the lower electrode, supply electric charges to the lower electrode through the copper wiring, and prevent copper from diffusing into an oxide film such as an interlayer insulating film.
- a structure of a semiconductor device capable of maintaining the reliability of the wiring function is disclosed.
- the semiconductor device includes a lower electrode connected to the upper surface of one or a plurality of wirings, and the lower electrode.
- the MIM capacitor has an upper electrode capacitively coupled to the lower electrode, and the lower electrode has a material force for preventing the diffusion of the wiring material and includes the wiring structure.
- an insulating film which is usually formed after the formation of the copper wiring and prevents oxidation and diffusion of copper, is opened only in the capacitance forming portion, and the lower electrode and the lower copper wiring are connected through this opening. .
- Patent Document 1 Japanese Patent Laid-Open No. 7-3431
- Patent Document 2 JP-A-7-111107
- Patent Document 3 Japanese Patent Laid-Open No. 9-67193
- Patent Document 4 Japanese Patent Laid-Open No. 10-173140
- Patent Document 5 Japanese Unexamined Patent Application Publication No. 2004-6850
- Patent Document 6 Japanese Unexamined Patent Application Publication No. 2004-14761
- Patent Document 7 Japanese Patent Laid-Open No. 2003-264236
- Patent Document 8 Japanese Patent Laid-Open No. 2003-264235
- Patent Documents 5 to 8 described above have the following problems.
- polysilicon is used as the electrode material
- the electrode is oxidized when a metal oxide dielectric film having a high dielectric constant is used.
- a silicon nitride film must be used as the capacitive insulating film. With silicon nitride films, it becomes difficult to secure sufficient capacity for SRAM cell sizes that continue to be miniaturized.
- the lower electrode and the barrier metal are inserted between the upper and lower wirings in a portion where no capacitance is formed.
- High oxidation resistance The lower electrode material and barrier metal generally increase the resistance between the upper and lower wirings with high electrical resistance.
- a capacitive insulating film and an upper electrode are formed.
- an insulating film or the like is not uniformly formed between the electrodes, resulting in poor characteristics. Good will occur.
- film formation using the CVD method is desired.
- Such high temperature processes can be applied to copper Z low dielectric constant wiring. I can't.
- Patent Document 7 does not show consistency with the integration process of copper wiring, which does not describe the copper oxidation and diffusion prevention insulating film normally required for copper wiring.
- An object of the present invention is to provide a semiconductor device on which a large-capacitance element is mounted. Specifically, a metal layer is combined with a high dielectric constant insulating film in an LSI having a multilayer wiring structure. A semiconductor device having a built-in capacitive element, in which a capacitive element that suppresses diffusion and thermal oxidation of lower-layer wiring material, has a sufficient capacity, and has stable characteristics is mounted. It is to provide.
- a semiconductor device is a semiconductor device in which an upper electrode, a capacitor insulating film, and a lower electrode are mounted on a wiring, and the lower electrode includes the upper electrode, the capacitor insulating film, and the lower electrode.
- the insulating film is formed on the lower layer wiring located below, and is embedded in the groove that is open until reaching the lower layer wiring, and the lower electrode and the lower layer wiring are in direct contact with each other. It is characterized by.
- the upper electrode and the capacitive insulating film are formed up to a region exceeding the edge of the lower electrode in plan view.
- Another semiconductor device includes an upper electrode, a capacitor insulating film, a second lower electrode, and a first
- the first lower electrode is embedded in a groove that opens an insulating film formed on a lower wiring located below the first wiring until reaching the lower wiring, and the first lower electrode and the first lower electrode
- the second lower electrode, the capacitor insulating film, and the upper electrode film are formed up to a region beyond the edge of the first lower electrode in plan view. It is characterized by that.
- the present invention also shows the above semiconductor device characterized in that it has an insulating film having the same material and film thickness as the insulating film formed on the lower wiring on the upper electrode.
- the present invention is further characterized in that a wiring via plug and a capacitor upper electrode contact plug are formed simultaneously, and the via plug and the upper electrode contact plug are connected to a wiring formed in an upper layer portion of the capacitor.
- the above semiconductor device is shown.
- the present invention also includes a lower layer wiring that is in direct contact with the lower electrode of the capacitive element, an upper layer wiring formed in an upper layer of the capacitive element, a via plug that connects the lower layer wiring and the upper layer wiring, and an upper electrode and an upper layer wiring.
- the semiconductor device according to the invention is characterized in that all of the contact plugs to be connected are formed of a metal containing copper as a main component and are V.
- the present invention also shows a semiconductor device in which the insulating film formed on the lower wiring and burying the lower electrode is a material that suppresses copper diffusion, particularly SiN or SiCN.
- the present invention further shows the semiconductor device, wherein the lower electrode embedded in the insulating film is a material that suppresses copper diffusion, particularly TaN.
- the present invention also provides a semiconductor device having three or more multilayer wirings, and has one capacitive element layer between any two wiring layers, and the capacitive element layers are laminated in at least two or more layers.
- the semiconductor device is characterized in that the capacitor elements of each layer are connected in parallel through a wiring layer.
- the present invention is further characterized in that the contact plug and the via plug that form a part of the wiring that connects the upper electrodes of the capacitor elements formed in multiple layers in parallel are formed by completely the same opening. A semiconductor device is shown.
- the present invention also shows a semiconductor device in which a capacitive element is mounted between the uppermost wiring layer and a pad. The invention's effect
- the surface of the lower electrode having a barrier property against Cu and the surface of the wiring cap film having the barrier property against Cu are continuously kept flat without worrying about the coating characteristics. It becomes possible to form a capacitive insulating film of a metal oxide exhibiting a high dielectric constant by a low temperature process represented by sputtering. Therefore, it is possible to mount a capacitor element that does not impair the reliability of the multilayer wiring made of the copper Z low dielectric constant insulating film.
- FIG. 1 is a diagram showing a structure of a capacitive element incorporated in a wiring according to the present invention.
- FIG. 2 (a) to (j) are cross-sectional views showing an embodiment of forming a capacitive element incorporated in a wiring according to the present invention in the order of steps.
- FIG. 3] (a) to (g) are cross-sectional views showing the first embodiment of the present invention in the order of steps.
- FIG. 4 (1!) To (1) are cross-sectional views showing the first embodiment of the present invention in the order of steps, and show the steps following FIG. 3 (a) to (g). .
- FIG. 5 (a) and (b) are plan views (layouts) in the middle of the process of the first embodiment of the present invention.
- FIG. 6 (a) and (b) are plan views (layouts) in the process of the first embodiment of the present invention.
- FIG. 7 is a diagram showing the acidity characteristics of Ta and TaN films in the first example of the present invention.
- FIG. 8 shows the relationship between the Ta film thickness before thermal oxidation and the film thickness of the thermal oxide film (TaO) after thermal oxidation at 350 ° C. for one hour in the first embodiment of the present invention.
- FIG. 9 is a diagram showing the relationship between the leakage current of the TaO film formed by thermal oxidation and the Ta film thickness before thermal oxidation in the first embodiment of the present invention.
- FIG. 10 is a diagram showing the relationship between the TaO film formed by thermal oxidation and the Schottky noliano and itite at the lower electrode interface and the Ta film thickness before thermal oxidation in the first embodiment of the present invention. .
- FIG. 11] (a) to (h) are cross-sectional views showing the second embodiment of the present invention in the order of steps. is there.
- FIG. 15 is a sectional view showing the structure of a third embodiment of the present invention.
- FIG. 16 is a sectional view showing the structure of a third embodiment of the present invention.
- FIG. 17 is a cross-sectional view showing the structure of a fourth embodiment of the present invention.
- FIG. 18 is a cross-sectional view showing the structure of a fifth embodiment of the present invention.
- FIG. 19 is a cross-sectional view showing the structure of a capacitive element incorporated in a wiring according to the present invention.
- FIG. 20 is a cross-sectional view showing the structure of a third embodiment of the present invention.
- FIG. 21 is a sectional view showing the structure of a third embodiment of the present invention.
- FIG. 22 is a cross-sectional view showing the structure of a fourth embodiment of the present invention.
- FIG. 23 is a cross-sectional view showing the structure of a fifth embodiment of the present invention.
- FIG. 24 is a cross-sectional view showing the structure of a fourth embodiment of the present invention.
- FIG. 25 is a cross-sectional view showing the structure of a fifth embodiment of the present invention.
- FIG. 1 is a diagram showing an example of the structure of a capacitive element incorporated in a wiring in the semiconductor device of this embodiment.
- the lower electrode is disposed below the semiconductor device.
- An insulating film formed on the lower layer wiring is embedded in a groove opened until reaching the lower layer wiring, and the lower electrode and the lower layer wiring are in direct contact with each other.
- a buried metal (lower wiring) 105 made of a barrier metal 104 and Cu filling the groove is formed in the groove formed in the interlayer insulating film 102 and the lower via cap film 101.
- the lower electrode 11 lb is formed in a groove that is opened until reaching the buried wiring 105. Is buried in direct contact with the lower layer wiring 105.
- the lower electrode 11 lb is formed of a material having a capability of preventing the diffusion of the wiring material, for example, TaN, when the lower electrode 11 lb and the lower layer wiring 105 are in direct contact with each other. For this reason, it consists of the lower electrode ll lb, the capacitive insulating film 112 and the upper electrode 113.
- the surface on which the capacitor insulating film 112 is formed has a flat shape. As shown in FIG. 1, the upper electrode 113 and the capacitor insulating film 112 are formed in such a shape that the lower electrode 11 lb is included in the arrangement thereof.
- FIG. 19 is a diagram explicitly showing the hard mask 110 for the wiring cap cache remaining between the wiring cap film 103 and the via interlayer film 120 in the present embodiment.
- the TaN film used as the lower electrode 11 lb has the property of preventing diffusion of the copper wiring material and has oxidation resistance.
- This TaN film is generally used as a noria metal for copper wiring, and its compatibility with the copper wiring process, which has no problems with contact with the copper wiring or interlayer insulating film, is extremely high.
- the lower electrode is embedded in an oxide-Z diffusion prevention insulating film formed on the copper wiring, so that the lower-layer copper wiring can be TaN lower electrode or oxide Z diffusion. It is completely covered with one of the protective insulating films. Also, the surfaces of the TaN lower electrode and the oxide-Z diffusion barrier insulating film are completely flat. For this reason, the insulating film formed thereon can be used for sputtering methods that can be formed at a low temperature without having to use a method such as a CVD method that has excellent covering characteristics and requires thermal energy for decomposition. .
- a short circuit between the upper and lower electrodes does not occur, and a capacitive element with stable characteristics can be incorporated in the copper wiring.
- FIG. 2 shows a process cross-sectional view for realizing the embodiment of the present invention.
- a lower layer wiring as shown in (a) is formed.
- Interlayer insulating film 102 and lower via cap film 1 In the groove formed in 01, noria metal 104 and a Cu seed film (not shown) are formed by sputtering.
- a Cu film is formed by the electrolytic plating method, the groove formed above is completely buried, and the excess Cu film is removed by CMP to form a buried wiring 105.
- nitrogen treatment is performed at 350 ° C for 30 minutes to stabilize Cu grains.
- an opening pattern is formed in the hard mask 110 as shown in FIG.
- Ability to remove photoresist by ashing after forming hard mask opening pattern At this time, the underlying Cu surface is not exposed, so it is possible to suppress the oxidation of Cu by oxygen plasma. .
- the wiring cap film 103 is etched to form an opening pattern 116 that reaches the underlying Cu surface, as shown in FIG. 2 (d).
- FIG. 2 (e) a TaN film is formed by sputtering as the lower electrode 11 la so that the opening 116 is completely embedded, and then the opening is formed by CMP.
- a buried lower electrode 11 lb as shown in FIG. 2 (f) is formed.
- the hard mask remaining film is completely removed, and even if the wiring cap film 103 is exposed, there is no problem.
- the total thickness of the remaining hard mask film and the wiring cap is the thickness of the lower electrode 11 lb.
- FIG. 2 (f) shows an example in which cutting is performed until the wiring cap film 103 is exposed.
- the buried lower electrode 11 lb can be formed in direct contact with the underlying Cu wiring 105. Due to the soft material of Cu, dishing occurs during CMP, and the shape of the large area pattern appears to be depressed at the center. For this reason, it is difficult to form a Cu wiring with a large area pattern. TaN is a hard material, and such dating is unlikely to occur. Therefore, a flat surface shape can be obtained even with a relatively large area pattern. It is a feature.
- a capacitive insulating film 112 is formed as an insulating film on the lower electrode 11 lb.
- the lower electrode 11 lb is embedded in the wiring cap film 103 and its surface is displayed. Since the surface is exposed, the substrate surface on which the capacitor insulating film 112 is formed is completely flat. For this reason, it is not necessary to use a thermal CVD method or the like that has good coating properties but requires high thermal energy for decomposition.
- PVD method physical film formation method
- the film thickness can be easily controlled, and the film thickness can be formed uniformly over the entire capacitive element.
- the capacitive insulating film 112 is formed by sputtering
- a metal material is formed by DC sputtering, and then a metal oxide film is formed by thermal oxidation. It is also possible to use a shift in the method of forming a film.
- This structure has the feature that such a metal oxide can be used as an insulating film, but the material used for the insulating film is not limited to the metal oxide. Widely used in SiO, SiN, SiC, SiCN, SiOC, SiOCH, etc. 300
- the film may be formed by a plasma-assisted CVD method at a substrate temperature of ° C to 400 ° C.
- the capacitive insulating film 112 is formed as described above, TaN, which is the same as the lower electrode 11 lb, is formed as the upper electrode 113 by reactive sputtering, and the capacitive cap insulating film 114 is formed on the upper electrode. Then, the same SiN or SiCN as the insulating film formed on the wiring is formed, and the formation of the capacitive laminated film as shown in FIG. 2 (g) is completed.
- the capacitor cap film 114, the upper electrode 113, and the capacitor insulating film 112 are patterned so as to include the lower electrode 11lb.
- Capacitor patterning may be performed by etching the capacitor cap film using a photoresist as a mask, and etching the upper electrode 113 and the capacitor insulating film 112 using the capacitor cap film 114 as a mask after ashing.
- the upper electrode 113 and the capacitor insulating film 112 are embedded, and the lower electrode 11 lb is included. That is, the upper electrode 113 and the capacitor insulating film 112 are formed up to a region exceeding the edge of the lower electrode 11 lb in plan view. Therefore, it is a feature of this structure that the upper electrode 113 and the lower electrode 11 lb cannot be short-circuited via the side wall of the capacitive insulating film 112.
- the via interlayer insulating film 120 SiO or SiOCH, and the etching stopper film 121 are used.
- SiN or SiCN, and SiO or SiOCH film is formed as wiring interlayer insulation film 122.
- cap film on the bottom of the via and the upper electrode contact is removed by etch-back on the entire surface, and the lower layer wiring and the upper electrode are exposed.
- a rare metal 124 and a Cu seed film are formed by sputtering, and vias, contacts, and wiring trenches are completely buried by electroplating. After that, the excess Cu and barrier metal on the insulating film are removed by CMP to form the upper buried wiring.
- the MIM capacitor of the present structure can be formed by the single damascene method as well.
- This structure has the merit that the normal wiring via and upper electrode contact can be completely shared because the lower electrode and lower layer wiring are in direct contact, and can be applied to both dual damascene and single damascene wiring structures. It is a feature.
- FIGS. 3, 4, 5, and 6, as a first embodiment, a technique for incorporating a capacitor element mounted on an SRAM memory cell will be described.
- 3 and 4 are cross-sectional drawings, and are not actual layout drawings in order to efficiently represent the process and structure of the force transistor and the wiring.
- Figure 6 shows the actual cell layout.
- a memory cell transistor having an isolating region 201, a diffusion layer 203, a gate 202 and the like is formed, and after forming SiO 204 as an interlayer insulating film,
- a contact 205 embedded with ten is formed.
- contact holes reaching the diffusion layer and gate electrode are opened in the interlayer insulating film 204 by etching, and a rare metal composed of a TiNZTi multilayer film is formed by sputtering, and WF is used as a source gas.
- the contact hole is buried by the VD method, it is formed by removing the excess W film and the barrier metal on the interlayer insulating film 204 by CMP. Layer formed so far The auto drawing corresponds to Fig. 5 (a).
- SiO is formed to a thickness of 200 nm.
- FIG. 2 Films are formed and wiring grooves are formed by etching to form the structure shown in FIG. Subsequently, a TaZTaN laminated film lOZlOnm is continuously formed as a barrier metal 104 by sputtering, and a Cu seed film of 60 nm is formed by sputtering. Subsequently, a Cu film 105 having a thickness of 500 nm was formed by electroplating, and the excess Cu and the rare metal on the insulating film were removed by CMP. As shown in FIG. 3 (c), the first Cu wiring layer was formed. Form. Figure 5 (b) shows the layout after the formation up to this point. In FIG. 5 (b), only the contact and the first wiring layer are shown.
- W formed by the CVD method may be used as the force wiring material in which Cu is used as the wiring material and Ta / TaN is used as the rare metal.
- SiCN is formed as a wiring cap insulating film 103 for the purpose of preventing oxidation and diffusion of the Cu wiring material, with a thickness of 30 nm.
- SiO lOOnm is formed as a hard mask 110.
- the hard mask 110 in the portion where the capacitor lower electrode is formed is opened using the photoresist as a mask, and the resist is removed by ashing.
- opening the hard mask it is important to stop the etching on the wiring cap film 103 using the selective characteristics of dry etching. The ability to remove the photoresist by ashing using oxygen plasma after the opening pattern of the hard mask is formed. At this time, the Cu surface of the lower layer is not exposed. it can.
- a method of directly opening the wiring cap film 103 with a resist mask without using a hard mask is also conceivable, but in this case, it is necessary to perform ashing with the Cu surface exposed in the opening of the wiring cap film 103. Yes, the Cu surface is oxidized during the resist stripping process using oxygen plasma. Therefore, it is desirable to use a hard mask process.
- the wiring cap 103 is opened using the patterned hard mask as an etching mask to expose the lower layer wiring of the portion 116 forming the capacitor lower electrode.
- a 300 nm TaN film was formed on the entire surface of the wafer by sputtering, and the opening Buried completely. Since Ta is a heavy element, a film with excellent step coverage with high rectilinearity of sputtered particles is formed. For this reason, there is a feature that can completely embed the opening without using a special method.
- Excess TaN on the insulating film is removed by CMP to form an embedded lower electrode 11 lb as shown in FIG.
- a part of the hard mask 110 can be completely removed, or a part of the hard mask can be left.
- a part of the hard mask 110 is completely removed, a part of the wiring cap film may be removed at the time of TaN CMP, and the film thickness distribution of the wiring cap increases in the substrate surface.
- the wiring cap film 103 prevents Cu diffusion from the wiring. If the wiring cap film 103 is locally thinned, there is a risk that the wiring reliability is lowered by Cu diffusion. It is also possible to grow the wiring cap film 103 beforehand in advance by taking into account the decrease in film thickness during the CMP. On the other hand, when leaving part of the hard mask during TaN CMP, using the same material of SiO together with the hard mask 110 and the interlayer insulating film 120 for forming the via, the hard mask is separated from the interlayer film. Assimilate
- FIG. 6A shows only the first-layer wiring pattern and the lower electrode pattern.
- a capacitive laminated film is formed and patterned.
- a method of forming the capacitive film a method of obtaining TaO (Ta oxide) by sputtering a Ta film and subjecting it to thermal oxidation.
- a TaN film is used as the lower electrode, data on the acidity characteristics including the TaN film are acquired.
- Fig. 7 plots the oxide film thickness (TaO film thickness) obtained after changing the N concentration in the TaN film and performing thermal oxidation treatment at 350 ° C for 1 hour in an oxygen atmosphere.
- the N concentration is 0, that is, a Ta film, TaO of 22 nm is obtained, and it can be seen that a sufficient thickness of the oxide film can be obtained by thermal oxidation at 350 ° C. By the way, it has been confirmed that 17 nm TaO can be obtained when thermal oxidation is performed for 30 minutes.
- the TaO film formed on the surface is very thin when the thickness is 2 nm or less. This characteristic is extremely important.
- the Ta N side is oxidized only about 2 nm, so that the conductivity of the electrode can be ensured and the insulating film thickness can be ensured. It becomes easy to control.
- FIG. 8 is a graph plotting the TaO film thickness after performing thermal oxidation for one hour at 350 ° C while changing the film thickness of the Ta film deposited on the TaN lower electrode. Show. When the Ta before thermal oxidation was 9 nm or less, the TaO film thickness after thermal oxidation increased monotonously. The saturated film thickness is about 23 nm. From Fig. 7, it is found that the thermal oxide film thickness when heated at 350 ° C for 1 hour is 22 nm, and at the same time the Ta N lower electrode surface is slightly oxidized. This is a reasonable result. This result shows that the TaO film thickness obtained can be controlled by controlling the film thickness of the initially formed Ta film during sputtering.
- Figure 9 plots the leakage current for each film obtained in Fig. 8 when the lower electrode side force is applied with a noise to which electrons are supplied.
- an increase in leakage current is observed due to the increase in electric field strength.
- the leakage current also increases when the Ta film thickness before thermal oxidation is thick.
- the TaO film thickness after thermal oxidation is saturated, and the TaO lower electrode side interface is Ta. For this reason, a difference in leakage current is observed in a noise that supplies electrons from the lower electrode side. This may be because the barrier height against electrons differs depending on the lower electrode material.
- Fig. 10 shows the results of estimating the variano and the it from the fitting using the Schottky current model.
- the barrier height is seen to decrease in the region where the TaO film thickness is saturated (Ta film thickness 9 nm or more before thermal oxidation).
- This difference in the height of the mirror reflects the difference in the work function of the electrode material.
- the work function of Ta is 4. leV
- the work function of TaN is about 4.8 eV.
- the work function of TaN is larger, resulting in a difference between force Norano and Ito.
- the above results indicate that TaN is more suitable as an electrode material than Ta.
- Ta By depositing Ta with a thickness of 4nm by sputtering and heat-treating in an oxygen atmosphere at 350 ° C for 1 hour.
- a TaO film having a thickness of 12 nm is formed as the capacitor insulating film 112.
- TaN to be the upper electrode 113 is formed to a thickness of 50 nm by reactive sputtering, and finally SiN or SiCN is formed to a thickness of 30 nm as the capacitor cap film 114. It is desirable that the film thicknesses of the capacitor cap film 114 and the wiring cap film 103 be the same.
- the capacitor cap film 114, the upper electrode film 113, and the capacitor insulating film 112 are patterned. In this patterning, it is not necessary to pattern everything with a resist mask by a single photolithography, and only the capacitor cap film is patterned with resist. Alternatively, the capacitor insulating film may be patterned after ashing after etching the capacitor cap film and the upper electrode with a resist mask.
- Figure 6 (b) shows the layout pattern after the formation up to this point.
- SiO is deposited to 200 nm as the interlayer insulating film 120 for forming the first via.
- holes that reach the wiring cap and the capacitor cap film are formed in the interlayer insulating film 120 by using a force photoresist for opening the via and upper electrode contact holes as a mask.
- a force photoresist for opening the via and upper electrode contact holes as a mask.
- the capacitor cap is etched at the same time as the wiring cap by the entire surface etch back to expose the lower layer wiring and the upper electrode.
- TaZTaN is deposited as a noble metal by lOZlOnm sputtering, and then a Cu seed is deposited by sputtering at 60 nm.
- the Cu via 127 and the Cu contact as shown in FIG. 115 is formed.
- Cu was used as the via and contact embedding material, but W may be used. In this case, it is desirable to use TiN or TiN / Ti laminated film as the noble metal.
- the wiring structure 128 is formed according to a normal single damascene method. Form. After that, if necessary, multilayer wiring is formed, and peripheral circuit wiring and cell connection are performed to complete the SRAM device. [0063] (Second Example)
- a large area MIM capacitor structure formed in the upper layer portion of the wiring will be described as a second embodiment.
- the MIM capacity used for RF circuit and analog circuit decoupling needs to be large, which inevitably increases the area. Since the lower layer wiring has a small pitch and the wiring is formed extremely densely, it is difficult to dispose a large-area capacitor element. Therefore, the MIM capacitor used for such applications must be formed in the upper layer of the wiring.
- the upper layer wiring is thick.
- Cu wiring has a problem of dating in CMP, so the area is often limited. Therefore, it is desirable to use the wiring divided as shown in FIG.
- 101 is SiN or SiCN with a film thickness of 100 nm as a lower via cap
- 102 is a wiring interlayer insulation film: L m SiO or SiOCH, 1
- Reference numeral 110 denotes a hard mask necessary for forming an opening for forming a capacitor lower electrode in the wiring cap 103, and is SiO or SiOCH having a film thickness of lOOnm.
- the forming process and the multilayer wiring process thereon are omitted.
- the hard mask 110 in the lower electrode forming portion is etched with a resist mask, as shown in FIG. 1Kb).
- a hard mask pattern is formed.
- the etching is automatically stopped on the wiring cap 103 using the selective characteristic of dry etching.
- ashing is performed after the hard mask etching, and the upper surface of the lower layer wiring connected to the lower electrode is exposed by opening the wiring cap film.
- the photoresist is removed by ashing using oxygen plasma. At this time, since the underlying Cu surface is not exposed, it is possible to suppress Cu oxidation due to oxygen plasma.
- a part of the hard mask 110 can be completely removed, or a part of the hard mask can be left. If a part of the hard mask 110 is completely removed, a part of the wiring cap film may be removed during TaN CMP, and the film thickness distribution of the wiring cap increases in the substrate surface.
- the wiring cap film 103 prevents Cu diffusion from the wiring. If the wiring cap film 103 is locally thinned, the wiring reliability may be lowered by Cu diffusion. It is also possible to grow the wiring cap film 103 beforehand in advance by taking into account the decrease in film thickness during CMP.
- the hard mask when leaving a part of the hard mask during TaN CMP, the hard mask becomes a part of the interlayer film by using the same material for both the hard mask 110 and the interlayer insulating film 120 for via formation. Since it is assimilated, there is no need to worry about fluctuations in the remaining thickness of the hard mask during CMP. As a result, the wiring parameters can be maintained, and the wiring cap film thickness can be secured at a constant value, so that the wiring reliability can be maintained. However, the remaining film on the hard mask is less preferred. The total thickness of the hard mask remaining film and the wiring cap film is the thickness of the lower electrode.
- the reactive sputtering method is effective as a method for forming a capacitive insulating film having a high dielectric constant at a low temperature.
- any insulating film can be formed as long as a target is prepared.
- Figure 12 shows the capacity density of each film thickness of tantalum oxide (TaO), zirconium oxide (ZrO), and mixed crystal materials (Ta Zr 0, Ta Zr O) formed by sputtering.
- each dielectric constant is 21 for TaO, Ta Z
- a metal insulating film having an arbitrary dielectric constant between 15 and 21 can be formed.
- Ta Zr O and ZrO have extremely low electron affinity, so
- FIG. 14 shows the dependence of the standard capacity density on the measurement temperature based on the capacity measured at 25 ° C.
- TaO and ZrO show almost the same temperature dependence, but in the case of mixed crystals, the capacity change with temperature is small.
- TaO is the best in terms of dielectric constant
- ZrO is the best in terms of insulation at high temperatures.
- a film having an appropriate composition may be used according to the purpose of use.
- the capacitive insulating film 112 by the reactive sputtering method D & N 1: 0 is formed to 1011111, and the upper electrode TaN113 is deposited to 50 nm by the reactive sputtering method, and finally, the capacitive cap film 114 is formed as SiN or SiCN. A lOOnm film is formed. It is desirable to make the film thicknesses of the capacitor cap film 114 and the wiring cap film 103 uniform.
- the capacitor cap film, the upper electrode, and the capacitor insulating film are patterned so as to include the lower electrode pattern.
- this patterning it does not matter if all of the patterning is performed with a resist mask obtained by one photolithography, and only the capacitor cap film is patterned with the resist. After the ashing, the upper electrode film and the capacitor insulating film are patterned.
- a via interlayer insulating film 120, an intermediate stopper film 121, and a wiring interlayer insulating film 122 are formed, and a via hole and a wiring groove for forming a dual damascene wiring are formed.
- the etching is stopped on the wiring cap and the capacitor cap film having the same material and film thickness by utilizing the selective characteristics of dry etching.
- the wiring cap and the capacitance cap are removed by etching back the entire surface, and the lower layer wiring and the upper electrode are exposed. After that, sputtering of noria metal is performed, and the formed holes and grooves are completely filled with Cu by MOCVD. Finally, the excess Cu film and barrier metal formed on the insulating film are removed by CMP to form an upper wiring 125 as shown in FIG. 11 (h). Thereafter, if necessary, further multilayer wiring may be formed.
- FIG. 15 shows a structure in which a capacitive element is incorporated in a multilayer wiring based on the third embodiment.
- the lowermost wiring layer 401 shown in the figure is not necessarily the first wiring layer in an actual semiconductor device, but is an arbitrary wiring layer.
- the wiring layer for four layers as described above has a buried lower electrode composed of three layers indicated by 411, 412, and 413, and has a capacitance insulating film, an upper electrode, and a capacitance cap.
- the capacitor elements in each layer are formed by the method described in the first to second embodiments.
- the lower electrode of the capacitive element of each layer is connected in parallel with the lower layer wiring to which it is connected, and the upper electrode of each layer is connected in parallel via the upper electrode contact, upper wiring layer, and via. It is connected to the.
- Capacitance elements are not limited to three layers, and an arbitrary total number of multilayer structures may be formed.
- FIG. 20 is a diagram explicitly showing that the portion where the buried lower electrode is formed has a two-layer structure of the wiring cap film 103 and the hard mask 110 for processing the wiring cap in this embodiment. It is. Her By using the same material for the mask and the via interlayer film, the hard mask is substantially assimilated with the via interlayer film, resulting in the structure shown in FIG.
- FIG. 16 shows a modification of the third embodiment.
- This modification is characterized in that the boundary between the contact plug and the wiring via plug for connecting the upper electrodes of the capacitors formed in multiple layers in parallel is eliminated.
- This modification is also effective in reducing the resistance of the wiring connecting the upper electrode that does not require the formation of a fine pattern as a contact or via.
- a characteristic of the structure of the capacitive element of the present invention is that the lower electrode is embedded, and the upper electrode and the lower electrode are not short-circuited even if the common plug of the contact and the via is formed. It is a characteristic of construction. This structure cannot be realized when the lower electrode is patterned by an etching process as in the prior art.
- 21 is a diagram explicitly showing that in this embodiment, the portion where the buried lower electrode is formed has a two-layer structure of a wiring cap film and a hard mask for processing the wiring cap.
- the hard mask is substantially assimilated with the via interlayer film, resulting in the structure shown in FIG.
- FIG. 17 shows a structure in which a capacitive element is inserted between the uppermost wiring layer and the pad metal in the fourth embodiment.
- the wiring layer (wiring 105, noria metal 104, interlayer insulating film 102, wiring cap film 103) arranged in the lower layer of the capacitive element is the uppermost wiring layer in the LSI.
- a capacitor insulating film 112 and an upper electrode 113 are formed on the lower electrode 11 lb embedded in the wiring cap so as to enclose the lower electrode, and a passivation film 501 covering the entire chip is formed thereon. A film is formed.
- FIG. 22 is a diagram explicitly showing that in this embodiment, it has a two-layer structure of a partial force wiring cap film 103 for forming a buried lower electrode and a hard mask 110 for wiring cap cover. is there.
- Hard mask and via interlayer film are made of the same material As a result, the hard mask is substantially assimilated with the via interlayer film, resulting in the structure shown in FIG.
- FIG. 18 shows a capacitor structure for forming a MIM capacitor structure on the buried lower electrode in the fifth embodiment.
- the capacitive structure of the present invention since the lower electrode is formed in an embedded shape, the surface of the lower electrode is exposed at an arbitrary position on the flat surface as shown in FIG. 2 (f) after the embedded electrode is formed. The other parts are covered with a cap insulating film on the copper wiring.
- the fifth embodiment after the formation of the buried lower electrode, the second lower electrode film lllc, the capacitor insulating film 112, the upper electrode film 113, and the capacitor cap film 114 are sequentially formed so as to enclose the buried lower electrode. Patter Jung.
- the first method of suppressing the short-circuit on the capacitor side wall is to process the capacitor side wall into a tapered shape.
- the side wall is exposed to plasma particles having high straightness, so that by-products adhering to the side wall are also etched, resulting in a shape in which no by-product remains.
- a second method for suppressing the short-circuit on the capacitor side wall is to stiffen the material constituting the second lower electrode by virtue of only elements that form volatile etching products.
- FIG. 23 explicitly shows that the portion where the buried lower electrode is formed has a two-layer structure of a wiring cap film and a hard mask for wiring cap covering, as in this example.
- FIG. 24 shows an example in which the buried lower electrode has a laminated structure of a conductive material having a barrier property, for example, a metal nitride llld and a metal film 1 lie exhibiting low resistance, in this example.
- FIG. 25 shows an example in which a hard mask is left in the CMP process when forming a buried lower electrode, and a laminated buried electrode is used.
- the metal nitride used as the conductive barrier film has a high resistance and degrades the performance of the capacitive element. Therefore, the thickness of the NORA film should be kept to a minimum and the remaining buried part should be a low resistance metal film. It is effective.
- the metal nitride 11 Id is TaN
- the metal film ll le is Ta
- the number of layers is not limited to two. TaNZTaZTaNZTaZTaN, etc. May be.
- This structure is characterized in that the surface on which the capacitive insulating film is formed is a flat and uniform electrode film over the entire wafer surface.
- a semiconductor device since diffusion and thermal oxidation of the lower wiring material are suppressed, it is useful as a semiconductor device on which a large-capacity capacitive element is mounted.
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
配線層間に形成する金属酸化物高誘電率膜を容量絶縁膜とする容量素子において、下層配線材料の拡散や熱酸化を抑制し、かつ容量素子を構成する薄い容量絶縁膜が成膜される表面を平坦とする。 容量素子の下層に形成する配線上に形成される配線材料の拡散防止および酸化防止の役割を果たす配線キャップ膜１０３の所定の領域に、配線材料の拡散防止能力を有する下部電極１１１ｂを下層配線１０５と直接接触するように埋設して形成し、容量絶縁膜が形成される表面を平坦な形状にする。
Description
容量素子が搭載された半導体装置
技術分野
[0001] 本発明は、集積回路 (LSI)中に容量素子が組み込まれた半導体装置に関し、特 に、多層配線構造を有する LSI中に、金属層一高誘電率絶縁膜 金属層により構 成される容量素子が組み込まれた半導体装置に関する。
背景技術
[0002] Si半導体基板上に形成される超高集積回路 (ULSI)にお 、ては、コスト低減、パフ オーマンス向上、消費電力低減を追求するため、設計寸法の微細化が常に進められ ている。微細化を行い、集積される素子数を増大させることで機能の向上を図り、チッ プサイズを小さくすることでコストの低減を図っている。又は、集積度の向上によって、 異なる機能を有する回路ブロックを複数混載することも可能になり、部品点数を削減 することで ULSIチップが組み込まれた装置のコストを低減することも可能になる。こ のような異種機能を有する回路ブロックの混載はコスト削減のみならず、通信速度の 向上等が可能となり、異種機能を有する回路ブロックを組み合わせることで、付加的 な性能向上を実現することもできる。また、微細化によって、動作電圧を低減すること ができるため、同一の機能を持つ回路ブロックの消費電力を抑制することも可能であ る。
[0003] しかし、能動素子の急速な微細化の進展によって、新たな問題が顕在化してきて 、 る。以下、この問題を、電源ノイズ、 RFZアナログ回路、及びメモリに分類して説明す る。
[0004] 先ず、電源ノイズについての問題点について説明する。素子の微細化が進むこと で、低電圧化が推し進められるが、集積される素子数が急激に増加するため、消費 する電流量は急増する。また、素子の微細化にともなって動作周波数は上昇し続け、 スイッチング時間も短縮される。即ち、スイッチングする際の電流量は増加し、スイツ チング時間が短くなるため、電流の時間変化である diZdtは急激に大きくなる。この 電流の時間変化に回路のインダクタンス Lを掛け合わせた L'diZdtは、誘導性の電
圧変動であり、同時スイッチングノイズといわれる。同時スイッチングノイズは、電源電 位を変動させ、場合によってはロジック状態を反転させることがある。上述したように、 微細化が進むと電源電圧が低下することに加え、ノイズによる変動電圧が増大するた め、ノイズマージンは加速度的に減少する。このような誘導性ノイズは、回路のインピ 一ダンスを低下させることで低減することが可能であり、回路に容量を付加することで 電源変動を抑制することができる。このような容量をデカップリング容量とよぶ。従来 の ULSIでは、トランジスタを形成するときに得られる MOS容量をデカップリング容量 として使用している。しかし、微細化の進展によって、 MOS容量の絶縁膜厚は薄膜 化し、絶縁膜のリーク電流が急増することが問題となっている。また、ノイズマージン が急激に小さくなつているため、絶対的な容量値も不足してきており、電源電位を安 定ィ匕するために挿入されるデカップリング容量によってチップ面積が増大する傾向も 示している。以上のような問題点を回避するためには、 MOS容量よりも高い誘電率を 有する絶縁膜を用いたデカップリング容量を配線層に用意する必要がある。配線層 に容量を み込むことで、平面上ではトランジスタと重ねて配置することができるため 、設置面積を MOS容量よりも大きくとることができる。誘電率を高くすることで、同一 面積での容量値を大きくすることができるので、限られた面積において大きな容量を 設置することが可能となる。高誘電率絶縁膜としては、例えば、特許文献 1〜4に示さ れるようなものを応用することが可能である。
MOS能動素子の微細化による動作速度の向上は、高周波 (RF)信号処理回路の MOSデバイス化を促進している。 RFデバイスを MOSデバイスで構築できれば、デ ジタルのベースバンド回路との混載によって、機能向上及びコスト低減等が実現する 。アナログ回路とデジタル回路の混載も同様のメリットを享受できる。 RFデバイス又は アナログデバイスでは、抵抗素子、容量素子及びインダクタ等の受動素子を効果的 に利用する。このため、 MOSロジックで使用する能動素子に加えて、受動素子を集 積ィ匕することが極めて重要である。 MOSロジックは、世代とともに微細化が進められ る力 このような受動素子は、物性のみで特性が決まってしまうために、世代が進ん でも微細化しない。このため、 ULSIチップにおける受動素子の相対的な面積が増大 し、チップコスト低下の阻害要因となっている。容量素子の場合、電極とシリコン基板
との間に寄生容量が形成されることも動作特性上問題である。 ULSIの微細化は、構 造上 3次元的に縮小されていくため、配線層とシリコン基板との距離が近くなる。それ と同時に、容量素子の電極面積が周辺の回路と比較して相対的に大きくなることによ つて、基板との間に形成される寄生容量は大きくなる。また、相対的なサイズの増大 によって電極の寄生抵抗も無視できなくなる。以上のような問題を解決するためには 、誘電率の高い容量素子を基板力もの距離を離して設置することが望ましい。即ち、 最上層配線層に容量素子を設ける必要がある。
[0006] 製造プロセスの微細化は、メモリ素子においても問題を顕在化させている。 CMOS で構成されるメモリとして、 SRAMが用いられている。 SRAMは CMOS回路におけ るロジック信号を相補的にラッチすることでメモリ状態を保持する。近年になって、微 細化が進められると、ゲート容量が小さくなり、 α線又は宇宙線の影響で発生したチ ヤージによってロジックが反転することが問題となっており、これはソフトエラーと呼ば れている。 SRAMにおけるソフトエラーは、メモリ状態の破壊を意味しており、深刻な 問題である。このような問題を解決するために、ゲート容量を等価的に増大することを 目的として、メモリノードに容量素子を付加する試みがある。
[0007] 以上のように、配線層中に容量素子を付加することで、多くの問題が解決する。伹 し、配線中に容量素子を付加するためには、新たな課題がある。銅を主成分とした配 線材料を、低誘電率層間絶縁膜中に形成するという最先端の配線構造では、絶縁 膜の耐熱性の問題が有り、 350〜400°Cというプロセス温度の上限が存在する。この ため、容量素子を形成する温度も 350°C程度を上限にするように設定しなければな らない。また、銅は、絶縁膜中を拡散しやすいため、層間絶縁膜及び容量絶縁膜と 銅配線との間には、銅の拡散を抑制するバリア膜を介装する必要がある。以上のよう な観点から、銅配線中に形成する容量素子の製造プロセス及び構造は慎重に考慮 する必要がある。
[0008] 以下に、配線層中に容量を形成することを目的として考えられた容量素子構造及 び製造方法にっ ヽて開示されて ヽる例を示す。
(第 1の従来例）
特許文献 5には、 SRAMのソフトエラー耐性を向上させるために、セル中に容量素
子を付加する構造が開示されている。この文献における構造は、メモリセルの上部を 覆う下部電極及び上部電極と、これらに挟まれた容量絶縁膜とでスタック構造の容量 素子を形成する。また、当該文献では、電極材料としてポリシリコンを使用しており、 容量絶縁膜としてシリコン窒化膜を使用している。
(第 2の従来例）
特許文献 6には、材質が窒化シリコン又は炭化シリコン以外の絶縁膜をキャパシタ 誘電体膜として採用しうる構造が開示されている。当該文献における技術は、銅配線 を有する多層配線構造上に形成されたキャパシタ構造に関するものである。従前の 銅配線を有する構造体では、銅配線上には必ず、酸化防止絶縁膜として窒化シリコ ン膜又は炭化シリコン膜が形成されていた。このため、銅配線上に容量を形成するた めには、これらの膜を容量絶縁膜として使用する必要があった。当該文献における技 術は、この制約を回避するための技術である。当該文献における技術では、酸ィ匕防 止膜として絶縁膜ではなぐ金属膜が使用されている。銅配線の露出面と、前記金属 膜との間には、ノリアメタルが介装されている。この金属膜を銅配線上に残るように形 成しておき、この上に容量絶縁膜を成膜する。このとき、下部電極として露出している 銅配線上の金属膜以外の部分は層間絶縁膜が露出しているだけであり、下部電極 が銅配線よりも酸化耐性を有することで、金属酸化物誘電体膜を容量絶縁膜として 用!/、ることができる。
(第 3の従来例）
特許文献 7では、銅配線上に Ta Oからなる誘電体膜を使用した容量素子を形成
2 5
する方法が開示されている。この際、 Cuの拡散防止を目的として、 Ta膜が Cu膜と Ta O膜との間に介装されている。 Ta膜は、 Ta O膜を成膜する際にわずかに酸化さ
2 5 2 5
れるが、その下の銅配線が酸化されることを抑制する効果もある。
(第 4の従来例）
特許文献 8では、下部電極の下面に銅配線構造を接続させ、銅配線を介して下部 電極に電荷を供給すると共に、層間絶縁膜等の酸ィ匕膜へ銅の拡散を防止することが でき、配線機能の信頼性を維持可能な半導体装置の構造が開示されている。この半 導体装置は、一つ又は複数の配線の上面に接続された下部電極と、この下部電極
に容量結合した上部電極とを有する MIM容量を有し、下部電極が配線材料の拡散 を防止する材料力もなると共に、配線構造を内包するものである。この際、通常、銅 配線形成後に形成され、銅の酸化及び拡散を防止する絶縁膜を、容量形成部分の み開口して、この開口部で下部電極と下層の銅配線とを接続している。
[0009] 特許文献 1 :特開平 7— 3431号公報
特許文献 2：特開平 7 - 111107号公報
特許文献 3：特開平 9— 67193号公報
特許文献 4:特開平 10- 173140号公報
特許文献 5 :特開 2004— 6850号公報
特許文献 6 :特開 2004— 14761号公報
特許文献 7：特開 2003 - 264236号公報
特許文献 8：特開 2003 - 264235号公報
発明の開示
発明が解決しょうとする課題
[0010] し力しながら、前述の特許文献 5乃至 8に記載の従来例には以下に示す問題点が ある。特許文献 5に記載の従来例では、電極材料にポリシリコンを採用していることか ら、誘電率の高い金属酸化物誘電体膜を使用すると、電極が酸化してしまうという問 題点がある。このため、容量絶縁膜としてシリコン窒化膜を使用せざるを得ない。シリ コン窒化膜では、微細化し続ける SRAMのセルサイズにおいて、十分な容量を確保 することが難しくなる。
[0011] 特許文献 6に記載の従来例では、容量を形成しない部分にも、下部電極及びバリ ァメタルが上下配線間に挿入されてしまう。酸化耐性の強 ヽ下部電極材料及びバリ ァメタルは、一般に電気抵抗が高ぐ上下配線間の抵抗上昇をもたらす。また、下部 電極及びバリアメタルを加工した後に、容量絶縁膜と上部電極を成膜するが、下部 電極のピッチが狭い部分では、電極間に絶縁膜等が均一に成膜されずに、特性不 良が発生する。下部電極へのカバレッジを向上させるためには、 CVD法を用いた成 膜が望まれるが、 CVD法では原料を熱分解させるために、少なくとも 400°C以上の 加熱を行う必要がある。このような、高温のプロセスは、銅 Z低誘電率配線に適用で
きない。
[0012] 特許文献 7に記載の従来例では、通常銅配線で必要とされる銅の酸化及び拡散防 止絶縁膜に関する記載がなぐ銅配線のインテグレーションプロセスとの整合性が示 されていない。
[0013] 特許文献 8に記載の従来例では、銅配線とのインテグレーションについては十分考 慮されている。但し、 MIM容量積層膜の成膜及びエッチングを行う際に、段差部分 が存在する。段差部分の側壁及び角の部分では、異常成長及び成長不良が起こり やすい。特に、 MIM容量では、容量密度を増加させるために容量絶縁膜を薄膜ィ匕 する必要があり、この問題は深刻である。側壁部分等へも均一な成長を行うためには 、表面被覆特性に優れた CVD法等を活用すれば良いが、 CVD法は既に述べたよう に成長温度が高くなるため、銅配線上に形成するのは困難である。これに加えて、多 層膜が形成された段差部分のエッチングは制御が困難で、エッチング不良が発生し やすい。
[0014] 本発明の目的は、大容量素子が搭載された半導体装置を提供することにあり、具 体的には、多層配線構造を有する LSI中に金属層一高誘電率絶縁膜 金属層によ り構成される容量素子が組み込まれた半導体装置であって、下層配線材料の拡散 及び熱酸化を抑制し、かつ十分な容量が確保され安定した特性を有する容量素子 が搭載された半導体装置を提供することにある。
課題を解決するための手段
[0015] 本発明に係る半導体装置は、上部電極、容量絶縁膜及び下部電極が上カゝらこの 順番に積層された容量素子が配線上に搭載された半導体装置において、前記下部 電極が、その下方に位置する下層配線上に形成されて!、る絶縁膜を前記下層配線 に達するまで開口した溝内に埋設されており、前記下部電極と前記下層配線とが直 接接触して ヽることを特徴とする。
[0016] この場合に、前記上部電極及び前記容量絶縁膜が、平面視で、前記下部電極の 縁部を超える領域まで形成されて 、ることが好ま 、。
[0017] 本発明に係る他の半導体装置は、上部電極、容量絶縁膜、第 2の下部電極及び第
1の下部電極が上カゝらこの順に積層された容量素子が配線上に搭載された半導体
装置において、前記第 1の下部電極が、その下方に位置する下層配線上に形成され ている絶縁膜を前記下層配線に達するまで開口した溝に埋設されており、前記第 1 の下部電極と前記下層配線とが直接接触しており、前記第 2の下部電極、前記容量 絶縁膜、及び前記上部電極膜が、平面視で、前記第 1の下部電極の縁部を超える領 域まで形成されて 、ることを特徴とする。
[0018] 本発明はまた、上部電極上に前記下層配線上に形成された絶縁膜と同一の材質と 膜厚力もなる絶縁膜を有することを特徴とする上記半導体装置を示すものである。
[0019] 本発明はさらに、配線のビアプラグと容量素子の上部電極コンタクトプラグを同時に 形成し、ビアプラグ及び上部電極コンタクトプラグが、容量素子の上層部分に形成さ れる配線に接続されていることを特徴とする上記半導体装置を示すものである。
[0020] 本発明はまた、容量素子の下部電極と直接接触している下層配線、容量素子の上 層に形成される上層配線、下層配線と上層配線を接続するビアプラグ、上部電極と 上層配線を接続するコンタクトプラグ、の全てが銅を主成分とする金属で形成されて V、ることを特徴とする上記半導体装置を示すものである。
[0021] 本発明はまた、前記下層配線上に形成され、下部電極を埋設している絶縁膜が、 銅の拡散を抑制する材料、特に SiN又は SiCNである半導体装置を示すものである
[0022] 本発明はさらに、絶縁膜中に埋設された前記下部電極が、銅の拡散を抑制する材 料、特に、 TaNであることを特徴とする上記半導体装置を示すものである。
[0023] 本発明はまた、三層以上の多層配線を有する半導体装置において、任意の二つ の配線層間に一層の容量素子層を有しており、該容量素子層が少なくとも 2層以上 に積層されており、各層の容量素子が配線層を介して並列接続されていることを特 徴とする上記半導体装置を示すものである。
[0024] 本発明はさらに、多層に形成された容量素子の上部電極を並列に接続する配線の 一部を形成するコンタクトプラグとビアプラグを完全に同一の開口によって形成するこ とを特徴とする上記半導体装置を示すものである。
[0025] 本発明はまた、最上層の配線層とパッドの間に容量素子を搭載することを特徴とす る半導体装置を示すものである。
発明の効果
[0026] 本発明によれば、 Cuに対するバリア性を有する下部電極と、同じく Cuに対するバリ ァ性を有する配線キャップ膜の表面を連続して平坦に保つことで、被覆特性を気に することなくスパッタ法に代表されるような低温プロセスで高誘電率を呈する金属酸化 物の容量絶縁膜を成膜することが可能となる。このため、銅 Z低誘電率絶縁膜からな る多層配線の信頼性を損なうことなぐ容量素子を搭載することができる。
図面の簡単な説明
[0027] [図 1]本願発明による配線中に組み込む容量素子の構造を示す図である。
[図 2] (a)〜 (j)は、夫々本願発明による配線中に組み込む容量素子を形成する実施 の形態を工程順に示す断面図である。
[図 3] (a)〜(g)は、夫々本願発明における第 1の実施例を工程順に示す断面図であ る。
[図 4] (1！)〜 (1)は、夫々本願発明における第 1の実施例を工程順に示す断面図であ り、図 3 (a)〜(g)に続く工程を示すものである。
[図 5] (a)及び (b)は、本願発明における第 1の実施例の工程途中の平面図（レイァゥ ト）である。
[図 6] (a)及び (b)は、本願発明における第 1の実施例の工程途中の平面図（レイァゥ ト）である。
[図 7]本願発明における第 1の実施例において、 Ta及び TaN膜の酸ィ匕特性を示す 図である。
[図 8]本願発明における第 1の実施例において、熱酸化前の Ta膜厚と 350°Cで 1時 間の熱酸化を行った後の熱酸化膜 (TaO)の膜厚の関係を示す図である。
[図 9]本願発明における第 1の実施例において、熱酸ィ匕によって形成した TaO膜のリ ーク電流と熱酸ィ匕前の Ta膜厚の関係を示す図である。
[図 10]本願発明における第 1の実施例において、熱酸ィ匕によって形成した TaO膜と 下部電極界面におけるショットキーノリアノ、イトと、熱酸化前の Ta膜厚の関係を示す 図である。
[図 11] (a)〜 (h)は夫々、本願発明における第 2の実施例を工程順に示す断面図で
ある。
[図 12]本願発明における第 2の実施例において、スパッタ法によって形成した ZrO、
TaO及びその混晶の容量密度と膜厚の関係を示す図である。
[図 13]本願発明における第 2の実施例において、スパッタ法によって形成した ZrO、
TaO及びその混晶のリーク電流と電流測定時の温度の関係を示す図である。
[図 14]本願発明における第 2の実施例において、スパッタ法によって形成した ZrO、
TaO及びその混晶の規格化（25°Cを基準とする。）容量と容量測定時の温度の関係 を示す図である。
[図 15]本願発明における第 3の実施例の構造を示す断面図である。
[図 16]本願発明における第 3の実施例の構造を示す断面図である。
[図 17]本願発明における第 4の実施例の構造を示す断面図である。
[図 18]本願発明における第 5の実施例の構造を示す断面図である。
[図 19]本願発明による配線中に組み込む容量素子の構造を示す断面図である。
[図 20]本願発明における第 3の実施例の構造を示す断面図である。
[図 21]本願発明における第 3の実施例の構造を示す断面図である。
[図 22]本願発明における第 4の実施例の構造を示す断面図である。
[図 23]本願発明における第 5の実施例の構造を示す断面図である。
[図 24]本願発明における第 4の実施例の構造を示す断面図である。
[図 25]本願発明における第 5の実施例の構造を示す断面図である。
符号の説明
101 ビアキャップ絶縁膜又はエッチングストッパ膜
102 配線層の層間絶縁膜
103 配線キャップ絶縁膜
104 ノリアメタル
105 配線
110 ノヽードマスク
111a 下部電極膜
111b 埋設下部電極 (第 1の下部電極）
111c 第 2の下部電極
11 Id 埋設下部電極の一部を構成する導電性バリア膜 l l le 埋設下部電極の一部を構成する金属膜
112 容量絶縁膜
113 上部電極
114 容量キャップ絶縁膜
115 上部電極コンタクト
116 埋設下部電極を形成する開口部
120 ビア層の層間絶縁膜
121 エッチングストッパ膜
122 配線層の層間絶縁膜
124 ノ リアメタル
125 配線及びビアプラグ（デュアルダマシン） 127 ビアプラグ
128 配線
130 ビアキャップ絶縁膜
01 素子分離
02 ゲート
03 拡散層
04 層間絶縁膜
05 コンタクトプラグ
05g 接地電位に接続されるコンタクト
05s 電源電位に接続されるコンタクト
05b ビット線に接続されるコンタクト
05η ゲート及び拡散層共通のセルノードコンタクト 11 メモリセノレ
12 選択トランジスタ
01 第 1の配線層
402 第 1のビア層
403 第 2の配線層
404 第 2のビア層
405 第 3の配線層
406 第 3のビア層
407 第 4の配線層
411 第 1層目の容 J素子
412 第 2層目の容 J素子
413 第 3層目の容 J素子
501 ノ ッシベーシヨン
502 ノ ッドメタノレ
発明を実施するための最良の形態
[0029] 以下、本発明の実施形態に係る半導体装置について、具体的に説明する。図 1は 、本実施形態の半導体装置において、配線中に組み込まれた容量素子の構造の一 例を示す図である。
[0030] 本実施形態の半導体装置は、上部電極、容量絶縁膜及び下部電極が上からこの 順番に積層された容量素子が配線上に搭載された半導体装置において、前記下部 電極が、その下方に位置する下層配線上に形成されて!、る絶縁膜を前記下層配線 に達するまで開口した溝内に埋設されており、前記下部電極と前記下層配線とが直 接接触して ヽることを特徴とする。
[0031] 図 1に示す実施形態においては、層間絶縁膜 102及び下層のビアキャップ膜 101 に形成した溝に、バリアメタル 104及びこの溝を埋設する Cuからなる埋設配線 (下層 配線） 105が形成されている。そして、この配線上に形成される配線材料の拡散防止 及び酸化防止の役割を果たす配線キャップ膜 103の所定の領域にお 、て、埋設配 線 105に達するまで開口した溝に、下部電極 11 lbを下層配線 105と直接接触する ように埋設して形成されている。下部電極 11 lbは、この下部電極 11 lbと下層配線 1 05とが直接接触して配線材料の拡散防止能力を有する材料、例えば、 TaNにより形 成されている。このため、下部電極 l l lb、容量絶縁膜 112及び上部電極 113からな
る容量素子において、容量絶縁膜 112が形成される表面が平坦な形状とされている 。図 1に示すように、上部電極 113及び容量絶縁膜 112は、その配置上で下部電極 11 lbを内包するような形状に形成されている。即ち、上部電極 113及び容量絶縁膜 112が、平面視で、下部電極 11 lbの縁部まで又は前記縁部を超える領域まで形成 されている。なお、図中、 114は前記容量素子上部に形成された容量キャップ膜、 1 20はビア層間絶縁膜、 121はエッチングストツバ膜、 122は配線層間絶縁膜、 124は ノリアメタル、 125は埋設配線及びビアプラグ (上層配線)を夫々示すものである。ま た、図 19は本実施の形態において、配線キャップ膜 103とビア層間膜 120の間に残 存する配線キャップカ卩ェ用のハードマスク 110を明示的に示した図である。ハードマ スク 110とビア層間膜 120を同一材料とすることで、実質的にハードマスクはビア層 間膜と同化し、図 1に示した構造となる。
[0032] 下部電極 11 lbとして使用する TaN膜は、銅配線材料の拡散を防止する性質を有 し、かつ酸化耐性を有する。この TaN膜は、一般に銅配線のノリアメタルとして使用 されており、銅配線又は層間絶縁膜との接触等についても問題がなぐ銅配線プロセ スとの整合'性は極めて高 、。
[0033] そして、絶縁膜として、高誘電率を呈する金属酸化膜を 350°C以下で形成すること で、銅 Z低誘電率絶縁膜からなる多層配線の信頼性を損なうことなぐ容量素子を搭 載することが可能となる。
[0034] 図 1に示すように下部電極が、銅配線上に形成された酸化 Z拡散防止絶縁膜中に 埋め込まれていることによって、下層の銅配線は、 TaN下部電極又は酸ィ匕 Z拡散防 止絶縁膜のいずれかで完全に覆われている。また、 TaN下部電極と酸ィ匕 Z拡散防 止絶縁膜の表面は完全に平坦である。このため、その上に形成される絶縁膜は、被 覆特性に優れ、かつ分解の熱エネルギーを必要とする CVD法のような方法を使用 する必要がなぐ低温で形成できるスパッタ法等を活用できる。
[0035] 従って、本発明の容量構造によれば、上下電極間におけるショートが発生せず、特 性の安定した容量素子を、銅配線中に組み込むことが可能となるものである。
[0036] 次に、図 2に、本発明の実施形態を実現するための工程断面図を示す。まず、図 2
(a)に示すような下層配線を形成する。層間絶縁膜 102及び下層のビアキャップ膜 1
01に形成した溝に、ノリアメタル 104及び Cuシード膜（図示せず）をスパッタ法によ つて形成する。続いて、電解めつき法にて Cu膜を成膜し、上記で形成した溝を完全 に埋設し、 CMPによって余剰な Cu膜を除去することで埋設配線 105を形成する。 C MP後には、 Cuのグレイン安定化のため、 350°C30分間の窒素処理を行う。
[0037] 続、て、図 2 (b)に示すように、 Cuの酸化防止及び Cuの拡散防止を目的とした配 線キャップ絶縁膜 103として SiN又は SiCN膜、及びハードマスク 110として SiO又
2 は SiOCHを成膜する。
[0038] フォトリソグラフィー及びエッチング工程を経て、図 2 (c)に示すように、ハードマスク 110に開口パターンを形成する。このとき、ドライエッチングの選択特性を利用して、 配線キャップ膜 103上でエッチングを停止することが重要である。ハードマスクの開 口パターンを形成した後に、アツシングによってフォトレジストを除去する力 このとき には下層の Cu表面が露出していないため、酸素プラズマによる Cuの酸ィ匕を抑制す ることがでさる。
[0039] ハードマスク 110の開口パターンをマスクとし、配線キャップ膜 103をエッチングし、 図 2 (d)に示すように、下層の Cu表面に達する開口パターン 116を形成する。
[0040] 続いて、図 2 (e)に示すように、下部電極 11 laとしてスパッタ法にて TaNを成膜し、 上記開口部 116が完全に埋設されるようにした後、 CMP法によって開口部以外の T aNを除去することで図 2 (f)に示すような埋設下部電極 11 lbを形成する。このとき、 ハードマスク残膜が完全になくなり、配線キャップ膜 103が露出しても力まわない。こ こで、ハードマスクの残膜と配線キャップをあわせた厚さが下部電極 11 lbの厚さとな る。図 2 (f)は、配線キャップ膜 103が露出するまで削り込んだ例を示している。以上 のようにして、埋設下部電極 11 lbが下層の Cu配線 105と直接接触する形で形成で きる。 Cuは、材質がやわらかいために、 CMP時にディッシングがおこりやすぐ大面 積パターンでは中央部で陥没したような形状になる。このため、大面積パターンの Cu 配線は形成が困難である力 TaNは材質が硬ぐこのようなデイツシングが起こりにく V、ため、比較的大面積のパターンでも平坦な表面形状が得られることが特徴である。
[0041] 次に、図 2 (g)に示すように、下部電極 11 lb上に絶縁膜として容量絶縁膜 112の 成膜を行う。本発明では、下部電極 11 lbが配線キャップ膜 103中に埋設されその表
面が露出していることで、容量絶縁膜 112が成膜される基板表面は完全に平坦であ る。このため、被覆特性が良好だが分解のために高い熱エネルギーを必要とする熱 CVD法等の手法を用いる必要がな 、。スパッタ法等の物理成膜法 (PVD法）を用い ることで、膜厚の制御も容易で、膜厚が容量素子全体にわたって均一に形成される。 スパッタ法で容量絶縁膜 112を形成する場合、金属材料を DCスパッタ法により成膜 した後、熱酸化によって金属酸化膜を形成する方法と、 RFスパッタによって絶縁物 力もなるターゲットを用いて直接勤続酸ィ匕膜を成膜する手法の 、ずれを用いてもょ ヽ 。本構造では、このような金属酸ィ匕物を絶縁膜として用いることが可能であるという特 徴を有するが、絶縁膜として用いる材料は金属酸ィ匕物に限定されるものではなぐ L SIプロセスで広く用いられている SiO、 SiN、 SiC、 SiCN、 SiOC、 SiOCH等を 300
2
°Cから 400°Cの基板温度でプラズマ援用 CVD法にて成膜してもよい。
[0042] 上記のように容量絶縁膜 112を成膜したのち、上部電極 113として下部電極 11 lb と同一である TaNを反応性スパッタ法により成膜し、上部電極上に容量キャップ絶縁 膜 114として、配線上に形成した絶縁膜と同様の SiN又は SiCNを成膜し、図 2 (g) に示すような容量積層膜の成膜を完了する。
[0043] 続、て、図 2 (h)に示すように、下部電極 11 lbを内包する形状に容量キャップ膜 1 14、上部電極 113、容量絶縁膜 112のパターユングを行う。容量のパターユングは、 フォトレジストをマスクとして容量キャップ膜をエッチングし、アツシング後に容量キヤッ プ膜 114をマスクとして上部電極 113と容量絶縁膜 112をエッチングしても良 、。上 述のように、上部電極 113と容量絶縁膜 112が埋設されて 、る下部電極 11 lbを内 包している。つまり、上部電極 113及び容量絶縁膜 112が、平面視で、下部電極 11 lbの縁部を超える領域まで形成されている。このため、上部電極 113と下部電極 11 lbが容量絶縁膜 112側壁を介して短絡することがありえな ヽことが本構造の特徴で ある。
[0044] 次に、ビア層間絶縁膜 120として SiO又は SiOCH、エッチングストッパ膜 121とし
2
て SiN又は SiCN、配線層間絶縁膜 122として SiO又は SiOCHを成膜し、配線形
2
成用の溝及びビアホールを形成する。この際、ドライエッチングの特性を利用し、配 線キャップ膜及び容量キャップ膜 114でエッチングが停止するようにすることで、図 2
(i)に示すような形状を形成する。この際、下層の配線上のビア底及び容量の上部電 極コンタクト底は、いずれも同種の材質力 なるキャップ膜によって保護された状態と なる。
[0045] 続いて、全面エッチバックにてビア底、上部電極コンタクト底のキャップ膜を除去し、 下層の配線及び上部電極を露出させる。
[0046] 続いて、ノ リアメタル 124及び Cuシード膜（図示せず）をスパッタ法にて成膜し、電 解めつき法によってビア、コンタクト、配線溝を完全に埋設する。その後、 CMPによつ て、絶縁膜上の余剰な Cu及びバリアメタルを除去し、上層の埋設配線を形成し、図 2
(j)の構造を得る。
[0047] ここでは、上層のビアと配線をデュアルダマシン法にて形成する例を述べた力 本 構造の MIM容量は、シングルダマシン法の配線でも同様に形成することが可能であ る。本構造は、下部電極と下層配線が直接接しているため、通常の配線ビアと上部 電極コンタクトを完全に共通化できることがメリットで、デュアルダマシンとシングルダ マシンの双方の配線構造に適用可能であることが特徴である。
[0048] 以下に、本願発明の容量構造を適用する実施例を示す。
(第 1の実施例）
図 3、図 4、図 5、図 6に基づき、第 1の実施例として、 SRAMのメモリセルに搭載す る容量素子を組み込む手法を述べる。なお、図 3及び図 4は、断面構造の図面であ る力 トランジスタ及び配線の工程及び構造を効率よく表現するために実際のレイァ ゥト通りの図面とはなってないため、図 5及び図 6に実際のセルのレイアウトを示しな がら説明する。
[0049] 図 3 (a)に示すように、素子分離領域 201、拡散層 203、ゲート 202等力も構成され るメモリセル用トランジスタを形成し、層間絶縁膜となる SiO 204を成膜後、タンダス
2
テンを埋め込んだコンタクト 205を形成する。コンタクトは、層間絶縁膜 204中に拡散 層やゲート電極に達するコンタクトホールをエッチングによって開口し、スパッタ法に よって TiNZTi積層膜から構成されるノ リアメタルを成膜し、 WFを原料ガスとする C
6
VD法によってコンタクトホールを埋設した後、 CMPによって層間絶縁膜 204上の余 剰な W膜及びバリアメタルを除去することによって形成する。ここまで形成したレイァ
ゥト図面は図 5 (a)に相当する。
[0050] 次に、第 1層目の配線層を形成するための層間絶縁膜 102として SiOを 200nm成
2 膜し、配線溝をエッチングによって形成し、図 3 (b)の構造を形成する。続いて、バリ ァメタル 104として TaZTaNを積層膜 lOZlOnmをスパッタ法によって連続的に成 膜し、 Cuシード膜 60nmをスパッタ法にて成膜する。続いて、電解めつき法によって Cu膜 105を 500nm成膜し、 CMPによって絶縁膜上の余剰な Cu及びノ リアメタルを 除去し、図 3 (c)に示すように第一層目の Cu配線層を形成する。ここまで形成した後 のレイアウトを図 5 (b)に示す。尚、図 5 (b)では、コンタクトと第一層目の配線層のみ を示している。ここでは、配線材料として Cu、 ノ リアメタルとして Ta/TaNを用いる例 を示した力 配線材料として CVD法によって形成する Wを用いてもよい。この場合に は、ノ リアメタルとして TiN又は TiNZTi積層膜を用いることが望まし 、。
[0051] 第 1層目の配線層を形成した後、図 3 (d)に示すように、 Cu配線材料の酸化防止及 び拡散防止を目的とした配線キャップ絶縁膜 103として SiCNを 30nm、及びハード マスク 110として SiO lOOnmを成膜する。
2
[0052] 続いて、図 3 (e)に示すように、フォトレジストをマスクとして容量下部電極を形成す る部分のハードマスク 110を開口し、アツシングによってレジストを除去する。ハードマ スク開口時には、ドライエッチングの選択特性を利用して、配線キャップ膜 103上で エッチングを止めることが重要である。ハードマスクの開口パターンを形成した後に、 酸素プラズマを用いたアツシングによってフォトレジストを除去する力 このときには下 層の Cu表面が露出していないため、酸素プラズマによる Cuの酸ィ匕を抑制することが できる。一方、ハードマスクを用いずに、レジストマスクにて直接配線キャップ膜 103 を開口する方法も考えられるが、この場合には配線キャップ膜 103開口部に Cu表面 が露出した状態でアツシングを行う必要があり、この酸素プラズマによるレジスト剥離 工程で Cu表面が酸ィ匕してしまう。従って、ハードマスクプロセスを用いることが望まし い。
[0053] 次に、図 3 (f)に示すように、パターユングしたハードマスクをエッチングマスクとして 配線キャップ 103を開口し、容量下部電極を形成する部分 116の下層配線を露出さ せる。引き続いて、ウェハ全面にスパッタ法にて 300nmの TaN膜を成膜し、開口部
分を完全に埋設する。 Taは重い元素のため、スパッタ粒子の直進性が高ぐ段差被 覆特性に優れた膜が成膜される。このため、特殊な方法を使わなくても、開口部の完 全な埋設を実現できる特徴がある。
[0054] CMPによって、絶縁膜上の余剰な TaNを除去し、図 3 (g)に示すような埋設下部電 極 11 lbを形成する。この際、ハードマスク 110の一部を完全に除去することもできる し、また該ハードマスクの一部を残すこともできる。ハードマスク 110の一部を完全に 除去すると、 TaNの CMP時に配線キャップ膜の一部も除去される可能性があり、基 板面内で配線キャップの膜厚分布が増大してしまう。配線キャップ膜 103は配線から の Cu拡散を防止するもので、局所的に薄くなつた場合 Cu拡散により配線信頼性が 低下する恐れがある。該 CMP時の膜厚減少分を見込んでおいて、予め配線キヤッ プ膜 103を厚く成長しておくことも可能である。一方、 TaNの CMPの際、該ハードマ スクの一部を残す場合、ハードマスク 110とビア形成用の層間絶縁膜 120とともに同 一材料の SiOを用いることで、ハードマスクは層間膜の一部となって同化するので、
2
CMP時のハードマスク残膜厚の変動は気にする必要がない。結果的に、配線パラメ ータを維持できるし、配線キャップ膜の膜厚も一定値に確保できることから配線信頼 性も維持できる。但し、ハードマスク 110の残膜は薄いほど好ましぐ lOOnm以下に することが好ましい。このとき、ハードマスクの残膜と配線キャップ膜をあわせた膜厚 が下部電極の厚さとなる。従って、下部電極の厚さは 30nm以上 80nm以下であるこ とが望ましい。ここまで形成した後のレイアウトパターンを図 6 (a)に示す。なお、図 6 ( a)では第 1層目の配線パターンと下部電極パターンのみを示している。
[0055] 次に、図 4 (h)に示すように、容量積層膜の成膜とパターユングを行う。ここでは、容 量膜の成膜法として、 Ta膜をスパッタし熱酸ィ匕して TaO (Taの酸ィ匕物）を得る方法を 用いた。本構造では、下部電極として TaN膜を使用するため、 TaN膜を含めた酸ィ匕 特性のデータを取得している。図 7に、 TaN膜中の N濃度を変化させ、酸素雰囲気 で 350°C、 1時間の熱酸化処理を行った後に得られた酸化膜厚 (TaO膜厚)をプロッ トしたものである。 N濃度が 0、すなわち Ta膜の場合は 22nmの TaOが得られており、 350°Cの熱酸ィ匕によって十分な膜厚の酸ィ匕膜が得られることがわかる。因みに、 30 分間の熱酸ィ匕を行った場合には 17nmの TaOが得られることも確認している。一方、
N濃度が 50%以上の TaNの場合には、表面に形成される TaO膜厚は 2nm以下とき わめて薄い。この特性は極めて重要で、 TaN上に金属酸化物を成膜する場合、 Ta N側はせ 、ぜ 、2nm程度しか酸化されな 、ため、電極の導電性を確実に確保できる とともに、絶縁膜厚の制御を行いやすくなる。
[0056] 図 8は、 TaN下部電極上にスパッタ成膜する Ta膜の膜厚を変化させ、 350°Cで 1時 間の熱酸ィ匕を行った後の TaO膜厚をプロットしたグラフを示す。熱酸ィ匕前の Taが 9n m以下の場合は、熱酸ィ匕後の TaO膜厚が単調に増加している力 それ以上になると 飽和する傾向を示した。飽和する膜厚は凡そ 23nmである。図 7より、 350°Cで 1時間 熱酸ィ匕を行った場合の熱酸ィ匕膜厚は 22nmであることがゎカゝつていると同時に、 Ta N下部電極表面がわずかに酸ィ匕されることを考慮すると妥当な結果である。この結果 は、初期に形成する Ta膜のスパッタ時の膜厚を制御することで、得られる TaO膜厚 を制御できることを示して 、る。
[0057] 容量素子で重要なのは、絶縁性を十分に確保することである。図 9に、図 8で得ら れた各膜における、下部電極側力も電子が供給されるノ ィァスを印加した場合のリー ク電流をプロットする。膜厚が薄い領域では、電界強度が強くなることによるリーク電 流の増加が見られている。一方、熱酸化前の Ta膜厚が厚い場合もリーク電流が増加 している。厚膜側でリーク電流が増カロしている領域では、熱酸ィ匕後の TaO膜厚が飽 和している領域であり、 TaOの下部電極側界面が Taとなっていることになる。このた め、下部電極側から電子を供給するようなノ ィァスにおいて、リーク電流の差異が見 られることになる。この要因としては、下部電極材料によって電子に対するバリアハイ トが異なることが考えられる。このことを実証するために、ショットキー電流モデルによ るフィッティングからバリアノ、イトを見積もった結果を図 10に示す。図を見て明らかな ように、 TaO膜厚が飽和する領域 (熱酸ィ匕前の Ta膜厚 9nm以上)で、バリアハイトが 低下する様子が見られている。このような、ノ リアハイトの相違は、電極材料の仕事関 数の差を反映している。 Taの仕事関数は 4. leVであり、 TaNの仕事関数は約 4. 8e Vとされており、 TaNの方が仕事関数が大きいこと力 ノ リアノ、イトの差をもたらしてい る。以上の結果から、電極材料として Taよりも TaNがふさわしいということがわ力る。
[0058] スパッタ法により Taを 4nm成膜し、 350°Cの酸素雰囲気で 1時間熱処理することで
容量絶縁膜 112として膜厚 12nmの TaO膜を形成する。続いて、反応性スパッタ法 により上部電極 113となる TaNを 50nm成膜し、最後に容量キャップ膜 114として Si N又は SiCNを 30nm成膜する。この容量キャップ膜 114と配線キャップ膜 103の膜 厚は揃えておくことが望ま 、。
[0059] 続いて、容量キャップ膜 114、上部電極膜 113、容量絶縁膜 112をパターユングす る。このパターユングに際しては、すべてを一回のフォトリソグラフィ一によるレジストマ スクによってパターユングしても力まわないし、容量キャップ膜のみをレジストでパター ユングし、アツシング後に上部電極膜及び容量絶縁膜をパターユングしても良 ヽし、 レジストマスクで容量キャップ膜と上部電極をエッチングした後にアツシングしてから 容量絶縁膜をパターユングしても良い。ここまで形成した後のレイアウトパターンを図 6 (b)に示す。
[0060] 図 4 (i)に示すように、第 1ビア形成用の層間絶縁膜 120として SiOを 200nm成膜
2
する。続いて、ビア及び上部電極コンタクト用のホールを開口する力 フォトレジストを マスクとして層間絶縁膜 120中に配線キャップ及び容量キャップ膜まで達するホール を形成する。この際、図 4 (j)に示すように、ドライエッチングの選択特性を利用してキ ヤップ膜で完全にエッチングが停止するようにすることが重要である。
[0061] 全面エッチバックによって配線キャップと同時に容量キャップをエッチングし、下層 配線及び上部電極を露出させる。通常の Cu配線工程と同様にしてノ リアメタルとし て TaZTaNを lOZlOnmスパッタ成膜し、続けて Cuシードを 60nmスパッタ成膜す る。さらに、電解めつき法によって Cuを 500nm成膜し、絶縁膜 120上の余剰な Cu膜 及びバリアメタルを CMPによって除去することで、図 4 (k)に示すような、 Cuビア 127 と Cuコンタクト 115を形成する。ここでは、ビア及びコンタクト埋設材料として Cuを用 いたが、 Wを用いてもよい。この場合には、ノ リアメタルとして TiN又は TiN/Ti積層 膜を用いることが望ましい。
[0062] 次に、図 4 (1)に示すように、ビアキャップ膜 130、配線層間膜 122を成膜し、配線溝 ノ ターンを形成した後、通常のシングルダマシン法に従って、配線構造 128を形成 する。この後、必要に応じて、多層配線を形成し、周辺回路の配線やセルとの接続等 を行って SRAMデバイスを完成させる。
[0063] (第 2の実施例）
図 11に従って、第 2の実施例として、配線上層部に形成する大面積 MIM容量構 造を説明する。 RF回路、アナログ回路ゃデカップリング用に用いる MIM容量は、大 容量とする必要があるので、必然的に面積が大きくなる。下層配線は、ピッチが小さく 、極めて密に配線が形成されているため、大面積の容量素子を配置し難い。従って、 このような用途に用いる MIM容量は、配線上層部に形成する必要がある。上層部の 配線は太く形成される力 Cu配線では CMPにおけるデイツシングの問題があるため 、面積に制限を設ける場合が多い。そこで、図 11 (a)のように分割した配線を下層の 配線 105として用いることが望ましい。ここで、 101は下層のビアキャップで膜厚 100 nmの SiN又は SiCN、 102は配線層間絶縁膜で膜厚： L mの SiO又は SiOCH、 1
2
03は配線キャップ絶縁膜で膜厚 lOOnmの SiN又は SiCNある。また、 110は配線キ ヤップ 103中に容量下部電極形成用の開口を行うために必要なハードマスクであり、 膜厚 lOOnmの SiO又は SiOCHである。尚、図 11においては、下層のトランジスタ
2
形成工程や、その上の多層配線工程は省略している。本構造では、配線の上層部 に容量を形成することが望ましいが、中層部に形成することも可能である。
[0064] 図 11 (a)のように、下層配線上に配線キャップ 103及びハードマスク 110を形成し た後、レジストマスクによって下部電極形成部のハードマスク 110をエッチングし、図 1Kb)に示すようなハードマスクパターンを形成する。このとき、ドライエッチングの選 択特性を利用して、配線キャップ 103上でエッチングを自動的に停止させる。ハード マスクエッチング後にアツシングを行い、図 11 (c)に示すように、配線キャップ膜の開 口を行って下部電極と接続する下層配線の上面を露出させる。ハードマスクの開口 パターンを形成した後に、酸素プラズマを用いたアツシングによってフォトレジストを 除去するが、このときには下層の Cu表面が露出していないため、酸素プラズマによる Cuの酸ィ匕を抑制することができる。一方、ハードマスクを用いずに、レジストマスクに て直接配線キャップ膜 103を開口する方法も考えられるが、この場合には配線キヤッ プ膜 103開口部に Cu表面が露出した状態でアツシングを行う必要があり、この酸素 プラズマによるレジスト剥離工程で Cu表面が酸ィ匕してしまう。従って、ハードマスクプ 口セスを用いることが望まし 、。
[0065] 続いて、反応性スパッタ法により TaNを 400nm成膜し、配線キャップ及びハードマ スク中に形成されている開口部を完全に埋設した後、 CMPによって絶縁膜上の Ta Nを完全に除去し、図 11 (d)に示すような埋設下部電極 11 lbを形成する。この際、 ハードマスク 110の一部を完全に除去することもできるし、また該ハードマスクの一部 を残すこともできる。ハードマスク 110の一部を完全に除去すると、 TaNの CMP時に 配線キャップ膜の一部も除去される可能性があり、基板面内で配線キャップの膜厚 分布が増大してしまう。配線キャップ膜 103は配線からの Cu拡散を防止するもので、 局所的に薄くなつた場合 Cu拡散により配線信頼性が低下する恐れがある。該 CMP 時の膜厚減少分を見込んでおいて、予め配線キャップ膜 103を厚く成長しておくこと も可能である。一方、 TaNの CMPの際、該ハードマスクの一部を残す場合、ハード マスク 110とビア形成用の層間絶縁膜 120をともに同一材料を用いることで、ハード マスクは層間膜の一部となって同化するので、 CMP時のハードマスク残膜厚の変動 は気にする必要がない。結果的に、配線パラメータを維持できるし、配線キャップ膜 の膜厚も一定値に確保できることから配線信頼性も維持できる。但し、ハードマスクの 残膜は少な 、ほど好ま 、。ハードマスクの残膜と配線キャップ膜をあわせた厚さは 、下部電極の厚さである。
[0066] 続いて、図 11 (e)に示す容量積層膜の成膜を行う。低温で高誘電率の容量絶縁膜 を成膜する手法としては、反応性スパッタ法が有効である。 Ar/O
2ガスを用いた反 応性スパッタでは、基板の加熱を行うことなぐ金属酸化物を成膜することが可能であ る。スパッタ法のメリットは、ターゲットさえ用意すれば、任意の絶縁膜を成膜可能であ るという点である。
[0067] 図 12は、スパッタ法で成膜した酸化タンタル (TaO)、酸化ジルコニウム（ZrO)、な らびにこれらの混晶材料 (Ta Zr 0、Ta Zr O)の各膜厚における容量密度
0. 9 0. 1 0. 2 0. 8
をプロットした図である。このプロットの傾きから、各誘電率として、 TaOで 21、 Ta Z
0. 9 r Oで 18、 Ta Zr Oで 17、 ZrOで 15という値が得られた。 TaOと ZrOを任意の
0. 1 0. 2 0. 8
比率で混合することで、 15から 21の間で、任意の誘電率を有する金属絶縁膜が形 成できる。
[0068] LSIにおける信頼性を議論する場合には、 85°C又は 125°Cといった高温でのリー
ク電流も極めて重要である。
[0069] 既に述べたように、 TaO容量のリーク電流はノ リアハイトで律速されて 、る熱活性 に基づく伝導であるので、高温でのリーク電流の劣化が懸念される。図 13は、容量 密度をほぼ同等とした各絶縁膜について、 IV印加時のリーク電流密度を、測定温度 を横軸としてプロットしたものである。室温付近でのリーク電流に顕著な材料依存性 は見られないが、高温領域では TaO力も ZrOに向力つてリーク電流が低下する傾向 が見られている。この差は、材料の電子親和力に基づいている。非晶質材料の電子 親和力は明確ではないが、結晶性の Ta Oの場合は 3. 2eV、 ZrOの場合は 2. 5e
2 5 2
Vである。 Ta Zr Oや ZrOの場合は、電子親和力が極めて小さいため、界面のバ
0. 2 0. 8
リアハイトではなぐトラップからの熱放出に起因する Poole— Frenkelモードの伝導 機構であることがわ力 ている。図 14は、 25°Cで測定した容量を基準とした規格ィ匕 容量密度の測定温度に対する依存性を示したものである。 TaOと ZrOの場合は、ほ ぼ同等の温度依存性を示しているが、混晶の場合は温度に対する容量変化が小さく なっている。
[0070] 以上の結果から、 TaO— ZrO混晶系では、誘電率の観点では TaOが最も優れて おり、高温での絶縁性については ZrOが最も優れている。また、容量値の温度依存 性を小さく抑える必要がある応用に対しては、混晶材料を用いることが有効である。 従って、使う目的に応じて、適当な組成の膜を活用すればよい。
[0071] 反応性スパッタ法によって容量絶縁膜 112として丁&∑1：0を1011111、同じく反応性ス ノ ッタ法により上部電極 TaN113を 50nm成膜し、最後に容量キャップ膜 114として SiN又は SiCNを lOOnm成膜する。この容量キャップ膜 114と配線キャップ膜 103の 膜厚は揃えておくことが望まし 、。
[0072] 続、て、図 11 (f)に示すように、下部電極パターンを内包する形状に容量キャップ 膜、上部電極、容量絶縁膜をパターユングする。このパターユングに際しては、すべ てを一回のフォトリソグラフィ一によるレジストマスクによってパターニングしても力まわ ないし、容量キャップ膜のみをレジストでパターユングし、アツシング後に上部電極膜 及び容量絶縁膜をパターユングしても良 ヽし、レジストマスクで容量キャップ膜と上部 電極をエッチングした後にアツシングして力 容量絶縁膜をパターユングしても良 、。
[0073] 容量のパターユング後には、ビア層間絶縁膜 120、中間ストッパ膜 121、配線層間 絶縁膜 122を成膜し、デュアルダマシン配線を形成するためのビアホールと配線溝 を形成する。このとき、図 11 (g)に示すように、ドライエッチングの選択特性を利用し て、エッチングを、同一の材質及び膜厚力もなる配線キャップ、容量キャップ膜上で 停止するようにする。
[0074] 続いて、全面エッチバックにより、配線キャップ、容量キャップを除去し、下層の配線 及び上部電極を露出させる。その後、ノリアメタルのスパッタを行い、形成したホール 及び溝を MOCVD法による Cuで完全に埋設する。最後に、絶縁膜上に成膜されて いる余剰な Cu膜及びバリアメタルを CMPによって除去し、図 11 (h)に示すような上 層の配線 125を形成する。この後、必要に応じてさらなる多層配線を形成しても良い
[0075] (第 3の実施例）
図 15に、第 3の実施例に基づぐ多層配線中に容量素子を組み込む構造を示す。 図に示している最下層の配線層 401は、必ずしも実際の半導体装置における第一層 目の配線層とは限らず、任意の配線層である力 便宜的に第 1の配線層とよび、 402 を第 1のビア層、 403を第 2の酉己線層、 404を第 2のビア層、 405を第 3の酉己線層、 40 6を第 3のビア層、 407を第 4の配線層とする。本実施例では、上記のような 4層分の 配線層の中に、 411、 412、 413にて示す、 3層からなる、埋設下部電極を有し、容 量絶縁膜、上部電極、容量キャップ膜を埋設下部電極を内包するレイアウトで形成し た多層の容量素子を組み込む構造である。各層の容量素子の形成は、前記第 1の 実施例乃至第 2の実施例で述べた方法で形成する。各層の容量素子の下部電極が 、接続されている下層の配線とビアを介して並列に接続され、各層の容量素子の上 部電極が、上部電極コンタクト、上層の配線層、ビアを介して並列に接続されている。 本実施例に拠れば、容量素子を多層化することで、レイアウト上の面積を増加するこ となぐ容量値を大きくすることが可能である。容量素子の多層化は、 3層に限られる ものではなぐ任意の総数の多層構造を形成しても良い。また、図 20は本実施例に おいて、埋設下部電極を形成する部分が、配線キャップ膜 103と配線キャップ加工 用のハードマスク 110の二層構造になっていることを明示的に示した図である。ハー
ドマスクとビア層間膜を同一材料とすることで、実質的にハードマスクはビア層間膜と 同化し、図 15に示した構造となる。
[0076] 図 16には、第 3の実施例の変形例を示す。本変形例では、多層で形成した容量の 上部電極を並列に接続するためのコンタクトプラグと配線ビアプラグの境界をなくした ことが特徴である。本変形例では、コンタクトやビアとして微細なパターンを形成する 必要がなぐ上部電極を接続する配線の抵抗低減にも効果的である。本願発明の容 量素子の構造の特徴は、下部電極が埋め込まれていることであり、コンタクト及びビ ァの共通プラグを形成しても上部電極と下部電極がショートすることはないことが本構 造の特徴となっている。従来のように、下部電極をエッチングプロセスによってパター ユングを行う場合には、本構造は実現できない。また、図 21は本実施例において、 埋設下部電極を形成する部分が、配線キャップ膜と配線キャップ加工用のハードマ スクの 2層構造になっていることを明示的に示した図である。ハードマスクとビア層間 膜を同一材料とすることで、実質的にハードマスクはビア層間膜と同化し、図 16に示 した構造となる。
[0077] (第 4の実施例）
図 17は、第 4の実施例において、最上層配線層とパッドメタルとの間に容量素子を 挿入する構造を示す。本実施例では、容量素子の下層に配される配線層（配線 105 、 ノリアメタル 104、層間絶縁膜 102、配線キャップ膜 103)は、 LSIにおける最上層 の配線層である。配線キャップ内に埋設された下部電極 11 lb上に、下部電極を内 包する形状で容量絶縁膜 112、上部電極 113容量キャップ 114が形成されており、 その上にチップ全体を覆うパッシベーシヨン膜 501が成膜されている。パッシベーショ ン膜 501及び容量キャップ膜 114を貫通する開口部を形成した後、 A1を主成分とす る金属力もなるパッド 502を形成する。パッド 502は容量部では上部電極 113に直接 接触しており、容量素子がない部分では、最上層の配線層と直接接触する。 A1を主 成分とするパッド 502は、 Ti膜若しくは TiN膜、又はこれらの積層膜からなるノリアメ タルを伴ってもよい。また、図 22は本実施例において、埋設下部電極を形成する部 分力 配線キャップ膜 103と配線キャップカ卩ェ用のハードマスク 110の二層構造にな つていることを明示的に示した図である。ハードマスクとビア層間膜を同一材料とする
ことで、実質的にハードマスクはビア層間膜と同化し、図 17に示した構造となる。
[0078] (第 5の実施例）
図 18は、第 5の実施例において、埋設下部電極上に MIM容量構造を形成する容 量構造を示す。本願発明の容量構造では、下部電極が埋設形状で形成されている ため、埋設電極形成後には、図 2 (f)に示すように、平坦な表面上の任意の位置に下 部電極表面が露出しており、それ以外の部分は銅配線上のキャップ絶縁膜で覆われ ている。第 5の実施例では、この埋設下部電極形成後に、第 2の下部電極膜 lllc、 容量絶縁膜 112、上部電極膜 113、容量キャップ膜 114を順次成膜し、埋設下部電 極を内包する形状でパターユングを行う。このとき、第 2の下部電極エッチング時の副 生成物による容量側壁ショートを抑制することが重要である。容量側壁におけるショ ートを抑制する第 1の方法は、容量側壁がテーパー形状になるように加工することで ある。容量側壁がテーパー形状になると、側壁が直進性の高いプラズマ粒子にさらさ れるため、側壁に付着する副生成物をもエッチングしてしまい、結果として副生成物 が残存しない形状となる。容量側壁におけるショートを抑制する第 2の方法は、第 2の 下部電極を構成する材料が、揮発性のエッチング生成物を形成する元素のみ力ゝら構 成されるよう〖こすることである。
[0079] また、図 23は本実施例にぉ ヽて、埋設下部電極を形成する部分が、配線キャップ 膜と配線キャップカ卩ェ用のハードマスクの 2層構造になっていることを明示的に示し た図である。ハードマスクとビア層間膜を同一材料とすることで、実質的にハードマス クはビア層間膜と同化し、図 18に示した構造となる。図 24は本実施例において、埋 設下部電極がバリア性を有する導電性材料、例えば金属窒化物 llldと、低抵抗を 呈する金属膜 1 lieの積層構造とした例である。図 25は、埋設下部電極形成時の C MP工程にてハードマスクを残存させる構造で、積層埋設電極を採用した例である。 導電性バリア膜として用いる金属窒化物は、高抵抗であり容量素子の性能を劣化さ せるため、ノ リア膜の膜厚を必要最低限としておき、残りの埋設部分は低抵抗の金属 膜を用いることが効果的である。具体的には、金属窒化物 11 Idは TaNであり、金属 膜 ll leは Taであり、その厚さの一例としては、 TaZTaN= 20nmZl0nmである。 積層数は 2層に限るものではなぐ TaNZTaZTaNZTaZTaN等、複数層であつ
てもよい。
[0080] この構造では、容量絶縁膜が形成される表面が、ウェハ全面に渡って平坦で均質 な電極膜であることが特徴である。電極膜上と、絶縁膜上で容量絶縁膜の成膜の特 性が異なるような場合や、電極膜と絶縁膜の境界で均質な絶縁膜の成膜が行われな いような場合には有効な構造となる。
産業上の利用可能性
[0081] 本発明によれば、金属層 高誘電率絶縁膜 金属層により構成される容量素子が 組み込まれた半導体装置にお！ヽて、下層配線材料の拡散及び熱酸化が抑制される ので、大容量の容量素子が搭載された半導体装置として有用である。
Claims
[1] 上部電極、容量絶縁膜及び下部電極が上力 この順に積層された容量素子が配 線上に搭載された半導体装置において、前記下部電極が、その下方に位置する下 層配線上に形成されている絶縁膜を前記下層配線に達するまで開口した溝内に埋 設されており、前記下部電極と前記下層配線とが直接接触していることを特徴とする 半導体装置。
[2] 前記上部電極及び前記容量絶縁膜が、平面視で、前記下部電極の縁部を超える 領域まで形成されて 、ることを特徴とする請求項 1に記載の半導体装置。
[3] 上部電極、容量絶縁膜、第 2の下部電極及び第 1の下部電極が上力もこの順に積 層された容量素子が配線上に搭載された半導体装置において、前記第 1の下部電 極が、その下方に位置する下層配線上に形成されて!ヽる絶縁膜を前記下層配線に 達するまで開口した溝に埋設されており、前記第 1の下部電極と前記下層配線とが 直接接触しており、前記第 2の下部電極、前記容量絶縁膜、及び前記上部電極膜が 、平面視で、前記第 1の下部電極の縁部を超える領域まで形成されていることを特徴 とする半導体装置。
[4] 上部電極上に前記下層配線上に形成された絶縁膜と同一の材質と膜厚カゝらなる 絶縁膜を有することを特徴とする請求項 1乃至 3のいずれか 1項に記載の半導体装 置。
[5] 配線のビアプラグと容量素子の上部電極コンタクトプラグを同時に形成し、ビアブラ グ及び上部電極コンタクトプラグ力 容量素子の上層部分に形成される配線に接続 されていることを特徴とする請求項 1乃至 3のいずれ力 1項に記載の半導体装置。
[6] 容量素子の下部電極と直接接触している下層配線、容量素子の上層に形成される 上層配線、下層配線と上層配線を接続するビアプラグ、上部電極と上層配線を接続 するコンタクトプラグ、の全てが銅を主成分とする金属で形成されて ヽることを特徴と する請求項 1乃至 4のいずれ力 1項に記載の半導体装置。
[7] 前記下層配線上に形成され、下部電極を埋設して！/ヽる絶縁膜が、銅の拡散を抑制 する材料により形成されていることを特徴とする請求項 5に記載の半導体装置。
[8] 前記下層配線上に形成され下部電極を埋設している絶縁膜が、 SiN又は SiCNで
あることを特徴とする請求項 6に記載の半導体装置。
[9] 絶縁膜中に埋設された前記下部電極が、銅の拡散を抑制する材料であることを特 徴とする請求項 5乃至 7のいずれ力 1項に記載の半導体装置。
[10] 絶縁膜中に埋設された前記下部電極が TaN膜であることを特徴とする請求項 1乃 至 8の 、ずれか 1項に記載の半導体装置。
[11] 3層以上の多層配線を有する半導体装置において、任意の 2つの配線層間に 1層 の容量素子層を有しており、前記容量素子層が少なくとも 2層以上に積層されており
、各層の容量素子が配線層を介して並列接続されていることを特徴とする請求項 1乃 至 3の 、ずれか 1項に記載の半導体装置。
[12] 多層に形成された容量素子の上部電極を並列に接続する配線の一部を形成する コンタクトプラグとビアプラグを完全に同一の開口によって形成することを特徴とする 請求項 10に記載の半導体装置。
[13] 最上層の配線層とパッドの間に容量素子を搭載することを特徴とする請求項 1に記 載の半導体装置。
[14] 埋設された下部電極が、銅の拡散を抑制する導電性材料と低抵抗の導電性材料 の積層構造力 なることを特徴とする請求項 5乃至 7のいずれか 1項に記載の半導体 装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/571,084 US8227893B2 (en) | 2004-06-23 | 2005-06-23 | Semiconductor device with capacitor element |
| JP2006528602A JPWO2006001349A1 (ja) | 2004-06-23 | 2005-06-23 | 容量素子が搭載された半導体装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004-184757 | 2004-06-23 | ||
| JP2004184757 | 2004-06-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2006001349A1 true WO2006001349A1 (ja) | 2006-01-05 |
Family
ID=35781802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2005/011561 WO2006001349A1 (ja) | 2004-06-23 | 2005-06-23 | 容量素子が搭載された半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8227893B2 (ja) |
| JP (1) | JPWO2006001349A1 (ja) |
| WO (1) | WO2006001349A1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220943A (ja) * | 2006-02-17 | 2007-08-30 | Dainippon Printing Co Ltd | 受動素子内蔵配線基板およびその製造方法 |
| JP2007305654A (ja) * | 2006-05-09 | 2007-11-22 | Nec Corp | 半導体装置及びその製造方法 |
| JP2007324332A (ja) * | 2006-05-31 | 2007-12-13 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| WO2008078731A1 (ja) * | 2006-12-27 | 2008-07-03 | Nec Corporation | 半導体装置及びその製造方法 |
| WO2008114609A1 (ja) * | 2007-03-19 | 2008-09-25 | Nec Corporation | 半導体装置及びその製造方法 |
| JP2009033188A (ja) * | 2006-11-17 | 2009-02-12 | Panasonic Corp | 不揮発性記憶素子の製造方法 |
| JP2010503989A (ja) * | 2006-09-14 | 2010-02-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | スケーラビリティの改善されたダマシン金属−絶縁物−金属（ｍｉｍ）デバイス |
| KR20220122267A (ko) * | 2021-02-26 | 2022-09-02 | 주식회사 키파운드리 | 고 내압 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7428717B1 (en) | 2006-01-30 | 2008-09-23 | Xilinx, Inc. | Integrated system noise management—system level |
| US7412668B1 (en) | 2006-01-30 | 2008-08-12 | Xilinx, Inc. | Integrated system noise management—decoupling capacitance |
| US7412673B1 (en) * | 2006-01-30 | 2008-08-12 | Xilinx, Inc. | Integrated system noise management—bounce voltage |
| US7509608B1 (en) | 2006-01-30 | 2009-03-24 | Xilinx, Inc. | Integrated system noise management—clock jitter |
| JP5824330B2 (ja) * | 2011-11-07 | 2015-11-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US8946854B2 (en) * | 2011-11-09 | 2015-02-03 | United Microelectronics Corporation | Metal-insulator-metal capacitor structure and method for manufacturing the same |
| US9178009B2 (en) * | 2012-10-10 | 2015-11-03 | Globalfoundries Inc. | Methods of forming a capacitor and contact structures |
| EP2793265B1 (en) * | 2013-04-15 | 2017-06-07 | Nexperia B.V. | Semiconductor device and manufacturing method |
| US20190181337A1 (en) * | 2016-09-25 | 2019-06-13 | Intel Corporation | Barriers for metal filament memory devices |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211862A (ja) * | 1994-01-24 | 1995-08-11 | Nec Corp | 金属配線及びこれを用いた容量構造およびそれらの製造 方法 |
| JPH09129730A (ja) * | 1995-11-02 | 1997-05-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2001237375A (ja) * | 1999-12-14 | 2001-08-31 | Toshiba Corp | Ｍｉｍキャパシタ |
| JP2001313371A (ja) * | 2000-03-16 | 2001-11-09 | Internatl Business Mach Corp <Ibm> | 金属キャパシタおよびその形成方法 |
| JP2002118173A (ja) * | 2000-08-18 | 2002-04-19 | Texas Instruments Inc | 高静電容量ダマスク・コンデンサ |
| JP2003051501A (ja) * | 2001-05-30 | 2003-02-21 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3381969B2 (ja) | 1993-06-22 | 2003-03-04 | アネルバ株式会社 | 強誘電体薄膜作製方法 |
| JPH07111107A (ja) | 1993-10-13 | 1995-04-25 | Tdk Corp | 強誘電体薄膜製造方法 |
| JP3322031B2 (ja) * | 1994-10-11 | 2002-09-09 | 三菱電機株式会社 | 半導体装置 |
| JPH0967193A (ja) | 1995-08-31 | 1997-03-11 | Sumitomo Metal Mining Co Ltd | 強誘電体薄膜の製造方法 |
| JPH10173140A (ja) | 1996-12-11 | 1998-06-26 | Texas Instr Japan Ltd | 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法 |
| JP2003309174A (ja) | 2002-02-14 | 2003-10-31 | Fujitsu Ltd | 配線構造及びその形成方法 |
| JP2003264235A (ja) | 2002-03-08 | 2003-09-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4343486B2 (ja) | 2002-03-11 | 2009-10-14 | 株式会社ルネサステクノロジ | 半導体記憶装置の製造方法 |
| JP2004014761A (ja) | 2002-06-06 | 2004-01-15 | Mitsubishi Electric Corp | 半導体装置 |
| JP2004063731A (ja) | 2002-07-29 | 2004-02-26 | Matsushita Electric Ind Co Ltd | 多層配線の形成方法及びその検査方法 |
| US6992344B2 (en) * | 2002-12-13 | 2006-01-31 | International Business Machines Corporation | Damascene integration scheme for developing metal-insulator-metal capacitors |
| JP3839418B2 (ja) | 2003-04-28 | 2006-11-01 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP2005198766A (ja) | 2004-01-14 | 2005-07-28 | Okumura Yu-Ki Co Ltd | 遊技機 |
| JP4358651B2 (ja) | 2004-01-22 | 2009-11-04 | 株式会社エヌ・ピー・シー | タブリードのはんだ付け装置及びタブリードのはんだ付け方法 |
-
2005
- 2005-06-23 US US11/571,084 patent/US8227893B2/en not_active Expired - Fee Related
- 2005-06-23 WO PCT/JP2005/011561 patent/WO2006001349A1/ja active Application Filing
- 2005-06-23 JP JP2006528602A patent/JPWO2006001349A1/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211862A (ja) * | 1994-01-24 | 1995-08-11 | Nec Corp | 金属配線及びこれを用いた容量構造およびそれらの製造 方法 |
| JPH09129730A (ja) * | 1995-11-02 | 1997-05-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2001237375A (ja) * | 1999-12-14 | 2001-08-31 | Toshiba Corp | Ｍｉｍキャパシタ |
| JP2001313371A (ja) * | 2000-03-16 | 2001-11-09 | Internatl Business Mach Corp <Ibm> | 金属キャパシタおよびその形成方法 |
| JP2002118173A (ja) * | 2000-08-18 | 2002-04-19 | Texas Instruments Inc | 高静電容量ダマスク・コンデンサ |
| JP2003051501A (ja) * | 2001-05-30 | 2003-02-21 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220943A (ja) * | 2006-02-17 | 2007-08-30 | Dainippon Printing Co Ltd | 受動素子内蔵配線基板およびその製造方法 |
| JP2007305654A (ja) * | 2006-05-09 | 2007-11-22 | Nec Corp | 半導体装置及びその製造方法 |
| US8803285B2 (en) | 2006-05-09 | 2014-08-12 | Renesas Electronics Corporation | Semiconductor device capable of reducing interelectrode leak current and manufacturing method thereof |
| JP2007324332A (ja) * | 2006-05-31 | 2007-12-13 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2010503989A (ja) * | 2006-09-14 | 2010-02-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | スケーラビリティの改善されたダマシン金属−絶縁物−金属（ｍｉｍ）デバイス |
| JP2009033188A (ja) * | 2006-11-17 | 2009-02-12 | Panasonic Corp | 不揮発性記憶素子の製造方法 |
| WO2008078731A1 (ja) * | 2006-12-27 | 2008-07-03 | Nec Corporation | 半導体装置及びその製造方法 |
| US8629529B2 (en) | 2006-12-27 | 2014-01-14 | Nec Corporation | Semiconductor device and its manufacturing method |
| WO2008114609A1 (ja) * | 2007-03-19 | 2008-09-25 | Nec Corporation | 半導体装置及びその製造方法 |
| JP5534170B2 (ja) * | 2007-03-19 | 2014-06-25 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR20220122267A (ko) * | 2021-02-26 | 2022-09-02 | 주식회사 키파운드리 | 고 내압 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| KR102483380B1 (ko) | 2021-02-26 | 2022-12-30 | 주식회사 키파운드리 | 고 내압 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2006001349A1 (ja) | 2008-04-17 |
| US20070291441A1 (en) | 2007-12-20 |
| US8227893B2 (en) | 2012-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2006001349A1 (ja) | 容量素子が搭載された半導体装置 | |
| US7436016B2 (en) | MIM capacitor with a cap layer over the conductive plates | |
| US6764915B2 (en) | Method of forming a MIM capacitor structure | |
| US6737728B1 (en) | On-chip decoupling capacitor and method of making same | |
| JP4636598B2 (ja) | デュアル・ダマシン構造におけるｍｉｍキャパシタの構造および製作方法 | |
| US8803285B2 (en) | Semiconductor device capable of reducing interelectrode leak current and manufacturing method thereof | |
| JP5059784B2 (ja) | 半導体装置 | |
| TWI389297B (zh) | 在半導體裝置中之金屬-絕緣體-金屬（ｍｉｍ）電容及其方法 | |
| US20030011043A1 (en) | MIM capacitor structure and process for making the same | |
| US9373679B2 (en) | Semiconductor device comprising capacitive element | |
| US7592220B2 (en) | Capacitance process using passivation film scheme | |
| US7586142B2 (en) | Semiconductor device having metal-insulator-metal capacitor and method of fabricating the same | |
| JP5534170B2 (ja) | 半導体装置及びその製造方法 | |
| US6677635B2 (en) | Stacked MIMCap between Cu dual damascene levels | |
| JP2008218902A (ja) | 半導体装置およびその製造方法 | |
| JP2004134451A (ja) | 半導体装置及びその製造方法 | |
| CN111326497A (zh) | 半导体器件的导电结构 | |
| US20230354724A1 (en) | Resistive memory structure and manufacturing method thereof | |
| JP2004172337A (ja) | 半導体装置およびその製造方法 | |
| JP4165202B2 (ja) | 半導体装置およびその製造方法 | |
| WO2009090893A1 (ja) | 容量素子及びこれを備えた半導体装置並びに容量素子の製造方法 | |
| KR20020017264A (ko) | 반도체장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| AK | Designated states |
Kind code of ref document: A1 Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KM KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW |
|
| AL | Designated countries for regional patents |
Kind code of ref document: A1 Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG |
|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application | ||
| DPEN | Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed from 20040101) | ||
| WWE | Wipo information: entry into national phase |
Ref document number: 2006528602 Country of ref document: JP |
|
| NENP | Non-entry into the national phase |
Ref country code: DE |
|
| WWW | Wipo information: withdrawn in national office |
Country of ref document: DE |
|
| WWE | Wipo information: entry into national phase |
Ref document number: 11571084 Country of ref document: US |
|
| 122 | Ep: pct application non-entry in european phase | ||
| WWP | Wipo information: published in national office |
Ref document number: 11571084 Country of ref document: US |